TWI617460B - 透明導電層積膜及其製造方法 - Google Patents

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Abstract

透明導電層積膜(100)，係於膜基材(10)之至少一面，依序包括透明介電層(21)，及和透明介電層(21)相接而設的透明導電膜(24)。和透明導電膜(24)相接的透明介電層(21)，係氧化矽層。透明導電膜(24)為層積膜，係由透明膜基材(10)側起依序具有：由氧化錫之含有比例在1重量%以上小於6重量%之氧化銦錫層構成的第一透明導電膜(22)；及由氧化錫含有比例在6重量%以上20重量%以下之氧化銦錫層構成的第二透明導電膜(23)。第一透明導電膜(22)之膜厚d1與第二透明導電膜(23)之膜厚d2，係滿足以下之(1)~(3)之關係：(1)d1=1~9nm；(2)d1+d2=15~37nm；(3)2d1<d2。

Description

透明導電層積膜及其製造方法
本發明關於透明導電層積膜及其製造方法，該透明導電層積膜係在透明膜基材上包括透明介電層及透明導電層者。
在透明膜上形成有氧化銦錫(ITO)等導電性氧化物薄膜的透明導電性膜，係作為顯示器或發光元件、光電轉換元件等透明電極廣泛被使用。此種透明導電性膜，例如係藉由濺鍍法等乾製程，於透明膜基材上形成導電性氧化物薄膜層而製造。構成透明電極的導電性氧化物薄膜，係被要求在高溫高濕度環境下之電阻係數之可靠性等。為符合此種要求特性，透明導電性膜大多於導電性氧化物結晶化狀態下使用。
為了透明導電性膜之品質提升目的，而提案於將設於膜基材上的透明導電膜予以積層之構成。例如於專利文獻1揭示，在膜基材上形成具小粒徑結晶粒的第一透明導電膜，及較第一透明導電膜具有更大粒徑結晶粒的第二透明導電膜，依此而在維持透明性狀態下可以改善筆壓耐久性或捲曲特性等之技術。
專利文獻2揭示在膜基材上設置：由氧化錫(SnO2)含量小的(SnO2：3~8重量%)氧化銦錫構成的第一透明導 電膜，及由SnO2含量大的(SnO2：10~30重量%)氧化銦錫構成的第二透明導電膜，據以改善透明性之同時，達成低電阻化之技術。
專利文獻3揭示在膜基材上設置：由SnO2含量小的(SnO2：2~6重量%)氧化銦錫構成的第一透明導電膜，及由SnO2含量大的(SnO2：6~20重量%)氧化銦錫構成的第二透明導電膜，並將兩者之膜厚比設於特定範圍，據以滿足觸控面板用的透明導電性膜之高溫高濕可靠性，或者使低溫熱處理之結晶化成為可能。
上述專利文獻1~3之透明導電性膜，主要使用於電阻膜方式之觸控面板。但是近年來，可以多點觸控(multi touch)輸入或手勢(gesture)輸入的靜電容量方式之觸控面板急速普及，被使用於手機、平板電腦、筆電等。靜電容量方式觸控面板要求透明電極層之低電阻化，以便提升感測器之感度或響應速度。
另外，於透明導電性膜之製造工程中要求在短時間內進行導電性氧化物之結晶化。結晶化之方法通常為，在膜基材上形成非晶質之導電性氧化物薄膜之後，進行加熱的方法。就膜基材之耐熱性觀點而言，使用樹脂膜基材的透明導電性膜係難以加熱至高溫(例如200℃以上)。因此，須於較低溫之加熱下進行結晶化，會有結晶化時間變長之傾向。
專利文獻4揭示藉由積層透明導電膜之構成，而可以兼顧低電阻化與短時間之結晶化。具體言之為，在透明導電性膜之表面側(遠離膜基材之側)設置SnO2含量小的ITO 層，在基材側設置SnO2含量大的ITO層之構成。依據該構成揭示之推測原理，係藉由在膜基材之不易受產生氣體之影響的表面側設置SnO2含量小的ITO層，來促進結晶核之形成縮短結晶化時間之同時，增大SnO2含量大的基材側之ITO層之膜厚，依此可使載子增加，達成電阻化。
【先行技術文獻】 【專利文獻】
【專利文獻1】日本特開2003-263925號公報
【專利文獻2】日本特開平10-49306號公報
【專利文獻3】日本特開2006-244771號公報
【專利文獻4】日本特開2012-114070號公報
上述專利文獻3之揭示，係藉由積層透明導電膜之構成，除可提升透明性及高溫高濕環境下之可靠性以外，可以有效縮短結晶化時間。但是，專利文獻3，主要關於電阻膜方式之觸控面板所使用的透明導電性膜，表面電阻為較高的300Ω/□左右，並非可以兼顧低電阻化與結晶化時間之短縮者。
專利文獻4之揭示，係藉由積層透明導電膜之構成，來兼顧低電阻化與結晶化時間之短縮。但是，伴隨著觸控面板所搭載裝置之大畫面化(大面積化)，為求響應速度之提升，而需要透明導電膜之更進一步低電阻化。另外，伴隨大面積化，亦需要提升面內之電阻係數之均一性。
本發明有鑑於該課題，目的在於提供可以維持透 明導電膜之透明性，以及高溫高濕環境下之可靠性之同時，可以實現結晶化時間之短縮、更進一步低電阻化，以及面內電阻係數之均一性提升的透明導電性膜。
為解決上述課題，發明人經由經由銳意檢討之結果發現，在透明膜基材上，隔著氧化矽層設置氧化錫含有比例小的氧化銦錫層，及氧化錫含有比例大的氧化銦錫層，而且將彼等之膜厚設於特定範圍，可以使透明導電性膜於短時間達成結晶化，另外，結晶後之電阻係數亦低，面內電阻係數之均一性亦佳。
本發明關於透明導電層積膜及其製造方法，該透明導電層積膜，係在透明膜基材之至少一面，依序包括至少1層透明介電層，及和上述透明介電層相接而設的透明導電膜。
本發明之透明導電層積膜中，和透明導電膜相接的透明介電層為氧化矽層。氧化矽層之膜厚較好是2nm以上60nm以下。透明導電膜為層積膜，係由透明膜基材側起依序具有：由氧化錫之含有比例在1重量%以上小於6重量%之氧化銦錫層構成的第一透明導電膜；及由氧化錫含有比例在6重量%以上20重量%以下之氧化銦錫層構成的第二透明導電膜。
第一透明導電膜之膜厚d1與第二透明導電膜之膜厚d2，滿係足以下之(1)~(3)之關係。
(1)d1=1~9nm；(2)d1+d2=15~37nm；(3)2d1<d2
本發明之透明導電層積膜之一形態中，透明導電膜為結晶率30%以下之非晶質膜。該非晶質膜，較好是1um2平均具有90個以上之結晶粒。另外，非晶質膜於150℃加熱時，較好是2小時以內電阻係數成為3.7×10-4Ωcm以下。
本發明之透明導電層積膜之一形態中，第一透明導電膜及第二透明導電膜均為結晶質。結晶質之透明導電膜，較好是電阻係數在3.7×10-4Ωcm以下。
本發明之透明導電層積膜的製造方法，係具有：於透明膜基材上形成透明介電層的工程(透明介電層形成工程)；及於透明介電層上依序形成第一透明導電膜及第二透明導電膜的工程(透明導電膜形成工程)；該第一透明導電膜係由氧化錫之含有比例在1重量%以上小於6重量%之氧化銦錫層構成，該第二透明導電膜係由氧化錫之含有比例在6重量%以上20重量%以下之氧化銦錫層構成。
於透明介電層形成工程，氧化矽層較好是藉由濺鍍法形成。透明導電膜形成工程中，係於氧化矽層上直接製作第一透明導電膜，於其上製作第二透明導電膜。第一透明導電膜及第二透明導電膜，較好是均藉由濺鍍法形成。
本發明的製造方法之一形態中，係另具有：於透明導電膜形成工程之後，藉由加熱處理使透明導電膜結晶化的工程(結晶化工程)。
依據本發明，藉由短時間之熱處理可以提供電阻係數小，而且面內電阻均一的透明導電層積膜。本發明之透明 導電層積膜，適合使用於靜電容量方式之觸控面板用之電極。
10‧‧‧透明膜基材
21‧‧‧透明介電層(氧化矽層)
22‧‧‧第一透明導電膜
23‧‧‧第二透明導電膜
24‧‧‧積層透明導電膜
100‧‧‧透明導電層積膜
第1圖表示本發明之一實施形態的透明導電層積膜(透明導電性膜)之剖面模式圖。
第2圖表示將非晶質成分蝕刻後之透明導電層積體之SEM觀察影像。
第1圖表示透明導電層積膜100之模式剖面圖，該透明導電層積膜100，係於透明膜基材10上具有透明介電層21；及第一透明導電膜22與第二透明導電膜23之積層透明導電膜24。以下，參照圖面說明透明導電層積膜之實施形態，係以使用捲繞式濺鍍裝置，藉由捲輪式薄膜輸送(Roll-to-roll)法，於透明膜基材10上製作透明介電層21、第一透明導電膜22及第二透明導電膜23為中心加以說明。
<透明膜基材>
透明膜基材10較好是至少在可見光區域為無色透明者。透明膜基材之材料可為聚對苯二甲酸乙二醇酯(PET)、聚對苯二甲酸丁二酯(PBT)或聚萘二甲酸乙二醇酯(PEN)等聚酯樹脂，環烯系樹脂，聚碳酸酯樹脂，聚醯亞胺樹脂，纖維素系樹脂等。透明膜基材10之厚度未特別限定，10um~400um為較好，25um~200um更好。透明膜基材10之厚度在上述範圍，可以具有耐久性與適度之柔軟性。因此，可以使用捲繞式濺鍍製作裝置，藉由捲輪式薄膜輸送方式，於透明膜基材上以 較高生產效率製作透明介電層21及透明導電膜24。透明膜基材10，可於單面或兩面形成硬塗層等機能層(未圖示)。
為提升密接性可於該透明高分子膜基材上，事先於表面實施電漿處理或電暈放電，火焰，紫外線照射，電子線照射粗面化等表面處理。
<介電層>
於透明膜基材10上形成至少1層之透明介電層21。透明介電層之作用，係在其上形成透明導電膜24時，作為抑制來自透明膜基材10之水分或有機物質之揮發的氣體阻障層，或減低對透明膜基材之電漿損傷的保護層。
透明介電層21之材料，可以使用聚合物等有機樹脂材料、或金屬氧化物等無機材料、有機-無機混合材料等。氧化物，較好是在可見光區域為無色透明，電阻係數為10Ω‧cm以上者。例如較好是使用Si、Ge、Sn、Al、Ga、In、V、Nb、Ta、Ti、Zr、Zn、Hf等金屬或半金屬之氧化物。
透明介電層21，可為僅由1層構成者，或由複數層積層者。本發明中，透明介電層21中，和透明導電膜24相接的介電層為氧化矽層。氧化矽層，可為僅由氧化矽構成者，或含有摻雜質等者。氧化矽層中之氧原子與矽原子之含量之合計較好是80重量%以上，更好是90重量%以上，再更好是95重量%以上。
透明介電層之最表面層為氧化矽時，發揮作為形成於其上的透明導電膜24之膜成長之底層作用，促使透明導電膜24於短時間均勻結晶化之同時，結晶後之透明導電膜具 有低電阻化之傾向。另外，氧化矽層，亦發揮提升透明導電膜之高溫高濕可靠性之作用。
透明介電層21於透明膜基材10上之形成方法，並未特別限定，只要能夠形成均勻的薄膜之方法即可。製作方法可為濺鍍法、蒸鍍法、各種CVD法等之乾塗布法，或旋轉塗布法、輥塗布法、噴塗或浸漬塗布等濕塗布法。就奈米級薄膜之容易形成觀點而言，於上述之中，和透明導電膜24相接的氧化矽層較好是使用乾塗布法來形成。特別是，就以數奈米單位進行膜厚之控制，調整硬度或光學特性之觀點而言，較好是濺鍍法。另外，就形成於氧化矽上的透明導電膜24之結晶化時間之短縮或低電阻化之觀點而言，氧化矽層以乾塗布法，其中以濺鍍法來製作為較好。和以濕塗布製作者比較，以乾塗布法製作的氧化矽層，因為膜中之水分等雜質濃度低，雜質對形成於其上之透明導電膜的混入可以被抑制，有助於低電阻化及結晶化時間之短縮。
藉由濺鍍法製作和上述透明導電膜相接的介電層時，靶材可以使用矽、氧化矽、炭化矽等。電源可以使用DC、RF、MF電源等。就生產性之觀點而言MF電源較好。製膜時之電力密度，可於不對透明膜基材造成多餘之熱，而且在不損及生產性範圍內進行調整。電力密度之適當值，會受平板型或圓筒型等陰極之形狀或大小影響，平板型陰極時較好是0.5W/cm2~10W/cm2左右，更好是0.7W/cm2~4W/cm2，再更好是1W/cm2~3W/cm2。特別是氧化矽層以3W/cm2以下之低電力密度製膜時，製作於其上的透明導電膜容易成為低電 阻化。
濺鍍製膜，係於製膜室內導入含氬或氮等惰性氣體及氧氣體之載子氣體來進行。導入氣體較好是氬與氧之混合氣體。
介電層製膜時之製膜室內之壓力(全壓)較好是5.0×10-3Pa~4.0×10-1Pa，更好是1.0×10-2Pa~1.0×10-1Pa。介電層之製膜壓力過高時，會因形態(微細構造)之變化致使製膜於其上的透明導電膜之表面粗度變大，電阻係數有增大之傾向。
氧化矽層製膜時之基板溫度，只要在透明膜基材具有耐熱性之範圍內即可，例如較好是60℃以下。基板溫度更好是在-20℃~40℃，再更好是-10℃~20℃。藉由設定基板溫度為上述範圍，可以抑制透明膜基材之脆化或尺寸變化，因此可形成良質之薄膜。
氧化矽層之膜厚較好是2~60nm，更好是10~50nm，再更好是20~40nm。藉由設定透明導電膜正下方的氧化矽層之膜厚為2nm以上，可以發揮透明導電膜製膜時之底層效果，實現透明導電膜之結晶化時間之短縮及低電阻化。藉由增大氧化矽層之膜厚，可以提高透明導電膜製膜時來自膜基材之排氣之阻障機能，此舉亦有助於結晶化時間之短縮化及低電阻化。另外，氧化矽層之膜厚過大時，因為界面反射之多重干涉致使可見光之反射變大，有可能造成辨識性之降低。
<透明導電膜>
於最表面層為氧化矽的透明介電層21上形成透明導電膜 24。透明導電膜24至少由2層構成。和透明介電層21相接的第一透明導電膜22，係由氧化錫之含有比例：SnO2/(SnO2+In2O3)為1重量%以上小於6重量%之氧化銦錫層構成。第一透明導電膜之氧化錫之含有比例，較好是2重量%以上小於6重量%，更好是3~5重量%。形成於第一透明導電膜22上的第二透明導電膜23，係由氧化錫含有比例：SnO2/(SnO2+In2O3)為6重量%以上20重量%以下之氧化銦錫層構成。第二透明導電膜之氧化錫之含有比例較好是10~15重量%。
和透明導電膜相接的透明介電層21為氧化矽層，而且第一及第二透明導電膜之SnO2含有比例在上述範圍時，低溫短時間之熱處理可達成結晶化，而且可以獲得結晶後之電阻係數小，電阻值之面內均一性良好的透明導電層積體。
第一透明導電膜之SnO2之含有比例小於2重量%時，高溫高濕度環境下之可靠性有降低的傾向，第二透明導電膜之SnO2之含有比例小於6重量%時，結晶後之電阻係數有變高傾向。另外，第一透明導電膜之SnO2之含有比例在6重量%以上時，或第二透明導電膜之SnO2之含有比例大於20重量%時，結晶化需要較長時間，或者電阻值之面內均一性降低(誤差變大)之傾向存在。
欲於短時間達結晶化，而且設為低電阻之積層透明導電膜時，第一及第二透明導電膜之膜厚需要設為特定範圍。第一透明導電膜之膜厚d1為1~9nm，較好為3~7nm。第一透明導電膜之膜厚d1與第二透明導電膜之膜厚d2之合計d1+d2為15~37nm，較好為17~33nm，更好為19~30nm。透 明導電膜之合計膜厚小時，會有結晶化時間變長，電阻係數變大之傾向。另外，欲減小透明導電膜之表面電阻時，亦須設定透明導電膜之合計膜厚成為15nm以上。合計膜厚變大時，透明導電膜造成之光吸收變大。
第二透明導電膜之膜厚d2係較第一透明導電膜之膜厚d1之2倍更大，亦即2d1<d2。第二透明導電膜之膜厚d2為第一透明導電膜之膜厚d1之2.5倍以上為更好，3倍以上為再更好，3.5倍以上特別好。另外，氧化錫含有比例小的第一透明導電膜之膜厚比率小時，結晶化難以進行之同時，電阻之面內分布有變大傾向。因此，第二透明導電膜之膜厚d2在第一透明導電膜之膜厚d1之15倍以下為較好，10倍以下為更好，6倍以下為再更好。
藉由將氧化錫含有比例小的第一透明導電膜之膜厚d1設為相對小，將氧化錫含有比例大的第二透明導電膜之膜厚d2設為相對大，可以提升膜中載子濃度，實現低電阻化。另外，於和氧化矽層相接的第一透明導電膜22中，有由氧化矽層側進行結晶化之傾向，因此藉由將其膜厚d1設為9nm以下之較小，則亦有促進第二透明導電膜23之結晶化，可於短時間達成結晶化。另外，藉由設定合計膜厚d1+d2成為15nm以上，可以減低表面電阻，藉由設定d1+d2為37nm以下，可以抑制可見光之吸收，可以獲得高透過率之透明導電層積膜。
又，於上述之專利文獻3(日本特開2006-244771號公報)揭示，當膜基材側之透明導電膜之膜厚小於10nm時，高溫高濕可靠性會降低。相對於此，本發明中，和第一透明導 電膜22相接的透明介電層21之氧化矽層，係發揮第一透明導電膜22之製作底層之作用，因此推斷高溫高濕度可靠性亦佳，而且可以獲得可於短時間達成均勻之結晶化的透明導電層積體。
於上述之專利文獻4(日本特開2012-114070號公報)，考慮到最接近膜基材的透明導電膜受膜基材之產生氣體之影響而難以結晶化，在最遠離膜基材的位置(最表面側)設置氧化錫含有比例小的ITO。相對於此，於本發明中，和第一透明導電膜22相接的透明介電層21之氧化矽層，係發揮對基材之產生氣體的阻障層之作用之同時，亦發揮結晶化促進層之作用。因此，藉由減少和氧化矽層相接的第一透明導電膜22之氧化錫含有比例，可以達成結晶化時間之短縮之同時，達成更進一步之低電阻化。
實際上，以掃描型電子顯微鏡(SEM)觀察製作透明導電膜後(as deposited)之透明導電層積膜，結果確認和在氧化矽上製作氧化錫含有比例大的ITO比較，，在氧化矽層上製作氧化錫含有比例小的ITO時可以產生多數之結晶粒。另外，觀察透明導電層積膜之剖面，結果確認在氧化矽層之界面附近出現多數之結晶粒，由此亦可推測藉由在氧化矽層上製作氧化錫含有比例小的ITO，可以促進結晶化進行。另外，可以推測於製膜後之階段，因為面內存在多數之結晶粒，而可以提高結晶後之透明導電膜之電阻之面內均一性。
透明導電膜24，製膜後為非晶質膜，結晶率(結晶粒佔有之面積比率)在30%以下。非晶質之透明導電膜可藉 由加熱成為結晶化。製膜後之透明導電膜，1um2平均之結晶粒之數較好是90個以上，更好是100個以上，再更好是110個以上。製膜後之透明導電膜越是含有多數之結晶粒，結晶化所要之時間越短。但是，製膜後之透明導電膜含有多數之結晶粒時，若氧化矽層不存在時結晶化亦傾向需要長時間。如上述說明，藉由使用濺鍍來製作氧化錫含有比例小的ITO，可使結晶粒之數變多。亦即本發明中，藉由形成氧化錫含有比例小的ITO層作為透明膜基材10側之第一透明導電膜22，則製膜後存在多數之結晶粒之同時，因為透明介電層21之氧化矽層之作用，可以促進其結晶化，結果可以同時滿足短時間之結晶化、低電阻化及電阻值之面內均一性。
透明導電膜24，其結晶後之電阻係數在3.7×10-4Ω‧cm以下為較好。透明導電膜之結晶化詳如後述說明。
第一透明導電膜22及第二透明導電膜23，較好是均藉由濺鍍法製作。藉由捲繞式濺鍍裝置進行製膜時，可以連續製作第一透明導電膜22與第二透明導電膜23。於透明膜基材10上，可以連續製作透明介電層21、第一透明導電膜22及第二透明導電膜23。另外，可於第二透明導電膜上進一步製作其他導電膜等。
透明導電膜之製膜時之基板溫度或電力密度並未特別限制，例如透明介電層之製作可於上述之基板溫度或電力密度之範圍。第一透明導電膜及第二透明導電膜之製膜時之導入氣體，較好是氬與氧之混合氣體。相對於全部導入氣體量，製膜室內之氧導入量較好是設為0.1体積%~2.0体積%，更 好是設為0.4体積%~1.5体積%。透明導電膜之製膜時之製膜室內之壓力(全壓)較好是設為0.1Pa~1.0Pa，更好是設為0.2Pa~0.8Pa。另外，製膜室內之氧分壓較好是設為1×10-3Pa~2×10-1Pa，更好是設為3×10-3Pa~1×10-2Pa。藉由設定製膜壓力及導入氣體量於上述範圍，可以提升透明導電膜之透明性及導電性。在不損及本發明機能範圍內，導入氣體可含氧或氬以外之氣體。
<透明導電膜之結晶化>
ITO等金屬氧化物構成的透明導電膜，通常於濺鍍製膜後為非晶質。本發明之透明導電層積膜，於供作為觸控面板之形成等之實用時，基於透過率提升或低電阻化等目的，較好是進行透明導電膜之結晶化。結晶化，係藉由針對在透明膜基材10上隔著透明介電層21被形成的透明導電膜24實施加熱來進行。
熱處理溫度係設為膜基材具有耐熱性之範圍，一般為小於200℃。本發明之透明導電層積膜，於150℃進行加熱處理時，可於2小時以內之短時間成為良好的結晶膜。
結晶後的透明導電膜24之電阻係數較好是在3.7×10-4Ω‧cm以下，更好是在3.2×10-4Ω‧cm以下，再更好是在3.0×10-4Ω‧cm以下，2.8×10-4Ω‧cm以下為特別好。電阻係數越低越好，但通常為2.0Ω‧cm以上。結晶後之透明導電膜24之表面電阻較好為200Ω/□以下，更好是在150Ω/□以下，再更好為120Ω/□以下，100Ω/□以下為特別好。透明導電膜之電阻係數及表面電阻在上述範圍時，透明導電層積膜 作為大面積之靜電容量方式觸控面板用之透明電極使用時，亦可以實現高的響應速度。
【實施例】
以下依據實施例更具體說明本發明，但本發明不限定於彼等實施例。
〔量測方法〕 <膜厚>
各層之膜厚，係進行光譜橢圓偏振(Spectroscopic Ellipsometry)量測，以柯西模型(cauchy model)及Tauc-Lorentz模型進行調整來求得。
<表面電阻及電阻係數>
表面電阻係使用低電阻係數計Loresta-GP(MCP-T710，三菱化學社製)藉由四探針壓接量測進行量測。電阻係數係由上述表面電阻之值與透明導電膜之膜厚之積算出。又，透明導電性膜之電阻係數受溫度而變化乃習知者。因此，針對結晶化後之樣本，係由烤爐取出結晶化終了之樣本，冷卻至室溫之後進行上述之量測。
<結晶粒之數及結晶率>
將結晶化前之透明導電層積體置於1.7%之鹽酸浸漬90秒，使非晶質成分完全蝕刻之後，進行流水洗淨。使用掃描型電子顯微鏡(SEM)以倍率100000倍觀察該樣本之表面，在1um×1um之視野範圍內，以清晰可見之點之數設為結晶粒之數。另外，對SEM影像實施畫像處理使成為黑白二值化，將清晰可見部分(白部分)之面積率設為結晶率。
<面內電阻分布>
將透明導電層積體切成A3尺寸，於150℃之烤爐進行特定時間加熱後予以取出，將長邊方向7等分，短邊方向5等分，切割成合計35個試料，藉由上述裝置對各試料之表面電阻進行量測。由各試料之表面電阻與35個試料之表面電阻之平均值，算出|試料之電阻係數-平均電阻係數|÷平均電阻係數×100，將其最大值設為面內電阻分布。
<電阻變化率>
將透明導電層積體置於150℃之烤爐進行120分鐘鐘加熱使ITO結晶化。進行表面電阻量測後，於85℃85%之環境下靜置500小時，冷卻至室溫後再度量測表面電阻，求出試驗後之表面電阻(R)對試驗前之表面電阻(R0)的變化率R/R0。
〔實施例1〕 (介電層之製膜)
透明膜基材，係使用在兩面包括由尿烷系樹脂構成的硬塗層，厚度為125um之二軸延伸PET膜使用的。於該PET膜之一面上，使用摻雜硼的矽靶材，將氧(流量：3.0sccm)與氬(流量：20.0sccm)之混合氣體導入裝置內之同時，於製膜室內壓力：5.0×10-2Pa、電力密度：1.5W/cm2之條件下進行濺鍍製膜，形成由氧化矽構成的介電層。獲得的介電層之膜厚為25nm。
(第一透明導電膜之製膜)
於上述透明介電層上，形成氧化錫含有比例為5重量%之 氧化銦錫(ITO)薄膜作為第一透明導電膜層。使用酸化銦與氧化錫之混合燒結靶材(氧化錫含量5重量%)，將氧(流量：3.0sccm)與氬(流量：500sccm)之混合氣體導入裝置內之同時，於製膜室內壓力：0.4Pa，電力密度：0.8W/cm2之條件下進行濺鍍製膜。獲得的透明導電膜之膜厚為5nm。
(第二透明導電膜之製膜)
於上述第一透明導電膜上，形成氧化錫含有比例為10重量%之ITO薄膜作為第二透明導電膜層。使用酸化銦與氧化錫之混合燒結靶材(氧化錫含量10重量%)，將氧(流量：4.0sccm)與氬(流量：500sccm)之混合氣體導入裝置內之同時，於製膜室內壓力：0.4Pa，電力密度：1.5W/cm2之條件下進行濺鍍製膜。獲得的透明導電膜之膜厚為25nm。
〔實施例2~4〕
除將第一透明導電膜及第二透明導電膜之膜厚變更為表1所示以外，均和實施例1同樣，於二軸延伸PET膜上製作包括氧化矽膜及2層透明導電膜的透明導電層積膜。
〔比較例1〕
於比較例1，第一透明導電膜(氧化錫含有比例10重量%)與第二透明導電膜(氧化錫含有比例5重量%)之配置，係和實施例1相反。
首先，和實施例1同樣，於二軸延伸PET膜上，藉由濺鍍製作膜厚25nm之氧化矽膜作為介電層。於其上使用氧化錫含有比例10重量%之靶材，藉由濺鍍製作膜厚25nm之ITO透明導電膜，於其上使用氧化錫含量5重量%之靶材，藉由濺鍍 製作膜厚5nm之ITO透明導電膜。
〔比較例2〕
於比較例2未形成介電層。具體言之為，於二軸延伸PET膜上，直接藉由濺鍍製作第一透明導電膜(氧化錫含有比例5重量%、膜厚25nm)及第二透明導電膜(氧化錫含有比例10重量%、膜厚5nm)。
〔比較例3〕
於比較例3，除將第一透明導電膜及第二透明導電膜之膜厚變更為表1所示以外，均和比較例2同樣，於二軸延伸PET膜上，製作不存在介電層而包括2層透明導電膜的透明導電層積膜。
〔比較例4〕
於比較例4，係於介電層上僅形成氧化錫含有比例10重量之ITO透明導電膜。具體言之為，於二軸延伸PET膜上，藉由濺鍍製作膜厚25nm之氧化矽膜作為介電層，於其上使用氧化錫含量10重量%之靶材，藉由濺鍍製作膜厚30nm之透明導電膜。
〔比較例5〕
於比較例5，除減低第一透明導電膜之膜厚以外，均和實施例1同樣製作透明導電層積膜。具體言之為，於氧化矽膜上，藉由濺鍍製作0.5nm膜厚之第一透明導電膜(氧化錫含有比例10重量%)，於其上藉由濺鍍製作29.5nm膜厚之第二透明導電膜(氧化錫含有比例5重量%)。
〔比較例6〕
比較例6係增大第一透明導電膜之膜厚。具體言之為，於透明介電層上，藉由濺鍍製作8nm膜厚之第一透明導電膜(氧化錫含有比例10重量%)，於其上藉由濺鍍製作10nm膜厚之第二透明導電膜(氧化錫含有比例5重量%)。
〔評估結果〕
上述實施例及比較例之透明導電層積膜之積層構成、製膜後之SEM觀察結果(結晶量之數及結晶率)、於150℃進行90分鐘或120分鐘加熱後之電阻值之量測結果及電阻變化率(R/R0)，係如表1所示。另外，非晶質成分蝕刻後之各實施例及比較例之透明導電層積體之SEM觀察影像係如第2圖所示。
由表1可知，任一比較例在150℃進行120分鐘加熱後之電阻係數為3.8Ω‧cm以上，相對於此，實施例1~4則為3.1Ω‧cm以下，而且電阻值之面內誤差小。
於不透過透明介電層而形成透明導電膜的比較例 2、3，經由耐濕熱試驗後電阻大幅降低。此乃因為，除了透明導電膜之耐濕熱性低以外，於150℃ 120分鐘之加熱處理中結晶化不充分而引起的。又，如表1之結晶粒數及第2圖之SEM影像所示，和其他比較例比較，於比較例2、3，透明導電膜製作後之結晶粒之數或結晶率變大。但不受影響，因為結晶加速度小，因此氧化矽層發揮作為ITO之製膜底層作用而促進結晶粒之形成之同時，在進行加熱結晶化時，亦具有促進結晶化之作用。
於氧化矽層上形成氧化錫之含有比例大的ITO膜，於其上形成氧化錫含有比例小的ITO膜之比較例1，在進行150℃ 120分鐘之加熱結晶化之後電阻係數亦變高。
氧化錫含有比例小的第一透明導電膜之膜厚為較小的0.5um之比較例5，製膜後之結晶粒之數變少，結晶後之電阻係數亦變高。另外，第一透明導電膜之膜厚為較大的8um，d2/d1=1.25之比較例6，製膜後之結晶粒數多，但是結晶後之透明導電膜之電阻係數變高。此乃因為氧化錫含有比例大的第二透明導電膜之膜厚小，載子密度低而造成的。
相較於d2/d1=12.5之實施例2，d2/d1=5之實施例1的電阻值之面內誤差變小。另外，由比較例2與比較例3之對比亦可知，d2/d1小者，電阻值之面內誤差亦變小。和其他實施例比較，d2/d1=2.33之實施例4，其結晶後之電阻係數變高，由此亦可知透明導電膜之膜厚比就低電阻化及電阻值之面內誤差之減低而言係重要者。又，實施例1與實施例3，雖d1與d2之比相同，但是實施例1之電阻係數小、而且電阻 值之面內誤差亦小。此可推此為，實施例1之透明導電膜之合計膜厚d1+d2較大所造成。由上述說明可知，藉由設定第一透明導電膜與第二透明導電膜之膜厚之比及合計膜厚成為特定範圍，可以獲得低電阻、而且電阻之面內誤差小的透明導電層積膜。
10‧‧‧透明膜基材
21‧‧‧透明介電層(氧化矽層)
22‧‧‧第一透明導電膜
23‧‧‧第二透明導電膜
24‧‧‧積層透明導電膜
100‧‧‧透明導電層積膜

Claims (10)

  1. 一種透明導電層積膜，係在透明膜基材之至少一面，依序包括至少1層透明介電層，及和上述透明介電層相接而設的透明導電膜者；和上述透明導電膜相接的上述透明介電層為氧化矽層；上述透明導電膜為層積膜，係由上述透明膜基材側起依序具有：由氧化錫之含有比例在1重量%以上小於6重量%之氧化銦錫層構成的第一透明導電膜；及由氧化錫含有比例在6重量%以上20重量%以下之氧化銦錫層構成的第二透明導電膜；上述第一透明導電膜之膜厚d1與第二透明導電膜之膜厚d2，係滿足以下(1)~(3)之關係：(1)d1=1~9nm；(2)d1+d2=15~37nm；(3)2d1<d2上述透明導電膜之結晶後的電阻係數在3.7×10-4Ω‧cm以下。
  2. 如申請專利範圍第1項之透明導電層積膜，其中上述氧化矽層之膜厚在2nm以上60nm以下。
  3. 如申請專利範圍第1或2項之透明導電層積膜，其中上述透明導電膜，係結晶率在30%以下的非晶質膜，1um2平均具有90個以上之結晶粒。
  4. 如申請專利範圍第1或2項之透明導電層積膜，其中上述透明導電膜，係結晶率在30%以下的非晶質膜，於150℃ 加熱時，2小時以內電阻係數成為3.7×10-4Ω‧cm以下。
  5. 如申請專利範圍第1或2項之透明導電層積膜，其中上述第一透明導電膜與上述第二透明導電膜均為結晶質。
  6. 一種透明導電層積膜的製造方法，係用來製造透明導電層積膜的方法，該透明導電層積膜，係在透明膜基材之至少一面，依序包括至少1層透明介電層，及和上述透明介電層相接而設的透明導電膜者；其具有：於透明膜基材上形成透明介電層的透明介電層形成工程；及於上述透明介電層上依序形成第一透明導電膜及第二透明導電膜的透明導電膜形成工程，該第一透明導電膜係由氧化錫之含有比例在1重量%以上小於6重量%之氧化銦錫層構成，該第二透明導電膜係由氧化錫之含有比例在6重量%以上20重量%以下之氧化銦錫層構成；和上述透明導電膜相接的上述透明介電層，係氧化矽層；於上述透明導電膜形成工程，係於上述氧化矽層上直接以1~9nm之膜厚d1製作上述第一透明導電膜，於其上以比d1之2倍大的膜厚d2製作上述第二透明導電膜；上述第一透明導電膜之膜厚d1與上述第二透明導電膜之膜厚d2之合計d1+d2在15~37nm。
  7. 如申請專利範圍第6項之透明導電層積膜的製造方法，其中於上述透明介電層形成工程，上述氧化矽層係藉由濺鍍法形成。
  8. 如申請專利範圍第6或7項之透明導電層積膜的製造方法，其中於上述透明導電膜形成工程，上述第一透明導電膜及上述第二透明導電膜均藉由濺鍍法形成。
  9. 如申請專利範圍第6或7項之透明導電層積膜的製造方法，其中進一步具有：於上述透明導電膜形成工程之後，藉由加熱處理使上述透明導電膜結晶化的結晶化工程。
  10. 如申請專利範圍第9項之透明導電層積膜的製造方法，其中結晶化工程後的上述透明導電膜之電阻係數在3.7×10-4Ω‧cm以下。
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