TWI606508B - Semiconductor device manufacturing method, program recording medium, and substrate processing apparatus - Google Patents

Semiconductor device manufacturing method, program recording medium, and substrate processing apparatus Download PDF

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TWI606508B
TWI606508B TW104143594A TW104143594A TWI606508B TW I606508 B TWI606508 B TW I606508B TW 104143594 A TW104143594 A TW 104143594A TW 104143594 A TW104143594 A TW 104143594A TW I606508 B TWI606508 B TW I606508B
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Atsuhiko Suda
Kazuyuki Toyoda
Toshiyuki Kikuchi
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Hitachi Int Electric Inc
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Description

半導體裝置之製造方法、記錄有程式之記錄媒體及基板處理裝置
本發明係關於半導體裝置之製造方法、程式及基板處理裝置。
近年來，半導體裝置有高積體化的傾向。伴隨此，圖案尺寸被明顯微細化。該等圖案係以硬式遮罩或阻劑的形成工程、微影工程、蝕刻工程等所形成。在形成時，圖求不會發生半導體裝置的特性不均。
但是，基於加工上的問題，會有在所形成的電路等的寬幅發生不均的情形。尤其在經微細化的半導體裝置，該不均會對半導體裝置的特性大幅造成影響。
因此，本發明之目的在提供可抑制半導體裝置的特性不均的技術。
藉由一態樣，提供一種技術係具有：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的膜厚分布資料的工程；根據膜厚分布資料，對使基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的工程；將基板搬入至處理室的工程；對基板供給處理氣體的工程；及根據處理資料，在基板上形成預定的磁力的磁場，使處理氣體活性化而將前述第一含矽層的膜厚分布進行補正的工程。
藉由本發明之技術，可抑制半導體裝置的特性不均。
100a‧‧‧第一含矽層形成裝置
100b‧‧‧研磨裝置
100c‧‧‧測定裝置
100d‧‧‧氮化膜形成裝置
104‧‧‧真空搬送室
105‧‧‧真空搬送機器人
106‧‧‧天線
121‧‧‧控制器
121a‧‧‧CPU(Central Processing Unit，中央處理單元)
121b‧‧‧RAM(Random Access Memory隨機存取記憶體)
121c‧‧‧記憶裝置
121d‧‧‧I/O埠
121e‧‧‧內部匯流排
122‧‧‧輸出入裝置
200‧‧‧基板(晶圓)
201‧‧‧處理室
202‧‧‧處理容器
202a‧‧‧上部容器
202b‧‧‧下部容器
203‧‧‧搬送空間
205‧‧‧閘閥
206‧‧‧基板搬入出口
207‧‧‧上升銷
210‧‧‧基板支持部
211‧‧‧載置面
212‧‧‧基板載置台
213‧‧‧加熱器
213a‧‧‧第1加熱器
213b‧‧‧第2加熱器
213c‧‧‧第1加熱器電源
213d‧‧‧第2加熱器電源
214‧‧‧貫穿孔
217‧‧‧軸
218‧‧‧升降機構
219‧‧‧伸縮囊
219a‧‧‧第1偏壓電極
219b‧‧‧第2偏壓電極
220a‧‧‧第1阻抗調整部
220b‧‧‧第2阻抗調整部
221‧‧‧排氣口
221a‧‧‧第1阻抗調整電源
221b‧‧‧第2阻抗調整電源
222‧‧‧排氣管
223‧‧‧壓力調整器
224‧‧‧真空泵
241a‧‧‧氣體導入口
242‧‧‧共通氣體供給管
243‧‧‧第一氣體供給部
243a‧‧‧第1處理氣體供給管
243b‧‧‧第一氣體供給源
243c‧‧‧質流控制器MFC
243d‧‧‧閥
244‧‧‧第二氣體供給部
244a‧‧‧第二氣體供給管
244b‧‧‧第二氣體供給源
244c‧‧‧MFC
244d‧‧‧閥
244e‧‧‧遠距電漿單元(RPU)
245‧‧‧第三氣體供給部
245a‧‧‧第三氣體供給管245a
245b‧‧‧第三氣體供給源
245c‧‧‧MFC
245d‧‧‧閥
246a‧‧‧第一惰性氣體供給管
246b‧‧‧惰性氣體供給源
246c‧‧‧MFC
246d‧‧‧閥
247a‧‧‧第二惰性氣體供給管
247b‧‧‧惰性氣體供給源
247c‧‧‧MFC
247d‧‧‧閥
248‧‧‧清潔氣體供給部
248a‧‧‧清潔氣體供給管
248b‧‧‧清潔氣體源
248c‧‧‧MFC
248d‧‧‧閥
249a‧‧‧第四惰性氣體供給管
249b‧‧‧第四惰性氣體供給源
249c‧‧‧MFC
249d‧‧‧閥
250‧‧‧遠距電漿單元(RPU)
250a‧‧‧第1線圈
250b‧‧‧第2線圈
250c‧‧‧第1高頻電源
250d‧‧‧第1匹配箱
250e‧‧‧第2匹配箱
250f‧‧‧第2高頻電源
250g‧‧‧第1電磁石(上部電磁石)
250h‧‧‧第2電磁石(側方電磁石)
250i‧‧‧第1電磁石電源
250j‧‧‧第2電磁石電源
250k‧‧‧遮磁板
251‧‧‧第1電漿生成區域
253‧‧‧第3電漿生成區域
254‧‧‧第4電漿生成區域
283‧‧‧外部記憶裝置
284‧‧‧網路
285‧‧‧收訊部
400‧‧‧CMP裝置(研磨裝置)
401‧‧‧研磨盤
402‧‧‧研磨布
403‧‧‧研磨頭
403a‧‧‧頂環
403b‧‧‧扣環
403c‧‧‧彈性墊
403d‧‧‧溝槽
404‧‧‧軸
405‧‧‧供給管
406‧‧‧箭號
407‧‧‧箭號
501‧‧‧燈
502‧‧‧遮罩
503‧‧‧光
2001‧‧‧凸構造
2001a‧‧‧凸構造表面
2002‧‧‧凹構造
2002a‧‧‧凹構造表面
2003‧‧‧元件分離膜
2004‧‧‧閘極絕緣膜
2005‧‧‧第一含矽層(第一poly-Si層、poly-Si層)
2005a‧‧‧poly-Si層
2005b‧‧‧poly-Si層
2006‧‧‧第二含矽層(第二poly-Si層、poly-Si層、補正膜)
2006a‧‧‧poly-Si層
2006b‧‧‧第二poly-Si層
2007‧‧‧氮化膜
2008‧‧‧阻劑膜
2008a‧‧‧阻劑
2008b‧‧‧阻劑
圖1係一實施形態之半導體元件的製造流程的說明圖。
圖2係進行一實施形態之半導體元件的製造的處理系統的概略構成例。
圖3係一實施形態之基板的說明圖。
圖4係一實施形態之半導體元件的製造流程的一部分的說明圖。
圖5係一實施形態之研磨裝置的說明圖。
圖6係一實施形態之研磨裝置的說明圖。
圖7係一實施形態之CMP工程後的基板面內的含矽層的常態分布圖。
圖8係一實施形態之基板的說明圖。
圖9係說明一實施形態之基板的處理狀態的說明圖。
圖10係說明一實施形態之基板處理裝置的說明圖。
圖11係一實施形態之基板支持部的說明圖。
圖12係一實施形態之基板支持部的說明圖。
圖13係一實施形態之氣體供給部的說明圖。
圖14係一實施形態之控制器的概略構成圖。
圖15係一實施形態之基板處理工程的說明圖。
圖16係一實施形態之基板處理序列例。
圖17係說明一實施形態之基板的處理狀態的說明圖。
圖18係說明一實施形態之基板的處理狀態的說明圖。
圖19係說明一實施形態之基板的處理狀態的說明圖。
圖20係說明一實施形態之基板的膜厚分布的說明圖。
圖21係說明一實施形態之基板的膜厚分布的說明圖。
圖22係說明比較例之基板的處理狀態的說明圖。
圖23係說明比較例之基板的處理狀態的說明圖。
圖24係其他實施形態之基板處理序列例。
圖25係其他實施形態之基板處理序列例。
圖26係其他實施形態之基板處理序列例。
以下說明本發明之實施形態。
首先，使用圖1至圖4，以屬於半導體元件之一之作為多閘極元件的Fin Fet(Field effect transistor，場效電晶體)為例，說明半導體裝置(半導體元件)之製造工程的工程。
圖1所示之半導體元件係以例如圖2所示之處理系統4000所製造。
(閘極絕緣膜形成工程S101)
在閘極絕緣膜形成工程S101中，例如圖3所示之基板200被搬入至閘極絕緣膜形成裝置(未圖示)。圖3(A)係說明基板200的斜視圖，圖3(B)係顯示圖3(A)的α-α’中的剖面圖。基板200係由矽等所構成，在其一部分形成有作為通道的凸構造2001。凸構造2001係以預定間隔設置複數個。凸構造2001係藉由將基板200的一部分進行蝕刻而形成。
為方便說明，將在基板200上不具凸構造的部分稱為凹構造2002。亦即，基板200係至少具有凸構造2001及凹構造2002。其中，在本實施形態中，為方便 說明，將凸構造2001的上面稱為凸構造表面2001a，將凹構造的上面稱為凹構造表面2002a。
在相鄰的凸構造之間亦即凹構造表面2002a上形成有用以將凸構造進行電性絕緣的元件分離膜2003。元件分離膜2003係由例如矽氧化膜所構成。
閘極絕緣膜形成裝置係可形成薄膜之已知的單片裝置，省略說明。在閘極絕緣膜形成裝置中，如圖4(A)之記載，形成例如由矽氧化膜(SiO2膜)等介電質所構成的閘極絕緣膜2004。在形成時，在閘極絕緣膜形成裝置，將含矽氣體(例如HCDS(六氯二矽甲烷)氣體)及含氧氣體(例如O3氣體)供給至閘極絕緣膜形成裝置，使該等起反應而形成。閘極絕緣膜2004係與凸構造表面2001a上分別形成在凹構造表面2002a的上方。在閘極絕緣膜形成後，由閘極絕緣膜形成裝置搬出基板200。
(第一含矽層形成工程S102)
接著，說明第一含矽層形成工程S102。
由閘極絕緣膜形成裝置搬出基板200後，將基板200搬入至第一含矽層形成裝置100a。第一含矽層形成裝置100a係使用一般的單片CVD裝置，因此省略說明。如圖4(B)之記載，在第一含矽層形成裝置100a中，將由poly-Si(多晶矽)所構成的第一含矽層2005(亦稱為第一poly-Si層2005，或僅稱為poly-Si層2005)形成在閘 極絕緣膜2004上。形成時，對第一含矽層形成裝置供給二矽烷(Si2H6)氣體，將其熱分解，藉此形成poly-Si層。poly-Si層係被使用作為閘極電極、或虛擬閘極電極。在形成poly-Si層2005後，由第一含矽層形成裝置100a搬出基板200。
(研磨工程S103)
接著，說明研磨(Chemical Mechanical Polishing：CMP)工程S103。
由第一含矽層形成裝置被搬出的基板200係被搬入至研磨裝置400(100b)。
在此，說明在第一含矽層形成裝置100a所形成的poly-Si層。如圖4(B)之記載，在基板200由於存在凸構造2001及凹構造2002，因此poly-Si層的高度不同。具體而言，由凹構造表面2002a至凸構造2001上的poly-Si層2005a表面的高度係高於由凹構造表面2002a至凹構造表面2002a上的poly-Si層2005b表面的高度。
但是，基於後述之曝光工程、及蝕刻工程之任一者或雙方的關係，必須使poly-Si層2005a的高度與poly-Si層2005b的高度相一致。因此，如本工程般研磨poly-Si層2005而使高度相一致。
以下說明CMP工程的具體內容。由第一含矽層形成裝置搬出基板200後，將基板200搬入至圖5所記載的CMP裝置400(100b)。
在圖5中，401為研磨盤，402為研磨基板200的研磨布。研磨盤401係與未圖示的旋轉機構相連接，在研磨基板200時，係以箭號406方向旋轉。
403為研磨頭，在研磨頭403的上面係連接有軸404。軸404係與未圖示的旋轉機構/上下驅動機構相連接。在研磨基板200的期間，以箭號407方向予以旋轉。
405係供給研磨漿(研磨劑)的供給管。在研磨基板200的期間，由供給管405朝向研磨布402被供給研磨漿。
圖6係以研磨頭403的剖面圖為中心，說明其周邊構造的說明圖。研磨頭403係具有：頂環403a、扣環403b、彈性墊403c。研磨的期間，基板200的外周側係被扣環403b所包圍，並且藉由彈性墊403c，被按壓在研磨布402。在扣環403b係由扣環的外側至內側形成有供研磨漿通過的溝槽403d。溝槽403d係配合扣環403b的形狀而以圓周狀設有複數個。構成為透過溝槽403d，未使用的新鮮研磨漿、及使用完畢的研磨漿進行替換。
接著，說明本工程中的動作。一將基板200搬入至研磨頭403內，即由供給管405供給研磨漿，並且使研磨盤401及研磨頭403旋轉。研磨漿係流入至扣環403b，研磨基板200的表面。藉由如上所示進行研磨，如圖4(C)之記載，使poly-Si層2005a及poly-Si層2005b的高度劑整。在此所稱之高度係指poly-Si層2005a及poly-Si層2005b的上端的高度。一研磨預定時間，即 將基板200由CMP裝置400搬出。
在此，可知即使以使poly-Si層2005a與poly-Si層2005b的高度齊整的方式在CMP裝置400進行研磨，亦有研磨後的poly-Si層的高度在基板200的面內不相一致的情形。例如，如圖7之記載，可知可看到基板200的外周面的膜厚比中央面為較小的分布A、或基板200的中央面的膜厚比外周面為較大的分布B。
若在膜厚分布有偏頗，在後述之微影工程或蝕刻工程會發生圖案寬幅不均，因此因其而發生閘極的寬幅或閘極電極的寬幅不均。結果，有引起良率降低的課題。
對於該課題，經由發明人精心研究結果，可知分布A、分布B各有原因。以下說明其原因。
分布A的原因係對基板200的研磨漿的供給方法。如前所述，被供給至研磨布402的研磨漿係透過扣環403b，由基板200的周圍被供給。因此，在基板200的中央部分係流入研磨基板200的外周側後的研磨漿，在其中一方基板200外周側係流入未使用的新鮮(fresh)研磨漿。新鮮研磨漿由於研磨效率高，因此基板200的外周部分係比中央部分更加被研磨。由以上可知poly-Si層的膜厚係成為如分布A所示。
形成分布B的原因在於扣環403b的磨損。若以CMP裝置(研磨裝置)400研磨多數基板200，被按壓在研磨布402的扣環403b的前端會磨損，與溝槽403d或 研磨布402的接觸面會變形。因此，原本應被供給的研磨漿會有未被供給至扣環403b的內周側的情形。如上所示之情形下，由於研磨漿未被供給至基板200的外周側，因此形成為基板200的中央部分被研磨，且基板200的外周側未被研磨的狀態。因此，可知poly-Si層的膜厚係成為如分布B所示。
因此在本實施形態中，如後所述，構成在以CMP裝置400研磨基板200上的poly-Si層之後，使poly-Si層的高度相一致的工程。藉由如上所示，在曝光工程或蝕刻工程，抑制圖案寬幅不均。具體而言，在CMP工程S103之後，在膜厚測定工程測定poly-Si層2005的膜厚分布，且按照該測定資料，執行第二含矽層形成工程。
(膜厚測定工程S104)
接著，說明膜厚測定工程S104。
在膜厚測定工程S104中，係使用一般的測定裝置100c，測定研磨後的poly-Si膜2005的膜厚。測定裝置100c係可使用一般的裝置，因此省略具體說明。在此所稱之膜厚係指例如由凹構造表面2002a至poly-Si層2005表面的高度。
在CMP工程S104後，基板200係被搬入至測定裝置100c。測定裝置100c係在容易受到研磨裝置400的影響的基板200的中央面及其外周面之中，至少測 定數處，且測定poly-Si層2005的膜厚(高度)分布。被測定到的資料係被送至基板處理裝置100。測定後，基板200係由測定裝置100c被搬出。
(第二含矽層形成工程S105)
接著，說明第二含矽層形成工程。第二含矽層2006為poly-Si層，係與第一含矽層2005為相同的組成。如圖4(c)、圖8之記載，第二含矽層2006係形成在研磨後的第一含矽層2005上。此外，將疊合第一含矽層2005及第二含矽層2006之層稱為積層含矽層。
形成時，以補正研磨後的第一含矽層2005的膜厚分布的方式，形成第二含矽層2006(亦稱為第二poly-Si層2006，或僅稱為poly-Si層2006、或補正膜)。較佳為以將第二含矽層2006的表面的高度在基板200面內相一致的方式形成第二含矽層2006。在此所稱之高度係指至第二含矽層2006的表面的高度，換言之為由凹構造表面2002a至第二含矽層2006表面的距離。
以下使用圖8、圖9、圖10，說明本工程。圖8係說明若第一poly-Si層2005成為分布A時，在本工程中所形成的第二poly-Si層2006的圖。圖9係說明若第一poly-Si層2005成為分布B時，在本工程中所形成的第二poly-Si層的圖。圖10係用以實現本工程的基板處理裝置100(100a)。
在圖8中，(A)係由上方觀看形成第二 poly-Si層2006後的基板200的圖，圖8(B)係在圖8(A)的α-α’的剖面之中，摘錄基板200的中央面及其外周面的部分的圖。
圖9(A)係由上方觀看形成第二poly-Si層2006後的基板200的圖，圖9(B)係在圖9(A)的α-α’的剖面之中，摘錄基板200中央面及其外周面的部分的圖。
在此將基板200中央面的第二poly-Si層2006稱為poly-Si層2006a，將外周面稱為第二poly-Si層2006b。
由測定裝置100c被搬出的基板200係被搬入至圖10所記載的第二含矽層形成裝置100(100a)亦即基板處理裝置100。
基板處理裝置100係根據在膜厚測定工程S104所測定到膜厚分布資料，在基板面內控制poly-Si層2006的膜厚。首先，根據在被設在控制器121的收訊部285所接收到的資料，在控制器121運算預定的處理資料。例如，若所接收到的資料為分布A，以可形成加厚基板200的外周面的poly-Si層2006b，且使中央面的poly-Si層2006a比外周面為更薄的層的方式，控制膜厚。此外，若由上位裝置所接收到的資料為分布B，以形成加厚基板200的中央面的poly-Si層2006a，且使外周面的poly-Si層2006b比中央面為更薄的層的方式，控制膜厚。
較佳為將凹構造表面2002a中之疊合第一poly-Si層2005及第二poly-Si層2006的高度，以在基板200的面內成為預定的方式，控制第二poly-Si層2006的厚度。換言之，以基板的面內的前述第二含矽層的高度的分布成為預定範圍內的方式，控制第二含矽層的膜厚分布。
接著，具體說明形成可控制poly-Si層2006a、2006b各個的膜厚的第二poly-Si層2006的基板處理裝置100。
說明本實施形態之基板處理裝置100。基板處理裝置100係如圖10所示，構成為單片式基板處理裝置。基板處理裝置100係在半導體裝置之製造之一工程中被使用。在此係在第二含矽層形成工程S105中被使用。
如圖10所示，基板處理裝置100係具備有處理容器202。處理容器202係構成為例如橫剖面為圓形且扁平的密閉容器。在處理容器202內係形成有處理作為基板200的矽晶圓等的處理空間(處理室)201、搬送空間203。處理容器202係由上部容器202a、下部容器202b所構成。上部容器202a係由例如石英或陶瓷等非金屬材料所構成，下部容器202b係藉由例如鋁(Al)或不銹鋼(SUS)等金屬材料或石英所構成。將比基板載置台212更為上方的空間稱為處理空間201，將被下部容器202b包圍的空間且比基板載置台212更為下方的空間稱為搬送空間203。
在下部容器202b的側面係設有與閘閥205鄰接的基板搬入出口206，基板200係透過基板搬入出口206而在與搬送室(104)之間移動。在下部容器202b的底部設有複數上升銷207。此外，下部容器202b係成為接地電位。
(基板載置台)
在處理空間201內設有支持基板200的基板支持部210。基板支持部(基座(susceptor))210主要具有：載置基板200的載置面211、在表面具有載置面211的基板載置台212、被內包在基板載置台212之作為加熱部的加熱器213。在基板載置台212，在與上升銷207相對應的位置分別設有上升銷207貫穿的貫穿孔214。
基板載置台212係藉由軸217予以支持。軸217係貫穿處理容器202的底部，此外，在處理容器202的外部與升降機構218相連接。使升降機構218作動而使軸217及支持台212作升降，藉此可使被載置於載置面211上的基板200作升降。其中，軸217下端部的周圍係被伸縮囊219所覆蓋，處理空間201內係被保持為氣密。
基板載置台212係在基板200搬送時，載置面211以成為基板搬入出口206的位置(基板搬送位置)的方式下降至基板支持台，在基板200處理時，如圖10所示，基板200上升至處理空間201內的處理位置(基板處理位置)。
具體而言，當使基板載置台212下降至基板搬送位置時，上升銷207的上端部由載置面211的上面突出，上升銷207由下方支持基板200。此外，當使基板載置台212上升至基板處理位置時，上升銷207係由載置面211的上面埋沒，載置面211由下方支持基板200。其中，上升銷207由於與基板200直接接觸，因此以例如由石英或氧化鋁等材質形成為宜。
此外，如圖11所示，在基板載置台212設有作為偏壓調整部219的第1偏壓電極219a及第2偏壓電極219b。第1偏壓電極219a係與第1阻抗調整部220a相連接，第2偏壓電極219b係與第2阻抗調整部220b相連接，構成為可調整各自的電極的電位。此外，如圖12所示，第1偏壓電極219a及第2偏壓電極219b係形成為同心圓狀，構成為可調整基板200的中心面側的電位與外周面側的電位。
此外，亦可構成為在第1阻抗調整部220a設置第1阻抗調整電源221a，在第2阻抗調整部220b設置第2阻抗調整電源221b。藉由設置第1阻抗調整電源221a，可加寬第1偏壓電極219a的電位的調整寬幅，且可加寬被引入至基板200的中央面側的活性種的量的調整寬幅。此外，藉由設置第2阻抗調整電源221b，可加寬第2偏壓電極219b的電位的調整寬幅，且可加寬被引入至基板200的外周面側的活性種的量的調整寬幅。例如，若活性種為正電位時，構成第1偏壓電極219a的電位成 為負，且構成為使第2偏壓電極219b的電位高於第1偏壓電極219a的電位，藉此使被供給至中央面側的活性種量比被供給至基板200的外周面側的活性種量為更多。此外，即使在處理室201內所生成的活性種的電位接近中性的情形下，亦可藉由使用第1阻抗調整電源221a及第2阻抗調整電源221b之任一者或雙方，來調整引入至基板200的量。
此外，亦可設置第1加熱器213a及第2加熱器213b作為加熱器213。第1加熱器213a係以與第1偏壓電極219a相對向的方式設置，第2加熱器213b係以與第2偏壓電極219b相對向的方式設置。第1加熱器213a係與第1加熱器電源213c相連接，第2加熱器213b係與第2加熱器電源213d相連接，且構成為可調整對各自加熱器的電力的供給量。
(活性化部)
如圖10所示，在上部容器202a的上方設有作為第1活性化部(上方活性部)的第1線圈250a。在第1線圈250a係透過第1匹配箱250d連接有第1高頻電源250c。構成為藉由高頻電力被供給至第1線圈250a，激發被供給至處理室201的氣體而可生成電漿。尤其，在處理室201的上部且與基板200相對向的空間(第1電漿生成區域251)生成電漿。此外，亦可構成為在與基板載置台212相對向的空間生成電漿。
此外，如圖10所示，亦可在上部容器202a的側方設置作為第2活性化部(側方活性化部)的第2線圈250b。在線圈250b係透過第2匹配箱250e連接有第2高頻電源250f。構成為高頻電力被供給至第2線圈250b，藉此激發被供給至處理室201的氣體而可生成電漿。尤其，在處理室201的側方且比與基板200相對向的空間更為外側的空間(第2電漿生成區域252)生成電漿。此外，亦可構成為在比與基板載置台212相對向的空間更為外側生成電漿。
在此係顯示以分別容易獨立控制的方式，在第1活性化部及第2活性化部各個設置個別的匹配箱及高頻電源之例，惟並非侷限於此，亦可構成為在第1線圈250a及第2線圈250b使用共通的匹配箱。此外，亦可構成為在第1線圈250a及第2線圈250b使用共通的高頻電源。
其中，亦可構成為在第1高頻電源250c及第2高頻電源250f各個具備有：收訊部及電力調整部。在收訊部，亦可構成為接收由控制器121被傳送的控制程式(控制值)等，在電力調整部，可以成為控制程式(控制值)的方式調整電力。
(磁場生成部)
如圖10所示，在上部容器202a的上方設有作為第1磁場生成部的第1電磁石(上部電磁石)250g。在第1電 磁石250g連接有對第1電磁石250g供給電力的第1電磁石電源250i。其中，第1電磁石250g為環形狀，構成為如圖10所示可生成Z1或Z2方向的磁場。磁場的方向係以由第1電磁石電源250i被供給的電流方向予以控制。
此外，在比基板200更為下方且處理容器202的側面，設有作為第2磁場生成部的第2電磁石(側方電磁石)250h。在第2電磁石250h連接有對第2電磁石250h供給電力的第2電磁石電源250j。其中，第2電磁石250h為環形狀，構成為可生成如圖10所示之Z1或Z2方向的磁場。磁場的方向係以由第2電磁石電源250j被供給的電流方向予以控制。
藉由第1電磁石250g及第2電磁石250h之任一者，形成對Z1方向的磁場，藉此可使形成在第1電漿生成區域251的電漿移動(擴散)至第3電漿生成區域253或第4電漿生成區域254。其中，在第3電漿生成區域253，在與基板200的中央面側相對向的位置所生成的活性種的活性度高於在與基板200的外周面側相對向的位置所生成的活性種的活性度。此係在與中央面側相對向的位置設有氣體導入口241a，藉此用以供給新鮮的氣體分子而產生。此外，在第4電漿生成區域254，在與基板200的外周面側相對向的位置所生成的活性種的活性度高於在與中央面側相對向的位置所生成的活性種的活性度。此係在基板支持部210的外周面側形成排氣路徑，因此發生在用以供氣體分子集中在基板200的外周面側。電漿的 位置係可藉由被供給至第1電磁石250g及第2電磁石250h的電力來控制，藉由使電力增大，可更加接近基板200。此外，藉由第1電磁石250g及第2電磁石250h之雙方形成朝Z1方向的磁場，藉此可使電漿更加接近基板200。此外，藉由形成對Z2方向的磁場，可抑制在第1電漿生成區域251所形成的電漿朝基板200方向擴散，且可使被供給至基板200的活性種的能量降低。此外，亦可構成為使在第1電磁石250g所形成的磁場的方向及在第2電磁石250h所形成的磁場的方向分別不同。其中，亦可構成為在第1電磁石電源250i及第2電磁石電源250j各個具備有：收訊部、及磁力調整部。在收訊部，亦可構成為接收由控制器121被傳送的控制程式(控制值)等，在磁力調整部，可以成為控制程式(控制值)的方式調整磁力。
此外，亦可在處理室201內且在第1電磁石250g與第2電磁石250h之間設置作為遮磁部的遮磁板250k。若在第1電磁石250g與第2電磁石250h之間，配置在抑制至少一部的電磁干擾的位置即可，較適為若構成為配置在處理容器202內即可。更加適為若構成為配置在處理容器202內的上部容器202a側的內部即可。此外，遮磁板250k為環狀形態，構成為配置在比第1電漿生成區域、第3電漿生成區域、第4電漿生成區域的至少任一者更為外側且比基板200的外周端更為外側，藉此可一邊確保電漿生成區域一邊抑制磁力的干擾。此外，藉由設置 遮磁板250k，可將在第1電磁石250g所形成的磁場與在第2電磁石250h所形成的磁場分離，藉由調整各自的磁場，調整基板200的面內的處理均一性變得較為容易。此外，亦可構成為藉由遮磁板升降機構(未圖示)來調整遮磁板250k的高度。
(排氣系)
在搬送空間203(下部容器202b)的內壁設有將處理空間201的氣體環境進行排氣之作為第1排氣部的排氣口221。在排氣口221連接有排氣管222，在排氣管222係依序串聯連接有將處理空間201內控制成預定壓力的APC(Auto Pressure Controller，自動壓力控制器)等壓力調整器223、真空泵224。主要藉由排氣口221、排氣管222、壓力調整器223來構成排氣系(排氣管線)。其中，亦可將真空泵224加在排氣系(排氣管線)構成的一部分。
(氣體導入口)
在上部容器202a的上部設有用以對處理空間201內供給各種氣體的氣體導入口241a，連接有共通氣體供給管242。
(氣體供給部)
如圖13所示，在共通氣體供給管242連接有第1處 理氣體供給管243a、清洗氣體供給管245a、清潔氣體供給管248a。
(處理氣體供給部)
在氣體導入口241a連接有共通氣體供給管242。如圖13所示，在共通氣體供給管242連接有第一氣體供給管243a、第二氣體供給管244a、第三氣體供給管245a、清潔氣體供給管248a。
由包含第一氣體供給管243a的第一氣體供給部243主要供給含第一元素氣體(第一處理氣體)，由包含第二氣體供給管244a的第二氣體供給部244主要供給含第二元素氣體(第二處理氣體)。由包含第三氣體供給管245a的第三氣體供給部245主要供給清洗氣體，由包含清潔氣體供給管248a的清潔氣體供給部248係供給清潔氣體。供給處理氣體的處理氣體供給部係由第1處理氣體供給部及第2處理氣體供給部的任一者或雙方所構成，處理氣體係由第1處理氣體及第2處理氣體的任一者或雙方所構成。
(第一氣體供給部)
在第一氣體供給管243係由上游方向依序設有：第一氣體供給源243b、作為流量控制器(流量控制部)的質流控制器MFC243c、及作為開閉閥的閥243d。
由第一氣體供給源243b被供給含有第一元素 的氣體(第一處理氣體)，透過MFC243c、閥243d、第一氣體供給管243a、共通氣體供給管242被供給至氣體導入口241a。
第一處理氣體為原料氣體，亦即處理氣體之一。
在此，第一元素為例如矽(Si)。亦即，第一處理氣體為例如含矽氣體。以含矽氣體而言，可使用例如二氯矽烷(Dichlorosilane(SiH2Cl2)：DCS)氣體。其中，第一處理氣體的原料亦可為在常溫常壓下為固體、液體、及氣體之任一者。若第一處理氣體的原料在常溫常壓下為液體時，若在第一氣體供給源243b與MFC243c之間設置未圖示的氣化器即可。在此，原料係作為氣體來進行說明。
在比第一氣體供給管243a的閥243d更為下游側係連接有第一惰性氣體供給管246a的下游端。在第一惰性氣體供給管246a係由上游方向依序設有：惰性氣體供給源246b、MFC246c、及作為開閉閥的閥246d。
在此，惰性氣體為例如氮(N2)氣體。其中，以惰性氣體而言，除了N2氣體之外，可使用例如氦(He)氣體、氖(Ne)氣體、氬(Ar)氣體等稀有氣體。
主要藉由第一氣體供給管243a、MFC243c、閥243d，構成含第一元素氣體供給部243(亦稱為含矽氣體供給部)。
此外，主要藉由第一惰性氣體供給管246a、 MFC246c及閥246d，構成第一惰性氣體供給部。其中，亦可考慮在第一惰性氣體供給部包含惰性氣體供給源246b、第一氣體供給管243a。
此外，亦可考慮在含第一元素氣體供給部包含第一氣體供給源243b、第一惰性氣體供給部。
(第二氣體供給部)
在第二氣體供給管244a的上游係由上游方向依序設有：第二氣體供給源244b、MFC244c、及作為開閉閥的閥244d。
由第二氣體供給源244b被供給含有第二元素的氣體(以下為「第2處理氣體」)，透過MFC244c、閥244d、第二氣體供給管244a、共通氣體供給管242，被供給至氣體導入口241a。
第2處理氣體為處理氣體之一。其中，第2處理氣體亦可形成為反應氣體或改質氣體。
在此，第2處理氣體係含有與第一元素為不同的第二元素。以第二元素而言，例如含氫氣體。具體而言，以含氫氣體而言，係使用氫(H)氣體。
主要藉由第二氣體供給管244a、MFC244c、閥244d，構成第2處理氣體供給部244。
除此之外，亦可構成為設置作為活性化部的遠距電漿單元(RPU)244e，將第二處理氣體活性化。
此外，在比第二氣體供給管244a的閥244d 更為下游側連接有第二惰性氣體供給管247a的下游端。在第二惰性氣體供給管247a係由上游方向依序設有：惰性氣體供給源247b、MFC247c、及作為開閉閥的閥247d。
由第二惰性氣體供給管247a，惰性氣體透過MFC247c、閥247d、第二氣體供給管247a被供給至氣體導入口241a。惰性氣體係在薄膜形成工程(後述之S4001~S4005)中作為載體氣體或稀釋氣體來發揮作用。
主要藉由第二惰性氣體供給管247a、MFC247c及閥247d，構成第二惰性氣體供給部。其中，亦可在第二惰性氣體供給部包含惰性氣體供給源247b、第二氣體供給管244a。
此外，亦可在含第二元素氣體供給部244包含第二氣體供給源244b、第二惰性氣體供給部。
(第三氣體供給部)
在第三氣體供給管245a係由上游方向依序設有：第三氣體供給源245b、作為流量控制器(流量控制部)的MFC245c、及作為開閉閥的閥245d。
由第三氣體供給源245b被供給作為清洗氣體的惰性氣體，透過MFC245c、閥245d、第三氣體供給管245a、共通氣體供給管242，被供給至氣體導入口241a。
在此，惰性氣體為例如氮(N2)氣體。其中，以惰性氣體而言，除了N2氣體之外，可使用例如氦 (He)氣體、氖(Ne)氣體、氬(Ar)氣體等稀有氣體。
主要藉由第三氣體供給管245a、MFC245c、閥245d，構成第三氣體供給部245(亦稱為清洗氣體供給部)。
(清潔氣體供給部)
在清潔氣體供給管243a係由上游方向依序設有：清潔氣體源248b、MFC248c、閥248d、RPU250。
由清潔氣體源248b被供給清潔氣體，透過MFC248c、閥248d、RPU250、清潔氣體供給管248a、共通氣體供給管242，被供給至氣體導入口241a。
在比清潔氣體供給管248a的閥248d更為下游側連接有第四惰性氣體供給管249a的下游端。在第四惰性氣體供給管249a係由上游方向依序設有：第四惰性氣體供給源249b、MFC249c、閥249d。
此外，主要藉由清潔氣體供給管248a、MFC248c及閥248d，構成清潔氣體供給部。其中，亦可在清潔氣體供給部包含清潔氣體源248b、第四惰性氣體供給管249a、RPU250。
其中，亦可將由第四惰性氣體供給源249b被供給的惰性氣體，以作為清潔氣體的載體氣體或稀釋氣體來發揮作用的方式進行供給。
由清潔氣體供給源248b被供給的清潔氣體在 清潔工程中係作為將附著在氣體導入口241a或處理室201的副生成物等去除的清潔氣體來發揮作用。
在此，清潔氣體為例如三氟化氮(NF3)氣體。其中，以清潔氣體而言，亦可使用例如氟化氫(HF)氣體、三氟化氯氣體(ClF3)氣體、氟(F2)氣體等，而且亦可將該等組合使用。
此外，較佳為以設在上述各氣體供給部的流量控制部而言，以針閥或孔口(orifice)等氣體流程的響應性高的流量控制部為佳。例如，若氣體的脈衝寬幅為毫秒級，在MFC雖然有無法響應的情形，若為針閥或孔口，藉由與高速ON/OFF閥加以組合，即可對應毫秒以下的氣體脈衝。
(控制部)
如圖14所示，基板處理裝置100係具有控制基板處理裝置100的各部的動作的控制器121。
作為控制部(控制手段)的控制器121係作為具備有：CPU(Central Processing Unit，中央處理單元)121a、RAM(Random Access Memory隨機存取記憶體)121b、記憶裝置121c、I/O埠121d的電腦所構成。RAM121b、記憶裝置121c、I/O埠121d係構成為可透過內部匯流排121e而與CPU121a進行資料交換。在控制器121係構成為可連接例如作為觸控面板等所構成的輸出入裝置122、或外部記憶裝置283、收訊部285等。在收訊 部285係構成為可連接網路284等。
記憶裝置121c係由例如快閃記憶體、HDD(Hard Disk Drive，硬碟驅動機)等所構成。在記憶裝置121c內係以可讀出的方式儲存有：控制基板處理裝置的動作的控制程式、記載有後述之基板處理順序或條件等的程式配方、在運算過程中使用對基板200的處理資料的比較膜厚分布資料、或處理資料等。其中，製程配方或控制程式係使控制器121執行後述之基板處理工程中的各順序，以可得預定結果的方式予以組合者，作為程式來發揮功能。以下，亦將該程式配方或控制程式等統稱而僅稱為程式。其中，若在本說明書中使用所謂程式的字詞時，係有僅包含程式配方單體的情形、僅包含控制程式單體的情形、或包含該雙方的情形。此外，RAM121b係構成為暫時保持藉由CPU121a被讀出的程式、運算資料或處理資料等的記憶體區域(工作區)。
在I/O埠121d係連接有閘閥205、升降機構218、壓力調整器223、真空泵224、RPU250、MFC243c、244c、245c、246c、247c、248c、249c、閥243d、244d、245d、246d、247d、248d、249d、第1匹配箱250d、第2匹配箱250e、第1高頻電源250c、第2高頻電源250f、第1阻抗調整部220a、第2阻抗調整部220b、第1阻抗調整電源221a、第2阻抗調整電源221b、第1電磁石電源250i、第2電磁石電源250j、第1加熱器電源213c、第2加熱器電源213d等。
作為運算部的CPU121a係構成為：讀出來自記憶裝置121c的控制程式且執行，並且按照來自輸出入裝置122的操作指令的輸入等，由記憶裝置121c讀出製程配方。此外，構成為：將由收訊部285被輸入的膜厚分布資料及被記憶在記憶裝置121c的比較膜厚分布資料進行比較/運算，而可算出運算資料。此外，構成為可由運算資料執行所對應的處理資料(製程配方)的決定處理等。接著，CPU121a係構成為：以按照所被讀出的製程配方的內容的方式，控制閘閥205的開閉動作、升降機構218的升降動作、壓力調整器223的壓力調整動作、真空泵224的ON/OFF控制、RPU250的氣體激發動作、MFC243c、244c、245c、246c、247c、248c、249c的流量調整動作、閥243d、244d、245d、246d、247d、248d、249d的氣體的ON/OFF控制、第1匹配箱250d、第2匹配箱250e的整合控制、第1高頻電源250c、第2高頻電源250f的ON/OFF控制、第1阻抗調整部220a、第2阻抗調整部220b的阻抗調整、第1阻抗調整電源221a、第2阻抗調整電源221b的ON/OFF控制、第1電磁石電源250i、第2電磁石電源250j的電力控制、第1加熱器電源213c，第2加熱器電源213d的電力控制等。
其中，控制器121並非侷限於構成為專用電腦的情形，亦可構成為通用電腦。例如，可準備儲存有上述程式的外部記憶裝置(例如磁帶、可撓性碟片或硬碟等磁碟、CD或DVD等光碟、MO等磁光碟、USB記憶體或 記憶卡等半導體記憶體)283，使用該外部記憶裝置283而在通用電腦安裝程式等，藉此構成本實施形態之控制器121。其中，用以對電腦供給程式的手段並非侷限於透過外部記憶裝置283來進行供給的情形。例如，亦可使用網際網路或專用線路等通訊手段，未透過外部記憶裝置283地供給程式。其中，記憶裝置121c或外部記憶裝置283係構成為電腦可讀取記錄媒體。以下將該等統稱，亦僅稱之為記錄媒體。其中，若在本說明書中使用所謂記錄媒體的字詞時，係有僅包含記憶裝置121c單體的情形、僅包含外部記憶裝置283單體的情形、或包含該雙方的情形。
接著，說明使用基板處理裝置100的膜的形成方法。
膜厚測定工程S104之後，被測定到的基板200係被搬入至基板處理裝置100。其中，在以下說明中，構成基板處理裝置的各部的動作係藉由控制器121予以控制。
(基板搬入工程)
若在膜厚測定工程S104一被測定到第一poly-Si層2005，即使基板200搬入至基板處理裝置100。具體而言，藉由升降機構218使基板支持部210下降，形成為上升銷207由貫穿孔214突出至基板支持部210的上面側的狀態。此外，在將處理室201內調壓成預定壓力之後，將閘閥205開放，由閘閥205使基板200載置於上升銷207上。使基板200載置於上升銷207上之後，藉由升降機構 218使基板支持部210上升至預定位置，藉此基板200由上升銷207被載置於基板支持部210。在此預定壓力係指例如處理室201內的壓力≧真空搬送室104內的壓力。
(減壓/溫度調整工程)
接著，以處理室201內成為預定壓力(真空度)的方式，透過排氣管222將處理室201內進行排氣。此時，根據壓力感測器所測定到的壓力值，將作為壓力調整器223的APC閥的閥的開度進行反饋控制。此外，根據溫度感測器(未圖示)所檢測到的溫度值，以處理室201內成為預定溫度的方式，對通至加熱器213的通電量進行反饋控制。具體而言，將基板支持部210藉由加熱器213預先加熱，基板200或基板支持部210的溫度變化消失之後置放預定時間。在該期間，若具有殘留在處理室201內的水分或來自構件的除氣等，亦可藉由真空排氣或利用供給N2氣體所為之清洗來去除。以此，成膜製程前的準備即完成。其中，當將處理室201內排氣至預定壓力時，亦可暫時進行真空排氣至可到達的真空度。
此外，在此，亦可構成為可根據所接收到的資料，將第1加熱器213a及第2加熱器213b的溫度進行調諧。以使基板200的中央面側的溫度與外周面側的溫度為不同的方式進行調諧，藉此可使基板200的中央面側與外周面側的處理不同。
(磁場調整工程S4002)
接著，由第1電磁石電源250i及第2電磁石電源250j對第1電磁石250g及第2電磁石250h之各個供給預定的電力，在處理室201內形成預定的磁場。例如形成Z1方向的磁場。此時，按照所接收到的測定資料，將形成在基板200的中央面上部或外周面上部的磁力(磁場)或磁通密度進行調諧。磁場或磁通密度的調諧係可藉由由第1電磁石250g所發生的磁力的大小、及由第2電磁石250h所發生的磁力的大小來進行調諧。
在此，若在處理室201內設有遮磁板250k，亦可將遮磁板250k的高度進行調諧。藉由調整遮磁板250k的高度，可將磁力(磁場)或磁通密度進行調諧。
其中，在此，亦可構成為調整第1偏壓電極219a及第2偏壓電極219b各個的電位。例如，以第1偏壓電極219a的電位低於第2偏壓電極219b的電位的方式，調整第1阻抗調整部220a及第2阻抗調整部220b。藉由使第1偏壓電極219a的電位低於第2偏壓電極219b的電位，可使被引入至基板200的中央面側的活性種量，比被引入至基板200的外周面側的活性種量為更多，且可使基板200的中央面側的處理量比外周面側的處理量為更多。
(處理氣體供給工程S4003)
接著，由第一處理氣體供給部對處理室201內供給作 為第一處理氣體的含矽元素氣體。此外，繼續藉由排氣系所為之處理室201內的排氣，將處理室201內的壓力以成為預定壓力(第1壓力)的方式進行控制。具體而言，打開第一處理氣體供給管243a的閥243d，對第一處理氣體供給管243a流通含矽元素氣體。含矽元素氣體係由第一處理氣體供給管243a流通，藉由MFC243c予以流量調整。經流量調整的含矽元素氣體係由氣體導入口241a被供給至處理室201內，且由排氣管222被排氣。其中，此時，亦可打開第一載體氣體供給管246a的閥246d，在第一載體氣體供給管246a流通Ar氣體。Ar氣體係由第一載體氣體供給管246a流通，藉由MFC246c予以流量調整。經流量調整的Ar氣體係在第一處理氣體供給管243a內被混合含矽元素氣體，由氣體導入口241a被供給至處理室201內，由排氣管222被排氣。
(活性化工程S4004)
接著，由第1高頻電源250c透過第1匹配箱250d對第1線圈250a被供給高頻電力，使存在於處理室201內的含矽元素氣體活性化。此時，尤其在第1電漿生成區域251生成含矽元素電漿，經活性化的含矽元素氣體被供給至基板200。較佳為構成為在基板200的中央面側與外周面側被供給不同濃度的活性種。例如，藉由使以第2電磁石250h所形成的磁場的大小大於以第1電磁石250g所形成的磁場的大小，可使第4電漿生成區域254的電漿密度 高於第3電漿生成區域253的電漿密度。此時，在基板200，與基板200的中央面側上部相比較，可在基板200的外周面側上部生成活性的電漿。
在生成如上所示之含矽電漿的狀態下，保持預定時間而對基板施行預定的處理。
此外，亦可藉由第1偏壓電極219a與第2偏壓電極219b的電位差，構成為中央面側與外周面側的活性種的濃度為不同。
此外，此時，亦可由第2高頻電源250f透過第2匹配箱250e對第2線圈250b供給高頻電力，在第2電漿生成區域252生成含矽電漿。
(清洗工程S4005)
在生成含矽元素電漿的狀態下經過預定時間之後，使高頻電力成為OFF，使電漿消失。此時，作為處理氣體的含矽元素氣體的供給可停止，亦可繼續供給預定時間。在含矽元素氣體供給停止後，將殘留在處理室201內的氣體由排氣部進行排氣。此時，亦可構成為由惰性氣體供給部對處理室201內供給惰性氣體，擠出殘留氣體。藉由構成為如上所示，可縮短清洗工程的時間，且可使產出量提升。
(基板搬出工程S3006)
在進行清洗工程S4005之後，進行基板搬出工程 S3006，基板200由處理室201被搬出。具體而言，以惰性氣體清洗處理室201內，且調整為可進行搬送的壓力。調壓後，基板支持部210藉由升降機構218予以下降，上升銷207由貫穿孔214突出，基板200被載置在上升銷207上。在基板200被載置於上升銷207上之後，閘閥205打開，基板200由處理室201被搬出。
接著，說明使用本裝置來控制第二含矽層的膜厚的方法。如前所述，CMP工程S103結束後，第一poly-Si膜2005係在基板200的中央面及外周面，膜厚為不同。在膜厚測定工程S104係測定該膜厚分布。測定結果係透過上位裝置(未圖示)而被儲存在RAM121b。所被儲存的資料係與記憶裝置121c內的配方(recipe)相比較，藉由CPU121a被運算預定的處理資料。進行根據該處理資料的裝置控制。
接著，說明被儲存在RAM121b的資料為分布A的情形。分布A的情形係指如圖7之記載，poly-Si層2005a比poly-Si層2005b為更厚的情形。
若為分布A的情形，在本工程中，以被補正為如圖20所記載之靶材膜厚分布A’的方式，控制成加厚基板200的外周面的第二poly-Si層的膜厚，且使基板200的中央面的第二poly-Si層的膜厚變薄。例如，藉由使由第2電磁石250h所發生的磁力大小大於由第1電磁石250g所發生的磁力大小，可使第4電漿生成區域254的電漿密度高於第3電漿生成區域253的電漿密度，與基 板200的中央面側上部相比較，可在基板200的外周面側上部生成活性的電漿。在如上所示之生成電漿的狀態下進行處理，藉此可加厚基板200的外周面側的膜厚。
此時，將在poly-Si層2005b重疊poly-Si層2006b的厚度，以在poly-Si層2005a重疊poly-Si層2006a的厚度實質上相等的方式，控制poly-Si層2006的厚度。較佳為以由前述基板表面至前述第二含矽層的上端的距離成為預定範圍內的方式進行控制。此外更佳為以前述基板的面內的前述第二含矽層的高度(第二含矽層的上端)的分布成為預定範圍內的方式控制第二含矽層的膜厚分布。
此外，以其他方法而言，亦可分別控制第1偏壓電極219a的電位及第2偏壓電極219b的電位。例如，可藉由使第2偏壓電極219b的電位低於第1偏壓電極219a的電位，增加被引入至基板200的外周面側的活性種量，來加大基板200的外周面側的膜厚。
此外，亦可分別控制供給至第1線圈250a的電力及供給至第2線圈250b的電力。例如，藉由使被供給至第2線圈250b的電力大於被供給至第1線圈250a的電力，可增加被供給至基板200的外周面側的活性種量，且可加大基板200的外周面側的膜厚。
此外，藉由並行進行該等複數控制，可進行更為緻密的控制。
若為分布B的情形，在本工程中，以被補正 為如圖21所記載之靶材膜厚分布B’的方式，控制成加大基板200的中央面的第二poly-Si層的膜厚，且減小基板200的外周面的第二poly-Si層的膜厚。例如，可藉由控制在第1電磁石250g所形成的磁場、及在第2電磁石250h所形成的磁場，在第3電漿生成區域253側生成電漿來進行控制。
此時，將在poly-Si層2005b重疊poly-Si層2006b的厚度，以在poly-Si層2005a重疊poly-Si層2006a的厚度成為相等的方式，控制poly-Si層2006的厚度。
此外，以其他方法而言，亦可分別控制第1偏壓電極219a的電位及第2偏壓電極219b的電位。例如，藉由使第1偏壓電極219a的電位低於第2偏壓電極219b的電位，可增加被引入至基板200的中央面側的活性種量，且加大基板200的中央面側的膜厚。
此外，亦可分別控制供給至第1線圈250a的電力及供給至第2線圈250b的電力。例如，藉由使被供給至第1線圈250a的電力大於被供給至第2線圈250b的電力，可增加被供給至基板200的中央面側的活性種量，且加大基板200的中央面側的膜厚。
藉由並行進行該等複數控制，可進行更為緻密的控制。
(膜厚測定工程S106)
接著，說明膜厚測定工程S106。在膜厚測定工程S106中，係測定將第一poly-Si層及第二poly-Si層相疊合之層的高度，確認相疊合之層的高度是否相一致。亦即，確認poly-Si層的膜厚是否已被補正。在此所謂「高度相一致」並非侷限於高度完全一致者，亦可在高度具有差異。例如，高度的差異若在之後的曝光工程或蝕刻工程中沒有影響的範圍內即可。
若基板200的面內的高度分布在預定範圍內，即移至氮化膜形成工程S107。其中，若預先得知膜厚分布成為預定的分布，亦可省略膜厚測定工程S106。
(氮化膜形成工程S107)
接著，說明氮化膜形成工程107。
第二含矽層形成工程S105之後或膜厚測定S106之後，將基板200搬入至氮化膜形成裝置100d。氮化膜形成裝置100d由於為一般的單片裝置，因此省略說明。
在本工程中，如圖17所示，在第二poly-Si層2006上形成氮化矽膜2007。該氮化矽膜係具有後述蝕刻工程中的硬式遮罩的作用。其中，在圖17中係以分布A為例，但是並非侷限於此，在分布B中當然亦同。
在氮化膜形成裝置中，係對處理室內供給含矽氣體及含氮氣體，在基板200上形成氮化矽膜2007。含矽氣體為例如二矽烷(Si2H6)，含氮氣體為例如氨(NH3)氣體。
氮化矽膜2007係被形成在第二poly-Si層形成工程中使高度相一致的poly-Si膜上，因此氮化矽膜的高度亦在基板面內成為預定範圍的高度分布。亦即，在基板200的面內，由凹構造表面2002a至氮化膜2007表面的距離係成為基板200的面內預定的範圍內。
(膜厚測定工程S108)
接著，說明膜厚測定工程108。在膜厚測定工程S108中，係測定將第一poly-Si層及第二poly-Si層、氮化矽膜相疊合之層的高度。若高度在預定範圍內，即移至圖案化工程S109。在此「高度在預定範圍內」並未侷限於高度完全一致者，亦可在高度具有差異。例如，高度差若在之後的工程亦即蝕刻工程、或金屬膜形成工程中不具影響的範圍即可。其中，若得知將第一poly-Si層與第二poly-Si層、氮化矽膜相疊合之層的高度預先成為預定值，亦可省略膜厚測定工程S108。
(圖案化工程S106)
接著，使用圖18、圖19，說明圖案化工程S106。圖18係說明曝光工程的基板200的說明圖。圖19係說明蝕刻工程後的基板200的說明圖。
以下說明具體內容。
在氮化矽膜形成後，在氮化矽膜上塗布阻劑膜2008。之後，由燈501發光來進行曝光工程。在曝光工程 中係透過遮罩502在阻劑2008上照射光503，使阻劑2008的一部分變質。在此係將經變質的阻劑膜稱為阻劑2008a，未變質的阻劑膜稱為阻劑2008b。
如前所述，由凹構造表面2002a至氮化膜2007的表面的高度係在基板面內為預定的範圍內。因此，可使由凹構造表面2002a至阻劑2008的表面的高度相一致。在曝光工程中，光到達至阻劑的距離，亦即光503的移動在基板200的面內成為相等。因此可使焦點深度的面內分布相等。
由於可使焦點深度相等，因此如圖18所示可將阻劑膜2008a的寬幅，在基板面內形成為一定。因此，可使圖案寬幅不均消失。
接著，使用圖19，說明蝕刻處理後的基板200的狀態。如前所述阻劑膜2008a的寬幅為一定，因此可使基板200面內的蝕刻條件為一定。因此，在基板200的中央面或外周面，可均一供給蝕刻氣體，且可使蝕刻後的poly-Si層(以下稱為柱狀體(pillar))的寬幅β為一定。由於寬幅β在基板200面內為一定，因此可使閘極電極的特性在基板面內成為一定，且可使良率提升。
接著，使用圖22、圖23，說明比較例。比較例係未實施第二含矽層形成工程S105的情形。因此，在基板200的中央面及其外周面，高度為不同。
首先，使用圖22說明第一比較例。圖22係與圖18相比較的圖。若為圖22的情形，poly-Si層的高 度在基板200的中央面及外周面為不同，因此光503的距離在基板200中央面及基板200外周面為不同。因此，焦點距離在中央面及外周面為不同，結果，阻劑膜2008a的寬幅在基板面內為不同。若以如上所示之阻劑膜2008進行處理，蝕刻工程後的柱狀體的寬幅會不同，因此在特性發生不均。
相對於此，本實施形態係進行第二含矽層形成工程S105，因此在基板200面內，可使柱狀體的寬幅成為一定。因此，與比較例相比，可形成均一特性的半導體裝置，且可明顯有助於良率提升。
接著，使用圖23，說明第二比較例。
圖23係與圖19相比較的圖。圖23係假設在基板200中央面與基板200外周面，在阻劑膜2008a的寬幅沒有不均的情形的說明圖。亦即，意指在阻劑膜2008a間的空隙(去除阻劑2008a後的部位)的寬幅不具不均的情形。
在去除阻劑2008b之後，進行蝕刻工程。在蝕刻工程中，係去除poly-Si膜，但是在基板200中央面與基板200外周面，poly-Si膜的高度不同。因此，若按照例如中央面的高度的蝕刻量來設定蝕刻時間時，在中央面係可蝕刻所希望的量，但是在外周面係殘留蝕刻對象物。另一方面，若按照外周面的高度的蝕刻量來蝕刻中央面時，在外周面係可蝕刻所希望的量，但是在中央面係蝕刻柱狀體的側壁或絕緣膜2004、元件分離膜2003。
若柱狀體的側壁被蝕刻，柱狀體的poly-Si膜間的距離γ在基板200中央面及外周面為不同。亦即，柱狀體的poly-Si的寬幅β在基板200中央面及外周面為不同。
電極的特性容易受到寬幅β的影響，因此若在寬幅β有不均，在所形成的電極的特性亦發生不均。因此，寬幅β的不均係造成良率降低。
相對於此，在本實施形態中，藉由使poly-Si膜的高度相一致，在基板200的中央面與外周面，亦可使柱狀體的寬幅相一致。因此，可使良率提升。
(其他實施形態)
並非在上述圖16中在對基板200的中央面側的成膜量及對外周面側的成膜量產生差異的處理序列例侷限於此，亦有以下之處理序列例。
例如具有圖24所示之處理序列例。圖24係在以第1電磁石250g生成磁場之後，以第2電磁石250h生成磁場來進行處理之例。藉由如上所示進行處理，可使對基板200的外周面側的成膜量比對中央面側的成膜量更多。相反地，若構成為在以第2電磁石250h生成磁場之後，在第1電磁石250g生成磁場，可使對基板的中央面側的成膜量比對外周面側的成膜量更多。
此外，具有圖25所示之處理序列例。圖25係以圖16的處理序列，使對第2線圈250b的電力大於對 第1線圈250a的電力來進行處理之例。藉由如上所示進行處理，可使對基板的外周面側的成膜量比對中央面側的成膜量為更多。相反地，藉由使對第1電磁石250g的電力大於對第2電磁石250h的電力，而使對第1線圈250a的電力大於對第2線圈250b的電力，可使對基板200的中央面側的成膜量比對外周面側的成膜量為更多。
此外，具有圖26所示之處理序列例。圖26係以圖16的處理序列，使第1偏壓電極219a的電位大於第2偏壓電極219b的電位來進行處理之例。藉由如上所示進行處理，可使對基板的外周面側的成膜量比對中央面側的成膜量為更多。相反地，藉由使對第1電磁石250g的電力大於對第2電磁石250h的電力，而使第2偏壓電極219b的電位大於第1偏壓電極219a的電位，藉此可使對基板200的中央面側的成膜量比對外周面側的成膜量更多。
此外，在上述中，係顯示使用第1線圈250a及第1電磁石250g及第2電磁石250h而在處理室201內生成電漿之例，惟並非侷限於此。亦可構成為例如使用第2線圈250b及第1電磁石250g及第2電磁石250h而在處理室201內生成電漿。僅使用第2線圈250b時的電漿係主要生成在第2電漿生成區域252，但是藉由使用第1電磁石250g及第2電磁石250h之任一者或雙方，使生成在第2電漿生成區域的活性種在基板200的中央面側擴散，藉此可調整處理分布。
此外，在上述中，係分為基板200的中央面、外周面來進行說明，惟並非侷限於此，亦可以相對徑向更加細分化的區域來控制含矽膜的膜厚。亦可例如區分為基板200中央面、外周面、中央面與外周面之間的面等3個區域。
此外，在上述中，係以相同直徑構成第1電磁石250g的直徑與第2電磁石250h的直徑，惟並非侷限於此。例如亦可構成第2電磁石250h的直徑大於第1電磁石250g的直徑，亦可構成第1電磁石250g的直徑大於第2電磁石250h的直徑。
此外，在此以硬式遮罩而言，以氮化矽膜為例加以說明，惟並非侷限於此，亦可為例如矽氧化膜。
此外，亦可為不限於矽氧化膜或氮化矽膜，以含有其他元素之氧化膜、氮化膜、碳化膜、氮氧化膜、金屬膜、將各個予以複合的膜形成有圖案的情形。
此外，在上述中，係顯示將第一含矽層形成裝置100a、CMP裝置100b、測定裝置100c、氮化膜形成裝置100d構成在同一處理系統4000內之例，惟並非侷限於此。亦可以例如分別單獨具有第一含矽層形成裝置100a、CMP裝置100b、測定裝置100c、氮化膜形成裝置100d的系統所構成，亦可為組合2個以上的處理系統4000。
此外，在上述中，係以300mm的基板200為例來進行說明，惟並非侷限於此。例如，若為450mm以 上的基板，所得效果增大。若為大型的基板，研磨工程S103的影響更為明顯。亦即，poly-Si層2005a與poly-Si層2005b的膜厚的差變得更大。此外，在第一含矽層形成工程S102所成膜的第一poly-Si層的面內的膜質分布對研磨工程S103所造成的影響增大，產生膜厚的差變得更大的課題。該課題係可藉由使第一含矽層形成工程S102及研磨工程S103的各個工程的條件最適化來解決。但是，在條件的最適化、或在各個工程間不會造成影響的條件的最適化，需要龐大的時間及成本。相對於此，藉由設置如上所述之補正工程，無須使第一含矽層形成工程S102或研磨工程S103各個的條件最適化，即可對膜進行補正。
此外，在上述中，係記載半導體元件之製造工程之一工程的處理，惟並非侷限於此，亦可為具有類似工程的後端製程(backend process)的一工程。此外，亦可適用於液晶面板之製造工程的圖案化處理、太陽電池之製造工程的圖案化處理、或功率元件之製造工程的圖案化處理等處理基板的技術。
<本發明之較佳態樣>
以下附記本發明之較佳態樣。
<附記1>
藉由一態樣，提供一種半導體裝置之製造方法或基板處理方法，其 係具有：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的膜厚分布資料的工程；根據前述膜厚分布資料，對使前述基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的工程；將前述基板搬入至處理室的工程；對前述基板供給處理氣體的工程；及根據前述處理資料，在前述基板上形成預定的磁力的磁場，使前述處理氣體活性化而將前述第一含矽層的膜厚分布進行補正的工程。
<附記2>
為附記1所記載之方法，較佳為，前述膜厚分布資料若前述基板的外周面側的膜厚小於前述基板的中央面側的膜厚時，前述進行補正的工程係在由前述基板的側方所發生的磁力形成為大於由前述基板的上方所發生的磁力的狀態下進行。
<附記3>
為附記1或附記2所記載之方法，前述膜厚分布資料若前述基板的外周面側的膜厚小於前述基板的中央面側的膜厚時， 前述進行補正的工程係使由前述基板的側方被供給的高頻電力大於由前述基板的上方被供給的高頻電力，來使前述處理氣體活性化。
<附記4>
為附記1至附記3之任一者所記載之方法，較佳為，前述膜厚分布資料若前述基板的外周面側的膜厚小於前述基板的中央面側的膜厚時，前述進行補正的工程係構成為使前述基板的外周面側的電位低於前述基板的中央面側的電位。
<附記5>
為附記1所記載之方法，較佳為，前述膜厚分布資料若前述基板的中央面側的膜厚小於前述基板的外周面側的膜厚時，前述進行補正的工程係在由前述基板的上方所發生的磁力形成為大於由前述基板的側方所發生的磁力的狀態下進行。
<附記6>
為附記1或附記5所記載之方法，較佳為，前述膜厚分布資料若前述基板的中央面側的膜厚小於前述基板的外周面側的膜厚時，前述進行補正的工程係使由前述基板的上方被供給的 高頻電力大於由前述基板的側方被供給的高頻電力而使前述處理氣體活性化。
<附記7>
為附記1、5、6之任一者所記載之方法，較佳為，前述膜厚分布資料若前述基板的中央面側的膜厚小於前述基板的外周面側的膜厚時，前述進行補正的工程係在使前述基板的中央面側的電位低於前述基板的外周面側的電位的狀態下進行。
<附記8>
為附記1至附記7中任一者所記載之方法，較佳為，在前述供給處理氣體的工程中，供給含矽氣體，在前述進行補正的工程中，藉由在前述第一含矽層之上成膜第二含矽層，來補正前述第一含矽層的膜厚分布。
<附記9>
為附記1至附記8中任一者所記載之方法，較佳為，前述凸構造係形成在前述基板的一部分。
<附記10>
此外藉由其他態樣，提供一種使電腦執行以下順序的程式、或記錄有該程式的電腦可讀取記錄媒體： 接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的膜厚分布資料的順序；根據前述膜厚分布資料，對使前述基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的順序；使前述基板搬入至處理室的順序；使處理氣體供給至前述基板的順序；及根據前述處理資料，在前述基板上形成預定的磁力的磁場，使前述處理氣體活性化而使前述第一含矽層的膜厚分布進行補正的順序。
<附記11>
此外藉由其他態樣，提供一種基板處理裝置，其係具有：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的膜厚分布資料的收訊部；根據前述分布資料，對使前述基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的運算部；收容前述基板的處理室；對前述處理室供給處理氣體的處理氣體供給部；在前述處理室內生成預定的磁力的磁場的磁場生成部；使前述處理氣體活性化的活性化部；及 構成為：以根據前述處理資料，在前述基板上形成預定的磁力的磁場，使前述處理氣體活性化而將前述第一含矽層的膜厚分布進行補正的的方式，控制前述處理氣體供給部及前述磁場生成部及前述活性化部的控制部。

Claims (16)

  1. 一種半導體裝置之製造方法，其係具有：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的前述基板的外周面側的膜厚小於前述基板的中央面側的膜厚的膜厚分布資料的工程；根據前述膜厚分布資料，對使前述基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的工程；將前述基板搬入至處理室的工程；對前述基板供給處理氣體的工程；及根據前述處理資料，在前述基板上由前述基板的側方所發生的磁力形成為大於由前述基板的上方所發生的磁力的狀態下，使前述處理氣體活性化而將前述第一含矽層的膜厚分布進行補正的工程。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中，前述進行補正的工程係使被供給至被設在前述基板的側方的第2線圈的高頻電力大於被供給至被設在前述基板的上方的第1線圈的高頻電力，來使前述處理氣體活性化。
  3. 一種半導體裝置之製造方法，其係具有：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的前述基板的外周面側的膜厚小於前述基板的中央面側的膜厚的膜厚分布資料的工程；根據前述膜厚分布資料，對使前述基板的中央面側的 膜厚與外周面側的膜厚的差減小的處理資料進行運算的工程；將前述基板搬入至處理室的工程；對前述基板供給處理氣體的工程；及根據前述處理資料，在前述基板上形成預定的磁力的磁場，使被供給至被設在前述基板的側方的第1線圈的高頻電力大於被供給至被設在前述基板的上方的第2線圈的高頻電力，使前述處理氣體活性化而將前述第一含矽層的膜厚分布進行補正的工程。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中，前述進行補正的工程係構成為使前述基板的外周面側的電位低於前述基板的中央面側的電位。
  5. 一種半導體裝置之製造方法，其係具有：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的前述基板的外周面側的膜厚小於前述基板的中央面側的膜厚的膜厚分布資料的工程；根據前述膜厚分布資料，對使前述基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的工程；將前述基板搬入至處理室的工程；對前述基板供給處理氣體的工程；及根據前述處理資料，在前述基板上形成預定的磁力的磁場，在使前述基板的外周面側的電位低於前述基板的中央面側的電位的狀態下，使前述處理氣體活性化而將前述 第一含矽層的膜厚分布進行補正的工程。
  6. 如申請專利範圍第3項之半導體裝置之製造方法，其中，前述進行補正的工程係構成為使前述基板的外周面側的電位低於前述基板的中央面側的電位。
  7. 一種半導體裝置之製造方法，其係具有：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的前述基板的中央面側的膜厚小於前述基板的外周面側的膜厚的膜厚分布資料的工程；根據前述膜厚分布資料，對使前述基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的工程；將前述基板搬入至處理室的工程；對前述基板供給處理氣體的工程；及根據前述處理資料，在前述基板上由前述基板的上方所發生的磁力形成為大於由前述基板的側方所發生的磁力的狀態下，使前述處理氣體活性化而將前述第一含矽層的膜厚分布進行補正的工程。
  8. 如申請專利範圍第7項之半導體裝置之製造方法，其中，前述進行補正的工程係使由前述基板的上方被供給的高頻電力大於由前述基板的側方被供給的高頻電力而使前述處理氣體活性化。
  9. 一種半導體裝置之製造方法，其係具有：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的前述基板的中央面側的膜厚小於前述 基板的外周面側的膜厚的膜厚分布資料的工程；根據前述膜厚分布資料，對使前述基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的工程；將前述基板搬入至處理室的工程；對前述基板供給處理氣體的工程；及根據前述處理資料，在前述基板上形成預定的磁力的磁場，在使由前述基板的上方被供給的高頻電力大於由前述基板的側方被供給的高頻電力的狀態下，使前述處理氣體活性化而將前述第一含矽層的膜厚分布進行補正的工程。
  10. 如申請專利範圍第9項之半導體裝置之製造方法，其中，在前述進行補正的工程中，構成為使前述基板的中央面側的電位低於前述基板的外周面側的電位。
  11. 一種半導體裝置之製造方法，其係具有：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的前述基板的中央面側的膜厚小於前述基板的外周面側的膜厚的膜厚分布資料的工程；根據前述膜厚分布資料，對使前述基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的工程；將前述基板搬入至處理室的工程；對前述基板供給處理氣體的工程；及根據前述處理資料，在前述基板上形成預定的磁力的 磁場，在使前述基板的中央面側的電位低於前述基板的外周面側的電位的狀態下，使前述處理氣體活性化而將前述第一含矽層的膜厚分布進行補正的工程。
  12. 如申請專利範圍第1項之半導體裝置之製造方法，其中，前述凸構造係形成在前述基板的一部分。
  13. 一種記錄媒體，其係記錄有使電腦執行以下順序的程式的記錄媒體：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的前述基板的外周面側的膜厚小於前述基板的中央面側的膜厚的膜厚分布資料的順序；根據前述膜厚分布資料，對使前述基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的順序；使前述基板搬入至處理室的順序；使處理氣體供給至前述基板的順序；及根據前述處理資料，在前述基板上由前述基板的側方所發生的磁力形成為大於由前述基板的上方所發生的磁力的狀態下，使前述處理氣體活性化而使前述第一含矽層的膜厚分布進行補正的順序。
  14. 一種記錄媒體，其係記錄有使電腦執行以下順序的程式的記錄媒體：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的前述基板的中央面側的膜厚小於前述基板的外周面側的膜厚的膜厚分布資料的順序； 根據前述膜厚分布資料，對使前述基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的順序；使前述基板搬入至處理室的順序；使處理氣體供給至前述基板的順序；及根據前述處理資料，在前述基板上由前述基板的上方所發生的磁力形成為大於由前述基板的側方所發生的磁力的狀態下，使前述處理氣體活性化而使前述第一含矽層的膜厚分布進行補正的順序。
  15. 一種基板處理裝置，其係具有：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的前述基板的外周面側的膜厚小於前述基板的中央面側的膜厚的膜厚分布資料的收訊部；根據前述分布資料，對使前述基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的運算部；收容前述基板的處理室；對前述處理室供給處理氣體的處理氣體供給部；在前述處理室內生成預定的磁力的磁場的磁場生成部；使前述處理氣體活性化的活性化部；及構成為：根據前述處理資料，在前述基板上由前述基板的側方所發生的磁力形成為大於由前述基板的上方所發生的磁力的狀態下，使前述處理氣體活性化而將前述第一 含矽層的膜厚分布進行補正的控制部。
  16. 一種基板處理裝置，其係具有：接收在凸構造上具有被施行研磨的第一含矽層的基板的前述第一含矽層的前述基板的中央面側的膜厚小於前述基板的外周面側的膜厚的膜厚分布資料的收訊部；根據前述分布資料，對使前述基板的中央面側的膜厚與外周面側的膜厚的差減小的處理資料進行運算的運算部；收容前述基板的處理室；對前述處理室供給處理氣體的處理氣體供給部；在前述處理室內生成預定的磁力的磁場的磁場生成部；使前述處理氣體活性化的活性化部；及構成為：根據前述處理資料，在前述基板上由前述基板的上方所發生的磁力形成為大於由前述基板的側方所發生的磁力的狀態下，使前述處理氣體活性化而將前述第一含矽層的膜厚分布進行補正的控制部。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI710756B (zh) * 2018-10-15 2020-11-21 安鍾八 在半導體晶圓清洗裝置測量晶圓表面溫度的溫度感測器的安裝位置調整裝置及其方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170040233A1 (en) * 2015-08-04 2017-02-09 Hitachi Kokusai Electric Inc. Substrate Processing Apparatus and Substrate Processing System
JP6153975B2 (ja) * 2015-08-07 2017-06-28 株式会社日立国際電気 半導体装置の製造方法、基板処理システム、プログラム、記録媒体および基板処理装置
JP6695121B2 (ja) 2015-10-07 2020-05-20 デクセリアルズ株式会社 スイッチ素子、及び保護素子
JP6602332B2 (ja) * 2017-03-28 2019-11-06 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
CN115981101B (zh) * 2023-03-17 2023-06-16 湖北江城芯片中试服务有限公司 半导体结构的制造方法及半导体结构

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766291A (ja) * 1993-08-31 1995-03-10 Nippondenso Co Ltd 半導体装置の製造方法
JP3090877B2 (ja) * 1995-06-06 2000-09-25 松下電器産業株式会社 プラズマ処理方法および装置
KR0165470B1 (ko) * 1995-11-08 1999-02-01 김광호 반도체 소자의 박막형성 프로그램의 자동보정 시스템
US6070551A (en) 1996-05-13 2000-06-06 Applied Materials, Inc. Deposition chamber and method for depositing low dielectric constant films
US6033921A (en) * 1998-04-06 2000-03-07 Advanced Micro Devices, Inc. Method for depositing a material of controlled, variable thickness across a surface for planarization of that surface
US6341574B1 (en) * 1999-11-15 2002-01-29 Lam Research Corporation Plasma processing systems
TWI242602B (en) * 2001-11-02 2005-11-01 Ulvac Inc Thin film forming apparatus and method
US7098116B2 (en) * 2004-01-08 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation method for reducing oxide thickness variations at different pattern densities
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2008177266A (ja) * 2007-01-17 2008-07-31 Fujitsu Ltd 半導体基板、および半導体装置の製造方法
JP4575471B2 (ja) * 2008-03-28 2010-11-04 株式会社東芝 半導体装置および半導体装置の製造方法
CN102471878B (zh) * 2009-07-17 2013-11-20 株式会社爱发科 成膜装置
JP5793028B2 (ja) 2011-09-01 2015-10-14 株式会社日立国際電気 基板処理装置及び半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI710756B (zh) * 2018-10-15 2020-11-21 安鍾八 在半導體晶圓清洗裝置測量晶圓表面溫度的溫度感測器的安裝位置調整裝置及其方法

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