TWI606492B - 非平面半導體裝置之電漿摻雜 - Google Patents

非平面半導體裝置之電漿摻雜 Download PDF

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Description

非平面半導體裝置之電漿摻雜
本發明係關於半導體裝置的製造，並且特別是，關於非平面半導體裝置的電漿摻雜方法。
隨半導體裝置製造者持續縮小電晶體裝置的尺寸以達成較好的電路密度及較高的表現，短通道效應，例如寄生電容及關閉狀態漏電，漸妨害電晶體裝置的特性。近來於半導體製程中，發展鰭狀場效電晶體(FinFET)，例如雙閘極電晶體、三閘極電晶體及環繞式閘極電晶體，以控制如短通道效應。FinFET具有凸出於基板表面的鰭狀部分。鰭狀部分產生較長的等效通道長度，因此減少短通道效應。
鰭狀部分定義FinFET的通道、源極/汲極區域及源極/汲極延伸區域。與傳統平面金屬氧化物半導體裝置(MOSFET)相似，FinFET裝置的通道、源極/汲極區域及源極/汲極延伸區域摻雜有雜質(即摻雜)以產生需求的電子特性。理想中，這些區域各沿鰭狀部分的高度的摻雜一 致。不良的摻雜一致性可能造成跨越閘極的高度的臨界電壓的不理想改變以及源極/汲極擊穿的問題。
電漿摻雜(亦稱為電漿浸潤離子佈植)係摻雜FinFET裝置的通道、源極/汲極區域及源極/汲極延伸區域的一種方法。唯，利用電漿摻雜達成跨越鰭狀部分的高度一致摻雜的特性會具有挑戰性。電漿摻雜期間形成的電漿鞘會與鰭狀部分的尺寸非常相關，因此電漿鞘會與鰭狀部分不一致。因此，電漿摻雜會主要發生於垂直方向，而鰭狀部分的上部會比鰭狀部分的下部有較重的摻雜。
於範例實施例中，提供基板具有非平面半導體本體形成於其上。具有非平面半導體本體的基板可置入腔室中。可含有摻雜離子的電漿可形成於腔室中。可產生第一偏壓以植入摻雜離子於非平面半導體本體的區域。可產生第二偏壓以植入摻雜離子於相同區域中。一個範例中，第一偏壓與第二偏壓可不同。
100‧‧‧摻雜系統
102‧‧‧腔室
104‧‧‧基板
106‧‧‧支撐座
108‧‧‧氣體板
110‧‧‧噴頭
114‧‧‧配合網路
116‧‧‧RF偏移功率
118‧‧‧配合網路
120‧‧‧電漿
122‧‧‧電漿鞘
124‧‧‧真空幫浦
126‧‧‧電極螢幕
128‧‧‧節流閥
130‧‧‧控制器
132‧‧‧處理器
134‧‧‧主要記憶體
136‧‧‧儲存媒介
138‧‧‧支持裝置
300‧‧‧FinFET裝置
302‧‧‧基板
304‧‧‧鰭狀部分
312‧‧‧通道區域
313‧‧‧源極延伸區域
314‧‧‧源極區域
315‧‧‧汲極延伸區域
316‧‧‧汲極區域
318‧‧‧電漿
319‧‧‧深度
320‧‧‧電漿鞘
321‧‧‧第一偏壓
323‧‧‧第二偏壓
324‧‧‧下部分
325‧‧‧深度
326‧‧‧部分
502‧‧‧基板
504‧‧‧鰭狀部分
506‧‧‧鄰接結構
508‧‧‧高度
510‧‧‧臨界尺寸
511‧‧‧襯墊層
512‧‧‧厚度
514‧‧‧PTS層
515‧‧‧非連續介面
516‧‧‧深度
518‧‧‧電漿鞘
520‧‧‧深度
521‧‧‧第一偏壓
522‧‧‧電漿
523‧‧‧第二偏壓
524‧‧‧箭頭
600‧‧‧FinFET裝置
602‧‧‧基板
604‧‧‧鰭狀部分
606‧‧‧源極區域
608‧‧‧汲極區域
610‧‧‧源極延伸區域
612‧‧‧汲極延伸區域
614‧‧‧通道區域
616‧‧‧PTS層
620‧‧‧閘極介電層
622‧‧‧深度
628‧‧‧介面
第1圖係可用於電漿摻雜FinFET裝置的範例電漿摻雜系統的概要方塊圖
第2圖係顯示電漿摻雜FinFET裝置的範例製程
第3A至3D圖係顯示於電漿摻雜FinFET裝 置的範例製程中的不同階段的範例FinFET的截面圖
第4圖係顯示電漿摻雜FinFET裝置的另一範例製程
第5A至5G圖係顯示於電漿摻雜FinFET裝置的範例製程中的不同階段的範例FinFET的截面圖
第6A至6C圖係顯示由摻雜FinFET裝置的範例製程形成的範例FinFET裝置的截面圖
敘述電漿摻雜於非平面半導體裝置的方法。以下敘述係使所屬技術領域中具有通常知識者能夠製造並使用不同的實施例。敘述特別的裝置、方法及應用，僅作為範例。對此處敘述的範例的多樣修改對於所屬技術領域中具有通常知識者係容易且明顯的，並且此處定義的一般原則可應用至其它範例及應用，而不與不同實施例的精神及範圍背離。因此，不同實施例非為限制此後敘述並揭示的範例，而是使申請專利範圍的範圍可以被支持。例如，可敘述電漿摻雜FinFET裝置的範例製程。較理想的是，這些範例製程可另應用於與FinFET裝置不同的非平面半導體裝置，例如，非平面多閘極電晶體裝置及非平面奈米線電晶體裝置。
(1)電漿摻雜系統
第1圖顯示可用於電漿摻雜非平面半導體裝 置的範例電漿摻雜系統100，例如FinFET裝置。範例電漿摻雜系統100可具有由圓柱側壁、基底及上蓋包圍的腔室102。可將基板104具有鰭狀部分形成於其上置入腔室102中且支撐於支撐座106上。支撐座106的溫度可由加熱及冷卻機制調整以控制基板104的溫度。
可經由噴頭110從氣體板108提供處理氣體至腔室102。製程氣體可為包含至少一種摻雜氣體(例如，三氟化硼、二硼烷、磷化氫、五氟化磷、砷化氫等)的混合氣體及惰性氣體(例如，氦、氬、氖等)稀釋。真空幫浦124可抽取腔室102，經由節流閥128控制腔室壓力於所需的範圍(例如，2至150mT)。
由提供一或更多功率源至噴頭110，電漿120可由製程氣體形成於腔室102中。例如，可經由配合網路114提供射頻(RF)功率源112至噴頭110。RF功率源112可具有功率200W至10kW及頻率5至30MHz。電漿120可含有由混合氣體中的至少一種摻雜氣體形成摻雜離子。電漿120可形成於噴頭110及基板104之間且電漿鞘122可形成於電漿120及基板104之間。
RF偏移功率116可經由配合網路118提供至支撐座106。RF偏移功率116可具有功率50至500W且頻率0.5至5MHz。RF偏移功率116可產生偏壓跨越電漿120及基板104之間的電漿鞘122。此偏壓可從電漿120中取出摻雜離子且可加速摻雜離子跨越電漿鞘122以植入基板104上的鰭狀部分。產生的偏壓越高，可植入摻 雜離子於鰭狀部分中越深。RF偏移功率116可產生100V至15kV的偏壓。偏壓可引導摻雜離子植入鰭狀部分於實質上垂直於基板104的表面的植入角度。例如，植入角度可為約0至10度相對於與基板104的表面垂直的軸。可設置可選電極螢幕126於電漿120及基板104之間。功率源(未顯示)可提供電位至電極螢幕126以加速摻雜離子跨越電漿鞘122至鰭狀部分。可傾斜電極螢幕126以引導摻雜離子於所需的植入角度進入鰭狀部分。
可將控制器130耦合至電漿摻雜系統100的許多組件並控制電漿摻雜系統100以執行此處敘述的非平面半導體裝置電漿摻雜製程。控制器130的功能及特性將於之後詳細描述。
此處敘述的範例電漿摻雜系統100由電容耦合形成電漿120。較理想的是，非平面半導體裝置的電漿植入方法可利用任何適合的電漿摻雜系統執行。例如，電漿120也可利用電感耦合產生。也可從許多其它的電漿源配置，例如環型電漿源、螺旋電漿源、直流電漿源或遠處電漿源，提供電漿。需要了解的是，提供的參數值，例如RF功率及RF頻率，僅作為範例且亦可使用其它數值於本發明的範圍中。
(2)非平面半導體裝置的電漿摻雜
參照第2圖，敘述電漿摻雜FinFET裝置的範例製程200。於製程200的步驟202，可提供基板具有鰭 狀部分形成於其上。鰭狀部分可包含通道區域、源極區域、汲極區域、源極延伸區域及汲極延伸區域。於步驟204，可將具有鰭狀部分的基板置入腔室中。於步驟206，可形成電漿於腔室中。電漿可含有摻雜離子。於步驟208，可產生第一偏壓於腔室中以將摻雜離子植入鰭狀部分的區域中。區域可包含通道區域、源極區域、汲極區域、源極延伸區域及汲極延伸區域的其中之任一。於步驟210，可產生第二偏壓於腔室中以將摻雜離子植入鰭狀部分的相同區域中。偏壓可至少部分決定摻雜離子植入鰭狀部分的深度。於一範例中，第一偏壓可與第二偏壓不同，以植入摻雜離子於鰭狀部分中的不同深度。於此種範例中，第一偏壓可大於第二偏壓。
現在提供較詳細的範例製程200的敘述，參照第2圖及第3A至3D圖。第3A至3D圖係顯示FinFET裝置300於製程200中的不同階段的截面圖。於製程200的步驟202，如第3A圖中所示，可提供基板302具有鰭狀部分304形成於其上。基板302可包含任何適合用於FinFET裝置300形成的已知的基板。例如，基板302可包含單晶半導體晶圓(例如，矽、鍺、砷化鎵等)。於另一範例中，基板302可包含一或更多磊晶單晶半導體層(例如，矽、鍺、矽鍺、砷化鎵、磷化銦、砷化銦鎵等)成長於不同晶圓(矽、鍺、砷化鎵等)上。一或更多磊晶成長半導體層可作為緩衝層以使從晶圓至基板302的上表面的不同晶格常數漸層。於另一範例中，基板302可包含絕緣層 (例如，二氧化矽、氧氮化矽、高介電常數層等)於單晶半導體基板及形成的磊晶層之間，例如，絕緣層覆矽基板。值得了解的是，基板302可包含其它基板和層，例如淺溝槽隔離結構。
基板302上的鰭狀部分304可由傳統半導體製造方法形成，例如但不限於，光微影技術、蝕刻及化學氣相沉積。鰭狀部分304可具有通道區域312設置於源極區域314及汲極區域316之間。源極延伸區域313可設置於通道區域312及源極區域314之間且汲極延伸區域315可設置於通道區域312及汲極區域316之間。鰭狀部分304可包含單晶半導體材料(例如，矽、鍺、砷化鎵等)。或是，鰭狀部分304可包含多層磊晶成長半導體材料。於此種範例中，多層磊晶成長半導體材料可形成多重奈米線的垂直陣列於通道區域中。如第3A圖中所示，鰭狀部分304可具有臨界尺寸306、高度308及長度310。於一範例中，臨界尺寸306可為5至50nm，高度308可為15至150nm，且長度可為20至1200nm。
於製程200的步驟204，具有鰭狀部分304的基板302可置入於腔室中。腔室可為任何適合能夠電漿佈植非平面半導體裝置的腔室，例如，第1圖中的腔室102。於步驟206且如第3B圖中所示，電漿318形成於腔室中且電漿鞘320形成於電漿318及基板302之間。如前所述，於第1圖中，電漿318可由提供製程氣體至腔室並且提供至少一功率源(例如，RF功率源)而形成。製程氣體可 包含至少一種之後在電漿318中形成摻雜離子的摻雜氣體。提供於腔室中的摻雜氣體種類可決定電漿318中形成的摻雜離子種類。例如，p型摻雜氣體，例如，二硼烷及三氟化硼形成p型摻雜離子，例如，B+、BF+、BF2+及BF3+，於電漿318中。相對的，n型摻雜氣體，例如，砷化氫及磷化氫形成n型摻雜離子，例如，P+及As+，於電漿318中。因此可選擇適當的摻雜氣體種類，以所需的摻雜離子種類電漿摻雜鰭狀部分304的區域。典型的，通道區域312當形成NMOS電晶體裝置時，植入有p型摻雜離子，以及當形成PMOS電晶體裝置時，植入有n型摻雜離子。相對的，典型的，源極/汲極區域314/316及源極/汲極延伸區域313/315，當形成PMOS電晶體裝置時，植入有p型摻雜離子，以及當形成NMOS電晶體裝置時，植入有n型摻雜離子。
於製程200的步驟208並參照第3C圖所示，可產生第一偏壓321於腔室中。如前述的第1圖中，第一偏壓321可由提供RF偏壓功率至支撐基板302的支撐座而產生。可產生第一偏壓321跨越電漿鞘320以從電漿318植入摻雜離子至鰭狀部分304的一或多個區域，例如，源極/汲極區域314/316、源極/汲極延伸區域313/315或通道區域312。偏壓大小至少部分決定摻雜離子可植入鰭狀部分304的深度。產生的偏壓越高，摻雜離子可植入鰭狀部分304中的深度越深。可產生第一偏壓321以將摻雜離子主要植入於鰭狀部分304中任何所需的深度。如第 3C圖中所示，可產生第一偏壓321以將摻雜離子主要植入於鰭狀部分304的下部分324中的深度319。例如，深度319可為2至50nm。於一範例中，第一偏壓321可為0.5kV至15kV。於另一範例中，第一偏壓321可為2kV至10kV。於再另一範例中，第一偏壓321可為2kV至6kV。
電漿鞘320的尺寸相對於鰭狀部分304的尺寸可較大，其中形成於鰭狀部分304上的電漿鞘320不與鰭狀部分304一致。因此，摻雜離子可僅植入鰭狀部分304的上部，於與基板302實質上垂直的植入角度。例如，第一偏壓321可植入摻雜離子，於相對於基板302垂直的軸為約0度的植入角度植入。如前所述，植入角度可由傾斜設置於基板302上的電極螢幕於一角度控制。例如，電極螢幕可傾斜以使第一偏壓321於相對於基板302垂直的軸的第一植入角度，將摻雜離子植入鰭狀部分304中。於一範例中，第一植入角度可為0至10度。於另一範例中，第一植入角度可為0至5度。
於製程200的步驟210且如第3D圖中所示，可產生第二偏壓323於腔室中。可產生第二偏壓323跨越電漿鞘320以從電漿318植入摻雜離子至一或多個鰭狀部分304的相同的區域(即，源極/汲極區域、源極/汲極延伸區域或通道區域)。第二偏壓323可定義為於鰭狀部分304中植入摻雜離子至2至33nm為主的深度。第二偏壓323可與第一偏壓321不同，其中摻雜離子可植入鰭狀部 分304中的不同深度。例如，如第3D圖中所示，可產生低於第一偏壓321的第二偏壓323，其中第二偏壓323將摻雜離子植入比部分324中的深度319淺的部分326中的深度325。部分326可於部分324上或與部分324部分地重疊。於一範例中，第二偏壓323可為0.5kV至10kV。於另一範例中，第二偏壓323可為0.5kV至6kV。於再另一範例中，第二偏壓323可為0.5kV至2kV。
第二偏壓323可植入摻雜離子至鰭狀部分304中，於實質上垂直於基板302的植入角度。或是，電極螢幕可傾斜以使第二偏壓323於相對於基板302垂直的軸的第二植入角度，將摻雜離子植入鰭狀部分304中。於一範例中，第二植入角度可為1至10度。於另一範例中，第二植入角度可為2至6度。
偏壓可影響植入鰭狀部分304中的摻雜離子的分散。分散係鰭狀部分304中的摻雜離子散佈。分散產生於水平方向(例如，沿鰭狀部分304的長度方向310)及垂直方向(例如沿鰭狀部分304的高度方向308)，並且隨偏壓而增加。於不同偏壓植入摻雜離子可能造成更大的整體分散，可能造成跨越鰭狀部分304的長度310及高度308的不良摻雜一致性。於本實施例中，第一植入角度及第二植入角度可定義為減少因於不同偏壓植入造成的整體水平分散。例如，若第一偏壓321大於第二偏壓323，第一植入角度可定義為小於第二植入角度。於一此種範例中，第一偏壓321可為2至10kV且第一植入角度可為0至 2度，而第二偏壓323可為0.5至2kV且第二植入角度可為2至10度。
亦可由於不同的偏壓植入不同種類的摻雜離子減少整體分散。由提供不同的摻雜氣體至腔室中以在電漿318中形成不同種類的摻雜離子，可植入不同種類的摻雜離子。具有較大分子量的摻雜離子種類傾向於具有較小的穿透深度及分散。為減少整體分散，可隨較高偏壓植入具有較大分子量的摻雜離子種類，而隨較低偏壓植入具有較小分子量的摻雜離子種類。例如，可植入具有較大分子量74.9的摻雜離子種類砷於較高第一偏壓2至10kV，及可植入具有較小分子量31.0的摻雜離子種類磷於較低第二偏壓0.5至2kV。
較佳的是，較深的離子植入於較淺的離子植入之前植入。如此，較淺的摻雜離子植入不會被後續的較深的植入所移動位置(敲入)。例如，於製程200中，第一偏壓可大於第二偏壓，且第一偏壓可於第二偏壓之前產生。
如所述，可執行步驟210於與步驟208相同的腔室中。或是，較理想的是，步驟208及步驟210可於不同腔室中執行。例如，於步驟210，具有鰭狀部分304的基板302可置入不同於步驟208中的腔室中。可形成具有摻雜離子的電漿於不同腔室中，且可形成電漿鞘於電漿及基板302之間。而後，可產生第二偏壓跨越電漿鞘以將摻雜離子植入鰭狀部分304中。
較理想的是，製程200可應用於其它非平面半導體裝置，例如但不限於，非平面多閘極電晶體裝置、非平面環繞式閘極電晶體裝置及非平面奈米線電晶體裝置。例如，鰭狀部分304可由其它非平面半導體本體替代，例如，奈米線或垂直奈米線陣列。
參照第4圖，顯示電漿摻雜FinFET裝置的另一範例製程400。第5A至5F圖顯示製程400中的代表不同階段的FinFET裝置500的截面圖。製程400包含步驟402至416。可選擇的步驟404及406以虛線外框表示。
於製程400的步驟402，如第5A圖中所示，可提供基板具有鰭狀部分504形成於其上。基板502可包含單晶半導體基板、一或更多磊晶成長層於不同矽晶圓上、絕緣層覆矽基板或其它任何已知的FinFET裝置可形成於上的基板。鰭狀部分504可包含源極/汲極區域、源極/汲極延伸區域及通道區域。鰭狀部分504可具有臨界尺寸510、高度508及長度(未顯示)。可形成鄰接結構506，例如遮罩、虛構特徵或鄰接鰭狀部分，鄰接於鰭狀部分504。
於製程400的可選擇步驟404且如第5B圖所示，可形成襯墊層511於鰭狀部分504上並圍繞鰭狀部分504，並且填充鰭狀部分504與鄰接結構506之間的區域。於電漿摻雜過程中，襯墊層511可阻擋摻雜離子到達基板502且防止摻雜離子重複濺鍍於鰭狀部分504的側壁。另外，襯墊層511增加鰭狀部分504中的摻雜保留度。於 鰭狀部分504的上表面上的襯墊層511的厚度512可為足夠薄，以在植入過程中不阻礙摻雜離子進入鰭狀部分504。例如，襯墊層511的厚度512可形成為0至10nm於鰭狀部分504的上表面上。另外，襯墊層511於鰭狀部分504及鄰接結構506上可具有近似平面的表面。
襯墊層511可包含捕捉植入摻雜離子的任何材料。例如，襯墊層511可為介電材料或是內摻雜材料，例如但不限於，非摻雜氧化矽、摻雜氧化矽、氮化矽、有機材料及氧氮化矽。襯墊層511可由傳統半導體製程形成，例如化學氣相沉積、旋轉塗佈沉積、溶液凝膠沉積製程、選擇沉積製程及選擇回蝕刻製程。襯墊層511可於製程400中的步驟408及410之前形成，且可於步驟412的鰭狀部分504退火之前或之後移除。
於製程400的可選擇步驟406且如第5C圖所示，可形成擊穿停止(PTS)層514於鰭狀部分504中。PTS層514可形成於鰭狀部分504的源極/汲極區域、通道區域及/或源極/汲極延伸區域，以防止電子擊穿。源極/汲極區域、通道區域及/或源極/汲極延伸區域可部分重疊PTS層514。另外，PTS層514於電漿摻雜及於退火製程中，可作為阻擋或顯著阻止摻雜遷移的阻障層，因此可最小化鰭狀部分504中的摻雜的垂直分散。PTS層514可產生非連續介面515於PTS層514及鰭狀部分504的源極/汲極區域、通道區域及/或源極/汲極延伸區域之間，其中每個區域中的摻雜濃度非連續地消失。例如，可形成PTS層 514以使源極/汲極區域、通道區域及/或源極/汲極延伸區域中的面電阻(Rs)於PTS層514與源極/汲極區域、通道區域及/或源極/汲極延伸區域之間的介面515的3nm厚度，增加3個數量級。
由摻雜進入鰭狀部分504阻擋摻雜移動的任何種類(例如但不限於，碳、氧、氟、氮或其中的任何組合)，可形成PTS層514。或是，由摻雜與植入PTS層514上方的摻雜離子種類相反的摻雜離子種類，可形成PTS層514。例如，若p型摻雜離子植入PTS層514上方的區域，PTS層514可由植入n型摻雜離子形成。可執行植入由任何適合的植入製程，例如離子束植入或電漿摻雜。於一範例中，PTS層514可形成於與製程400中的步驟412及414相同的電漿摻雜腔室中。
PTS層514形成的深度516可形成為約等於FinFET裝置500的等效高度516。於已知的技術中，FinFET裝置500的等效通道寬度約等於兩倍的FinFET的等效高度與鰭狀部分的臨界尺寸的和。因為深度516可由植入製程控制，FinFET裝置500的等效通道寬度可由植入製程(例如，離子束植入及電漿摻雜)控制，而與鰭狀部分504實際上的高度508獨立。於一範例中，PTS層514可形成於鰭狀部分504下方的基板502中。於此種範例中，PTS層514可與鰭狀部分504的下部部分重疊。於另一範例中，PTS層514可形成於鰭狀部分504中的任何深度516。較佳的是，PTS層514可形成於大於鰭狀部分504 的臨界尺寸510的深度516。例如，PTS層514可形成於鰭狀部分504中於大於臨界尺寸510且小於鰭狀部分504的高度508的深度516。形成的PTS層514的深度516於跨越鰭狀部分504的長度可具有一致性5%或更小的百分比。
於製程400的步驟408，具有鰭狀部分504的基板502置入腔室中。腔室可為任何適合能夠電漿摻雜的腔室，例如第1圖中的腔室102。於步驟410及如第5D圖中所示，電漿522形成於腔室中且電漿鞘518形成於電漿522及基板502之間。電漿522可含有摻雜離子。
於製程400的步驟412及如第5E圖中所示，可產生第一偏壓521於腔室中。可產生第一偏壓521以植入摻雜離子至鰭狀部分504的一或多個區域，例如源極/汲極區域、源極/汲極延伸區域或通道區域。第一偏壓521可植入摻雜離子主要至鰭狀部分504中的深度520。於一範例中，鰭狀部分504中的深度520可為2至50nm。於一範例中，第一偏壓521可為0.5kV至15kV。於另一範例中，第一偏壓521可為2kV至10kV。於再另一範例中，第一偏壓521可為2kV至6kV。第一偏壓521可植入摻雜離子至鰭狀部分504中，於與基板502實質上垂直的植入角度。例如，植入角度可為約0度。或是，電漿摻雜系統中的電極螢幕，例如第1圖中所示的電極螢幕126，可傾斜以使第一偏壓521於第一植入角度植入摻雜離子至鰭狀部分504。於一範例中，第一植入角度可為0至10 度。於另一範例中，第一植入角度可為0至5度。
於製程400的步驟414及如第5F圖中所示，可產生第二偏壓523於腔室中。可產生第二偏壓523以植入與第一偏壓521相同種類(即p型或n型)的摻雜離子至一或多個與第一偏壓521相同的區域(即，源極/汲極區域、源極/汲極延伸區域或通道區域312)。第二偏壓523可定義以植入摻雜離子主要至鰭狀部分504中2至33nm的深度。第二偏壓523可與第一偏壓521不同，其中摻雜離子可植入鰭狀部分504中的不同深度。例如，第二偏壓523可低於第一偏壓521，其中第二偏壓523可植入摻雜離子至淺於第一偏壓521植入摻雜離子的深度。於此種範例中，由第二偏壓523植入的摻雜離子於鰭狀部分504中可與由第一偏壓521植入的摻雜離子與部分重疊。於一範例中，第二偏壓523可為0.5kV至10kV。於另一範例中，第二偏壓523可為0.5kV至6kV。於再另一範例中，第二偏壓523可為0.5kV至2kV。第二偏壓523可植入摻雜離子至鰭狀部分504中，於與基板502實質上垂直的植入角度。例如，植入角度可為約0度。或是，電極螢幕可傾斜以使第二偏壓523於第二植入角度植入摻雜離子至鰭狀部分504中。第二植入角度可約等於第一植入角度。或是第二植入角度可與第一植入角度不同。於一範例中，第二植入角度可為0至10度。於另一範例中，第二植入角度可為0至5度。
較理想的是，可產生額外的偏壓以植入額外 的摻雜離子至鰭狀部分504中。例如，可產生第三偏壓(未顯示)。於一範例中，產生偏壓的總數(包含第一偏壓及第二偏壓)可為2至20。於另一範例中，產生偏壓的總數可為2至6。
每個額外的偏壓可植入與第一及第二偏壓相同種類(即p型或n型)的摻雜離子至一或多個與第一及第二偏壓相同的區域(即，源極/汲極區域、源極/汲極延伸區域及通道區域)。每個額外的偏壓亦可植入摻雜離子，由傾斜電漿摻雜系統中的電漿螢幕，於鰭狀部分504中於任何植入角度。另外，產生的每個偏壓可不相同。於一範例中，可產生逐漸減小的偏壓以防止植入過程中植入離子位移(敲入)。
可植入摻雜離子於與偏壓成比例反向的植入角度。例如，最高的偏壓可植入摻雜離子於最小的植入角度，而最低的偏壓可植入摻雜離子於最大的植入角度。於此種範例中，偏壓及相應的植入角度可定義為最小化鰭狀部分504中的整體水平摻雜離子分散。例如，偏壓及植入角度可定義為跨越鰭狀部分504中的植入區域的高度，達成摻雜濃度一致性5%或更小的百分比。於一範例製程中，其中形成PTS層514，偏壓及植入角度可定義為跨越PTS層514形成的深度516，達成摻雜濃度一致性5%或更小的百分比。
為減少整體分散，一或更多偏壓可植入具有與其它偏壓不同分子量的摻雜離子種類。例如，一或更多 高偏壓可植入相對於其它偏壓具有較高分子量的摻雜離子種類。
於製程400的步驟416及如第5G圖中所示，可退火鰭狀部分504。退火由箭頭524表示。於退火中，鰭狀部分504中的植入摻雜活化。另外，鰭狀部分504的植入傷害(例如，非晶化及結晶傷害)可由結晶重新成長的手段修復。於退火中，較佳的是，摻雜擴散可最小化以維持鰭狀部分504中的良好摻雜一致性。可執行退火於與製程400的步驟408、410、412或414相同的製程腔室。或是，退火可執行於分離的退火腔室。鰭狀部分504可由最小化摻雜擴散的退火製程退火。例如，鰭狀部分504可由雷射退火製程或脈衝雷射退火製程退火。於另一範例中，可退火鰭狀部分504而摻雜擴散不超過5nm。
如前所述，FinFET裝置500的等效通道寬度可由植入製程控制，與鰭狀部分504的實際高度508獨立。因此，此處的電漿摻雜非平面半導體裝置的方法與製程可用於具有不同等效通道寬度於單一基板上而不需形成具有不同實際高度的鰭狀部分的FinFET裝置的製造。以此種方法，可避免昂貴的微影及圖案蝕刻步驟。例如，可提供基板502具有第一鰭狀部分及第二鰭狀部分(未顯示)形成於其上。第一鰭狀部分及第二鰭狀部分可具有約相等的鰭狀部分高度。第一鰭狀部分可形成第一FinFET裝置，且第二鰭狀部分可形成第二FinFET裝置。可形成第一PTS層於第一鰭狀部分中的第一深度，且形成第二PTS層 於第二鰭狀部分中的第二深度。第一深度及第二深度可小於或等於第一鰭狀部分及第二鰭狀部分的高度。另外，第一深度可與第二深度不同，因此第一FinFET裝置可具有與第二FinFET裝置不同的通道寬度。例如，第一FinFET裝置可具有與兩倍的第一深度及第一鰭狀部分的臨界尺寸的和約相等的第一通道寬度，而第二FinFET裝置可具有與兩倍的第二深度及第二鰭狀部分的臨界尺寸的和約相等的第二通道寬度。另外，可摻雜第一鰭狀部分及第二鰭狀部分，根據此處描述的非平面半導體裝置的電漿摻雜方法及製程。例如，可產生第一偏壓以將摻雜離子植入第一鰭狀部分的區域中及可產生第二偏壓以將摻雜離子植入第一鰭狀部分的所述區域中。而後可產生第三偏壓以將摻雜離子植入第二鰭狀部分的區域中及可產生第四偏壓以將摻雜離子植入第二鰭狀部分的所述區域中。於此種範例中，第一偏壓及第二偏壓可不同，且第三偏壓及第四偏壓可不同。
較理想的是，可執行未顯示於製程400的額外半導體製程於FinFET裝置500的製程中。例如，可形成保形閘極介電層於FinFET裝置500的通道區域上，閘極電極可形成於保形閘極介電層上，並且一對側壁間隔層可形成於閘極電極的每側。完成的FinFET裝置500可為雙閘極FinFET、三閘極FinFET或環繞式閘極FinFET。
另外，如前所述，較理想的是，範例製程400可應用至其它非平面半導體裝置，例如但不限於，非平面 多閘極電晶體裝置，非平面環繞式閘極電晶體裝置及非平面奈米線電晶體裝置。例如，鰭狀部分504可由其它非平面半導體本體(例如，奈米線或垂直陣列奈米線)替代，其中非平面半導體本體可由範例製程400電漿摻雜。
參照第6A至6C圖，揭示此處由範例製程形成的範例FinFET裝置600。第6A圖敘述範例FinFET裝置600的三維截面圖。第6B圖敘述範例FinFET裝置600沿鰭狀部分604的長度的二維截面圖。第6C圖描述範例FinFET裝置600沿閘極電極618的長度的二維截面圖。於本實施例中，FinFET裝置600可具有鰭狀部分604設置於基板602上。鰭狀部分604可包含源極區域606、汲極區域608、源極延伸區域610、汲極延伸區域612及通道區域614。可設置PTS層616於鰭狀部分604中的深度622大於臨界尺寸626及小於高度624處。FinFET裝置600的通道寬度可為約等於兩倍的深度622及臨界尺寸626的和。PTS層616的深度622於跨越鰭狀部分604的長度可具有一致性5%或更低的百分比。如第6B圖中所示，源極/汲極區域606/608、源極/汲極延伸區域610/612及通道區域614可設置於PTS層616上。任一區域可部分重疊PTS層616。每個區域可摻雜至跨越深度622的濃度一致性為5%或更少的百分比。任一區域的摻雜濃度可不連續地消失於PTS層616與源極/汲極區域606/608、源極/汲極延伸區域610/612及通道區域614之間的介面628。於一範例中，任一區域的平面電阻(Rs)於介面628的厚度 3nm處增加3個數量級。閘極介電層620可設置於鰭狀部分604的通道區域614上。閘極介電層620可包含任何適合的電絕緣材料，例如但不限於，氧化矽、高介電常數介電質、氧化鉿及氧化鈦。閘極電極618可設置於閘極介電層620上。閘極電極618可包含任何適合的導電材料，例如但不限於，摻雜多晶矽、金屬、金屬氮化物、金屬矽化物、鈦、鉭及鎢。
(3)電腦應用
參照前述第1圖，電漿摻雜系統100可具有控制器130。如前所述，控制器130可耦合至電漿摻雜系統100的不同組件，並且控制電漿摻雜系統100以執行此處敘述的非平面半導體裝置的電漿植入。例如，控制器130由控制氣體面板108的質量氣流控制器(未顯示)，可調整製程氣體的流動速率及提供至腔室102中的製程氣體的比率。控制器130亦由控制RF功率源112及RF偏壓功率116，可設定提供至腔室102的RF功率源及RF偏壓功率的大小及頻率。另外，控制器130可由控制功率源(未顯示)調整供應至電極螢幕126的電位。控制器130由控制電極螢幕126的傾斜，可控制摻雜離子植入基板104上的鰭狀部分的植入角度。此外，控制器130由控制真空幫浦124及節流閥128，可控制腔室102中的腔室壓力。
控制器130可為任何的通用資料處理系統之一，可用於控制電漿摻雜系統100的不同組件。一般而言 ，控制器130可包含經由匯流排140與主要記憶體134、儲存媒介136及支撐裝置138的處理器132通訊。處理器132可為一或更多通用資料處理裝置例如微處理器、中央處理單元(CPU)等。主要記憶體134可為隨機存取記憶體(RAM)或任一其它用於暫態儲存為處理器132所執行的資訊及指令的動態記憶體。儲存媒介136可包含任何非暫態電腦可讀儲存媒介，能夠儲存電腦軟體、指令或資料，例如但不限於，硬碟、軟碟、磁帶、光碟、唯讀記憶體(ROM)或其它可移除或固定媒介。支撐裝置138可包含輸入/輸出介面或通訊介面，例如USB插槽、網路介面、乙太網、PCMCIA插槽等。支撐裝置138可允許電腦程式、軟體、資料或其它指令載入控制器130中以提供至處理器132執行。
非暫態電腦可讀儲存媒介，例如儲存媒介136或其它適合的媒介內部或外部控制器130可包含電腦可執行指令(一般稱為電腦程式碼，可群組為電腦程式的形式或其它群組)，以執行此處所述的非平面半導體裝置的電漿摻雜製程的任何一或多個特徵或功能。一或更多此種電腦可執行指令，當提供至處理器132執行時，可使控制器130控制電漿摻雜系統100以執行此處所述的非平面半導體裝置的電漿摻雜製程的任何一或多個特徵或功能。
特定組件、組態、特徵及功能提供如上述，然而理想的是所屬技術領域中具有通常知識者可使用其它變化。另外，雖特徵可表示敘述與特定的實施例連結，所 屬技術領域中具有通常知識者可理解不同的技術特徵可與所述的實施例結合。又，所述的與特定的實施例連結的觀點，可單獨為之。
雖已參照圖示完整敘述實施例，需要注意的是，不同改變及修改對所屬技術領域中具有通常知識者是明顯的。可認為此種改變及修改包含於如所附的申請專利範圍中定義的不同實施範圍中。

Claims (23)

  1. 一種電漿摻雜非平面半導體裝置的方法，包含：提供基板具有第一非平面半導體本體形成於該基板上；將該基板置入腔室中；於該腔室中形成電漿，該電漿含有摻雜離子；產生第一偏壓以將摻雜離子植入該第一非平面半導體本體的區域，其中：該第一偏壓加速摻雜離子往該基板；及由該第一偏壓加速的該摻雜離子以對於與該基板正交的軸的第一植入角度被導向於該基板；及產生第二偏壓以將摻雜離子植入該區域，其中：該第二偏壓加速摻雜離子往該基板；及由該第二偏壓加速的該摻雜離子以對於該軸的第二植入角度被導向於該基板；該第一偏壓大於該第二偏壓；及該第一植入角度小於該第二植入角度。
  2. 如請求項1之方法，其中，該區域係至少通道區域、源極區域、汲極區域、源極延伸區域及汲極延伸區域的之一。
  3. 如請求項1之方法，其中，於產生該第二偏壓之前，產生該第一偏壓。
  4. 如請求項1之方法，其中，產生該第一偏壓植入第一摻雜離子種類至該區域，其中，產生該第二偏壓植入 第二摻雜離子種類至該區域，及其中，該第一摻雜離子種類具有比該第二摻雜離子種類大的分子量。
  5. 如請求項1之方法，其中，產生該第一偏壓植入第一摻雜離子種類至該區域，其中，產生該第二偏壓植入第二摻雜離子種類至該區域，及其中，該第一摻雜離子種類具有與該第二摻雜離子種類不同的分子量。
  6. 如請求項1之方法，更包含：產生第三偏壓以將摻雜離子植入該區域，其中，該第三偏壓與該第一偏壓及該第二偏壓不同。
  7. 如請求項1之方法，其中，該第一非平面半導體本體具有高度，及其中該第一偏壓、該第一植入角度、該第二偏壓及該第二植入角度定義為使達成於該區域中跨越該高度的摻雜濃度一致性係5%或更小的百分比。
  8. 如請求項1之方法，更包含：於將該基板置入該腔室之前，形成襯墊層於該第一非平面半導體本體上及圍繞該第一非平面半導體本體。
  9. 如請求項8之方法，其中，該第一非平面半導體本體具有上表面，及其中該襯墊層形成為厚度0至10奈米於該第一非平面半導體本體的該上表面上。
  10. 如請求項1之方法，更包含：形成擊穿停止層。
  11. 如請求項10之方法，其中，該擊穿停止層形成於該基板中且於該第一非平面半導體本體正下處。
  12. 如請求項10之方法，其中，該第一非平面半導 體本體具有臨界尺寸及高度，及其中，該擊穿停止層形成於該第一非平面半導體本體中且於比該第一非平面半導體本體的該臨界尺寸大及比該第一非平面半導體本體的該高度小的深度。
  13. 如請求項12之方法，其中，該第一非平面半導體裝置具有通道寬度，且其中該通道寬度係約兩倍的該擊穿停止層的深度加上該臨界尺寸。
  14. 如請求項12之方法，其中，該第一偏壓、該第一植入角度、該第二偏壓及該第二植入角度定義為使達成於該區域中跨越該擊穿停止層的該深度的摻雜濃度一致性係5%或更小的百分比。
  15. 如請求項12之方法，其中，該第一非平面半導體本體具有長度，且其中，該擊穿停止層的該深度具有跨越該第一非平面半導體本體的該長度的一致性係5%或更小的百分比。
  16. 如請求項1之方法，其中所提供的該基板具有第二非平面半導體本體形成於該基板上，其中，該第一非平面半導體本體與該第二非平面半導體本體各具有高度，其中，該第一非平面半導體本體的該高度約等於該第二非平面半導體本體的該高度，以及更包含：形成第一擊穿停止層於該第一非平面半導體本體中且於第一深度；形成第二擊穿停止層於該第二非平面半導體本體中且 於第二深度，其中，該第一深度與該第二深度不同，及其中，該第一深度及該第二深度係小於或等於該第一非平面半導體本體的該高度與該第二非平面半導體本體的該高度；產生第三偏壓以將摻雜離子植入該第二非平面半導體本體的區域；及產生第四偏壓以將摻雜離子植入該第二非平面半導體本體的該區域，其中，該第三偏壓及該第四偏壓不同。
  17. 如請求項16之方法，其中該第一非平面半導體本體及該第二非平面半導體本體各具有臨界尺寸，其中該第一非平面半導體本體形成具有第一通道寬度的第一非平面半導體裝置及該第二非平面半導體本體形成具有第二通道寬度的第二非平面半導體裝置，及其中，該第一通道寬度係約兩倍的該第一深度加上該第一非平面半導體本體的該臨界尺寸及該第二通道寬度係約兩倍的該第二深度加上該第二非平面半導體本體的該臨界尺寸。
  18. 如請求項1之方法，更包含：退火該第一非平面半導體本體。
  19. 如請求項1之方法，其中，該第一非平面半導體本體係鰭狀部分、奈米線及垂直奈米線陣列的之一。
  20. 如請求項1之方法，其中，該非平面半導體裝置係FinFET裝置、非平面多閘極電晶體裝置或非平面奈米線電晶體裝置的之一。
  21. 一種電漿摻雜非平面半導體裝置的方法，包含： 提供基板具有非平面半導體本體形成於該基板上；將該基板置入腔室中；於該腔室中形成電漿，該電漿含有摻雜離子；產生第一偏壓以加速摻雜離子至該非平面半導體本體的區域；以於第一傾斜角度設置電極螢幕於該腔室中，以使由該第一偏壓加速的該摻雜離子以對於與該基板正交的軸的第一植入角度被植入該區域；產生第二偏壓以加速摻雜離子至該區域，其中該第二偏壓小於該第一偏壓；及以於第二傾斜角度設置該電極螢幕於該腔室中，以使由該第二偏壓加速的該摻雜離子以對於該軸的第二植入角度被植入該基板，其中該第二植入角度大於該第一植入角度。
  22. 如請求項21之方法，其中：該第一偏壓加速第一種類的摻雜離子至該區域；該第二偏壓加速第二種類的摻雜離子至該區域；及該第一種類的該摻雜離子具有的分子量比該第二種類的該摻雜離子的分子量大。
  23. 一種電漿摻雜非平面半導體裝置的方法，包含：提供基板具有非平面半導體本體形成於該基板上；使用離子植入製程形成擊穿停止層於該非平面半導體本體中；將該基板置入腔室中； 於該腔室中形成電漿，該電漿含有摻雜離子；產生第一偏壓以加速摻雜離子至該非平面半導體本體的區域，其中由該第一偏壓加速的該摻雜離子以對於與該基板正交的軸的第一植入角度被導向於該基板；及產生第二偏壓以加速摻雜離子至該區域，其中：由該第二偏壓加速的該摻雜離子以對於該軸的第二植入角度被導向於該基板；該第一偏壓大於該第二偏壓；及該第一植入角度小於該第二植入角度。
TW102136542A 2012-10-09 2013-10-09 非平面半導體裝置之電漿摻雜 TWI606492B (zh)

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