TWI594300B - 摻雜非平面半導體裝置的方法 - Google Patents

摻雜非平面半導體裝置的方法 Download PDF

Info

Publication number
TWI594300B
TWI594300B TW102129136A TW102129136A TWI594300B TW I594300 B TWI594300 B TW I594300B TW 102129136 A TW102129136 A TW 102129136A TW 102129136 A TW102129136 A TW 102129136A TW I594300 B TWI594300 B TW I594300B
Authority
TW
Taiwan
Prior art keywords
planar semiconductor
semiconductor body
implant
implantation
ion
Prior art date
Application number
TW102129136A
Other languages
English (en)
Other versions
TW201413795A (zh
Inventor
鄧念濠
顏子師
Original Assignee
漢辰科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 漢辰科技股份有限公司 filed Critical 漢辰科技股份有限公司
Publication of TW201413795A publication Critical patent/TW201413795A/zh
Application granted granted Critical
Publication of TWI594300B publication Critical patent/TWI594300B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Description

摻雜非平面半導體裝置的方法
本發明一般係關於半導體裝置之製造，且更特別的是關於摻雜非平面半導體裝置。
當半導體製造商持續縮小電晶體裝置之尺寸以為了達到較大電路密度以及較高的效能時，短通道效應(short-channel effects)，諸如寄生電容及關閉狀態漏電(off state leakage)，逐漸的損害電晶體裝置特性。鰭式場效電晶體(FinFETs)，諸如雙閘(double-gate)電晶體、三閘(tri-gate)電晶體、環繞式閘極(gate-all-around)電晶體，係為於半導體製程中用於控制這類短通道效應的近期發展。FinFET具有突出於基板表面上的鰭。鰭形成FinFET裝置的本體並且具有比平面本體較少的漏電流路徑。此外，鰭建立較長有效通道寬度，藉以增加開通狀態電流(on-state current)並降低短通道效應。
鰭界定了FinFET的通道、源極/汲極區域以及源極/汲極延伸區域。如同傳統的平面金氧半導體場效 電晶體(MOSFET)一樣，以雜質(例如，摻雜劑)摻雜FinFET裝置的通道、源極、汲極、源極延伸及汲極延伸區域，用以生產所欲的電特性。理想上，這些區域各均勻的沿著鰭的高度來摻雜。不良的摻雜劑均勻度(uniformity)可造成橫跨閘極之高度的不理想之臨界電壓變異以及源極/汲極穿透問題。
一個傳統用於摻雜FinFET的通道、源極/汲極以及源極/汲極延伸區域的方法為離子佈值。為了提供在鰭的頂端及側端兩者上的均勻摻雜，離子佈植(ion implantation)傳統上施行在單一能量且在與垂直形成的斜角。然而，裝置結構逐漸變為密集的、相鄰的結構，諸如光罩層及鄰近的鰭，能造成植入遮蔽(implant shadowing)並且導致FinFET之非均勻摻雜。用於避免植入遮蔽的一個方法為在其中更垂直的植入摻雜劑的較低植入角度上施行植入。然而，較低植入角度導致橫跨鰭之高的不良摻雜劑分佈以及沿著鰭側壁之不良的摻雜劑保留，藉以造成在鰭中不良的摻雜劑均勻度。
在一個示範性實施例中，獲得具有非平面半導體本體形成於其上的基材。第一離子植入係施行於非平面半導體本體的區域。第一離子植入具有第一植入能量及第一植入角度。第二離子植入係施行於非平面半導體本體的相同區域。第二離子植入具有第二植入能量及第二植入 角度。第一植入能量可不同於第二植入能量。此外，第一植入角度可不同於第二植入角度。
100‧‧‧製程
102‧‧‧方塊
104‧‧‧方塊
106‧‧‧方塊
200‧‧‧FinFET裝置
202‧‧‧基板
204‧‧‧鰭
206‧‧‧臨界尺度
208‧‧‧高度
210‧‧‧長度
212‧‧‧通道區域
213‧‧‧源極延伸區域
214‧‧‧源極區域
215‧‧‧汲極延伸區域
216‧‧‧汲極區域
218‧‧‧第一植入角度
219‧‧‧深度
220‧‧‧箭頭
222‧‧‧軸
224‧‧‧局部
225‧‧‧深度
226‧‧‧局部
228‧‧‧箭頭
302‧‧‧基板
304‧‧‧鰭
306‧‧‧圖案光罩層
308‧‧‧第一離子植入
310‧‧‧第二離子植入
314‧‧‧平行分散
316‧‧‧平行分散
318‧‧‧FinFET裝置
320‧‧‧第一離子植入
322‧‧‧第二離子植入
324‧‧‧分散
326‧‧‧分散
400‧‧‧製程
402‧‧‧方塊
404‧‧‧方塊
406‧‧‧方塊
408‧‧‧方塊
410‧‧‧方塊
412‧‧‧方塊
500‧‧‧FinFET裝置
502‧‧‧基板
504‧‧‧鰭
506‧‧‧毗鄰結構
508‧‧‧高度
510‧‧‧臨界尺度
511‧‧‧填充層
512‧‧‧厚度
514‧‧‧擊穿制止器層
515‧‧‧介面
516‧‧‧深度
518‧‧‧第一植入角度
520‧‧‧深度
522‧‧‧第二植入角度
524‧‧‧箭頭
600‧‧‧FinFET裝置
602‧‧‧基板
604‧‧‧鰭
606‧‧‧源極區域
608‧‧‧汲極區域
610‧‧‧源極延伸區域
612‧‧‧汲極延伸區域
614‧‧‧通道區域
616‧‧‧PTS層
618‧‧‧閘極電極
620‧‧‧閘極介電層
622‧‧‧深度
624‧‧‧高度
626‧‧‧介面
700‧‧‧離子植入系統
702‧‧‧離子源
704‧‧‧質量分析器單元
706‧‧‧離子束
708‧‧‧加速台階
709‧‧‧減速電極組合件
710‧‧‧夾持設備
712‧‧‧基板
714‧‧‧控制器
716‧‧‧處理器
718‧‧‧主記憶體
720‧‧‧儲存媒體
722‧‧‧支援裝置
724‧‧‧匯流排
圖1闡述用於摻雜FinFET裝置的示範性製程。
圖2A~2C闡述在用於摻雜FinFET裝置的示範性製程之各種階段中的示範性FinFET之剖面視圖。
圖3A及3B闡述在用於摻雜FinFET裝置的示範性製程之各種階段中的示範性FinFET之剖面視圖。
圖4闡述另一個用於摻雜FinFET裝置的示範性製程。
圖5A~5F闡述在用於摻雜FinFET裝置的示範性製程之各種階段中的示範性FinFET之剖面視圖。
圖6A~6C闡述由用於摻雜FinFET裝置的示範性製程所形成的示範性FinFET之剖面視圖。
圖7為可用以摻雜FinFET裝置之示範性離子束植入系統的方塊示意圖。
下列說明係提呈以使本領域具有通常知識者能夠完成且使用各種實施例。特定裝置、方法及應用的說明僅提供做為範例。各種於此對所述範例的說明將對該些本領域具有通常知識者來說係輕易而明顯的，並且於此界 定的一般原則在不悖離各種實施例的精神及範圍下可應用至其它範例或應用。因此，各種實施例不準備用以限制於此所述且示出之範例，而係依據與申請專利範圍一致的範圍。例如，用於摻雜FinFET裝置的示範性製程係揭示於下。應了解，這些示範性製程亦可應用至除了FinFET裝置外的非平面半導體裝置，諸如，非平面多閘電晶體裝置及非平面奈米線電晶體裝置。
圖1描述用於摻雜FinFET裝置的示範性製程100。在製程100的方塊102處，可獲得具有鰭形成於其上的基板。鰭可包括通道區域、源極區域、汲極區域、源極延伸區域及汲極延伸區域。於方塊104處，第一離子植入可施行於鰭的區域中。區域可包括通道區域、源極區域、汲極區域、源極延伸區域及汲極延伸區域之其中任一者。摻雜劑可在相對於對基板表面正交的軸之第一植入能量及第一植入角度進行植入。在方塊106處，第二離子植入可施行於與在第一離子植入中相同的區域。摻雜劑可在相對於對基板表面正交的軸之第二植入能量及第二植入角度進行植入。在一範例中，第二植入能量不同於第一植入能量，並且第二植入角度不同於第一植入角度。在一此類範例中，第一植入能量可大於第二植入能量，並且第一植入角度可小於第二植入角度。
較詳細之示範性製程100的說明現同步參照至圖1及圖2A~2C來提供。圖2A~2C闡述在示範性製程100之各種階段之FinFET裝置200的剖面視圖。在示範 性製程100的方塊102處並且如圖2A所示，可獲得具有鰭204形成於其上的基板202。基板202可包括任何適於形成FinFET裝置200所公知的基板。舉例來說，基板202可包括單晶半導體晶圓(例如，矽、鍺、砷化鎵等)。在另一範例中，基板可包括一個或多個生長於分開晶圓(矽、鍺、砷化鎵等)頂上的磊晶單晶半導體層(例如，矽、鍺、矽化鍺、砷化鎵、磷化銦、砷化銦鎵等)。一或多個磊晶生長的半導體層可用作緩衝層，用以對自分開晶圓至基板202之頂面的晶格常數進行漸變(grade)。又在另一範例中，基板202可包括在介於單晶半導體基板及磊晶層之間中的絕緣層(例如，二氧化矽(silicon dioxide)、氮氧化矽(silicon oxynitride)、high-k(高k值)介電層等)，以形成例如矽上絕緣體(silicon-on-insulator)基板。應認知，基板202可包括其它結構及層，像是淺溝渠隔離(shallow trench isolation)結構。
基板202上的鰭204可由傳統半導體製造方法，諸如(但不限於)光刻(photolithography)、蝕刻及化學汽相沈積。鰭204可具有配置於源極區域214及汲極區域216之間的通道區域212。源極延伸區域213可配置於通道區域212及源極區域214之間，並且汲極延伸區域215可配置於通道區域212及汲極區域216之間。鰭204可包含單晶半導體材料(例如，矽、鍺、砷化鎵等。)。或者，鰭204可包含多個磊晶生長半導體材料的層。例如，多個磊晶生長半導體材料的層可在通道區域中形成多個奈米線 之垂直陣列。如圖2A所示，鰭204具有臨界尺度(critical dimension)206、高度208及長度210。在一個範例中，臨界尺度206可為5~50nm、高度208可為15~150nm以及長度可為20~1200nm。
在示範性製程100之方塊104處並且如圖2B所示，可施行第一離子植入。離子植入可由任何在該領域已知適合的離子束植入系統施行。示範性離子束植入系統會更加詳述於後。箭頭220代表於第一離子植入期間將摻雜劑離子植入進入鰭204。摻雜劑離子可植入進入鰭204的一或多個區域，諸如源極/汲極區域214、216、源極/汲極延伸區域213、215，或是通道區域212。通道區域212一般以當形成NMOS電晶體裝置時的p型摻雜劑離子以及以當形成PMOS電晶體裝置時的n型摻雜劑離子進行植入。相反的，源極/汲極區域214、216以及源極/汲極延伸區域213、215一般以當形成PMOS電晶體裝置時的p型摻雜劑離子以及當形成NMOS電晶體裝置時的n型摻雜劑離子進行植入。p型摻雜劑離子的範例包括硼，其包含諸如(但不限於)B+、B2+、BF+、BF2+及BF3+的離子。n型摻雜劑的範例包括磷及砷，其包含諸如(但不限於)As+、As2+、P+及P2+的離子。
第一離子植入可在第一植入能量進行植入。植入能量至少部分決定出深度219，可將摻雜劑離子植入進入鰭204於此深度。植入能量愈高，摻雜離子可植入進入鰭204所在的深度219愈深。可界定用以將摻雜劑離子 植入至在鰭204中任可所欲的深度的第一植入能量。如圖2B所示，可界定用以將摻雜劑離子植入至在鰭204的底部224中的深度219的第一植入能量。例如，可界定用以將硼離子主要植入至在鰭204中5~110nm的深度的第一植入能量。在一個範例中，第一植入能量可為0.5~15KeV。在另一範例中，第一植入能量可為2~10KeV。在又另一個範例中，第一植入能量可為2~6KeV。
第一離子植入可具有第一植入角度218。第一植入角度218可界定用以摻雜劑離子植入進入鰭204所朝的方向。第一植入角度218可相關於對基板202之表面正交的軸222來界定。第一植入角度218可為實質上垂直(例如，0~10度)以避免植入遮蔽。如此一來，鰭204的摻雜可無關於鄰近結構的尺度大小及間距。在一個範例中，第一植入角度218可為0~5度。在另一個範例中，第一植入角度218可為0~3度。又在另一個範例中，第一植入角度218可為0~1度。應認知，FinFET裝置200可於第一離子植入期間旋轉以達到在鰭204之所有側上摻雜劑的均勻分布。
在示範性製程100之方塊106處並且如圖2C所示，可施行第二離子植入。第二離子植入可由同樣施行第一離子植入的離子束植入系統來施行。或者，不同離子束植入系統可施行第二離子植入。箭頭228代表於第二離子植入期間植入摻雜劑離子進入鰭204。摻雜劑離子係植入進入同樣的一或多個鰭204的區域(亦即，源極/汲極區 域，源極/汲極延伸區域或通道區域)，在其中施行第一離子植入。第二離子植入亦為如在同樣一或多個區域中之第一離子植入同樣的摻雜劑離子類型(亦即，p型或n型)。
可於第二植入能量施行第二離子植入。第二植入能量可不同於第一植入能量，其中摻雜劑離子植入至在鰭204中不同的深度。例如，第二植入能量可低於第一植入能量。如圖2B所示，可界定用以將摻雜劑離子植入至在局部224上的局部226中之深度225的第二植入能量。局部226可在局部224上或部分與局部224重疊。在替代的範例中，第二植入能量可高於第一植入能量。在一個範例中，可界定用以對硼離子主要植入至在鰭204中5~75nm的深度的第二植入能量。在一個範例中，第二植入能量可為0.5~10KeV。在另一個範例中，第二植入能量可為0.5~6KeV。又在另一個範例中，第二植入能量可為0.5~2KeV。
第二離子植入可具有第二植入角度230。第二植入角度230可相對於對基板202之表面正交的軸來界定。第二植入角度230可大約相符於第一植入角度218。或者，第二植入角度230可不同於第一植入角度218。第二植入角度230可實質上垂直(例如，0~10度)以避免植入遮蔽。在一個範例中，第二植入角度230可為1~8度。在另一範例中，第二植入角度230可為3~5度。應認知，FinFET裝置200可於第二離子植入期間旋轉以達到在鰭204的所有側之摻雜劑的均勻分布。
植入能量可影響植入進入鰭204的摻雜劑的分散(straggle)。分散係為在鰭204中植入的摻雜劑離子之散布。分散發生於平行方向(例如，沿著鰭204的長度210)及於垂直方向(例如，沿著鰭204的高度208)兩者上，並且隨植入能量增加。第一離子植入及第二離子植入的不同植入能量可引起較大結合的分散，並且可造成橫跨鰭204之長度210及高度208不佳的摻雜均勻度。例如，圖3A沿著鰭之長度繪示鰭304之剖面視圖。可提供鰭304第一離子植入308以及第二離子植入310，其中第一離子植入308具有比第二植入310較高的能量。圖案光罩層306界定在鰭304中用以植入的區域。因為不同的植入能量，第一離子植入308可造出平行分散314，其係大於由第二離子植入310造出之平行分散316。此可造成不佳的摻雜均勻度。
可界定用以降低由不同植入能量造成整體平行分散的第一離子植入及第二離子植入的植入角度。例如，第一植入能量可高於第二植入能量，同時第一植入角度可小於第二植入角度。在一個這類範例中，第一離子植入可具有2~10KeV的第一離子能量以及0~2度的第一植入角度，同時第二離子植入可具有0.5~2KeV的第二植入能量以及2~10度的第二植入角度。圖3B沿著鰭之長度繪示鰭304的剖面視圖並且闡述一個這類範例。第一離子植入320可具有比第二離子植入322較高的植入能量與較低的植入角度。可界定不同的植入能量及植入角度以致第一離 子植入320造出分散324，其大約吻合由第二離子植入322造出的分散326，藉此改善在鰭304中的摻雜劑均勻度。
具有不同分子量之不同的摻雜劑離子種類可植入於第一及第二離子植入以降低由不同植入能量引起的整體分散。具有較大分子量之摻雜劑離子種類趨向於具有較小穿入深度且亦較少分散。為降低整體分散，具有較大分子量之摻雜劑離子種類可植入在較高植入能量，同時具有較低分子量之摻雜劑離子種類可植入在較低植入能量。例如，第一植入能量高於第二植入能量，並且第一離子植入可植入具有分子量高於第二離子植入者的摻雜劑離子種類。在一個這類範例中，第一離子植入可於2~10KeV之較高的植入能量植入具有74.9之較大分子量之砷的摻雜劑離子種類，並且第二離子植入可於0.5~2KeV之較低的植入能量植入具有31.0之較小分子量之磷的摻雜劑離子種類。
較高能量離子植入可較佳的施行於較低能量離子植入之前。如此一來，淺植入摻雜劑並未被由較高能量植入所植入的後續較深的摻雜劑所置換(「置入(knocked in)」)。再者，當調諧於離子束植入系統中的離子束自高至低能量(而非相反)係較有利時，於較低能量植入之前施行較高能量植入則改善可製造性。在一個範例中，第一植入能量可大於第二植入能量，並且第一離子植入可施行於第二離子植入之前。
如前所述，應理解示範性製程100可應用至其它非平面半導體裝置，諸如(但不限於)非平面多閘電晶體裝置、非平面環繞式閘電晶體裝置以及非平面奈米線電晶體裝置。例如，鰭204可以其它非平面半導體本體替代，像是奈米線或奈米線的垂直陣列。
參照圖4，繪示了用於摻雜FinFET裝置的另一示範性製程400。圖5A~5F闡述代表在示範性製程400中各種階段之FinFET裝置500的剖面圖。示範性製程400包含方塊402至412。任選的方塊404與406係以虛線輪廓代表。
在示範性製程400之方塊402處並且如圖5A所示，可獲得具有鰭504形成於其上的基板。基板502可包含單晶半導體基板、一或多個在分離的矽晶圓上的磊晶生長層、矽上絕緣體基板或任何其它熟知的基板，FinFET裝置可形成於基板上。鰭504可包括源極/汲極區域、源極/汲極延伸區域以及通道區域。鰭504可具有臨界尺度510、高度508及長度(未繪示)。毗鄰結構506，諸如標示、虛擬特徵(dummy feature)或相鄰鰭可形成以次於鰭504。
在示範性製程400的任選方塊404處並且如圖5B所示，填充層511可形成於鰭504上且圍繞鰭504。填充層511可完全注滿鰭504與毗鄰結構506之間的空間，並且可具有頂面，其於鰭504及毗鄰結構506上為近似的平面。填充層511可形成以阻擋摻雜劑到達基板502 並且防止於離子植入期間離子之重新濺射上至鰭504之側壁。此外，填充層511增加在鰭504之側壁上的摻雜劑之保留。填充層511可包含任何俘獲植入的摻雜劑離子之材料。例如，填充層511可為介電材料或是在內摻雜(in-situ doped)材料，諸如(但不限於)未摻雜的氧化矽、摻雜的氧化矽、氮化矽以及氮氧化矽。
在鰭504之高於頂面的填充層511的厚度512可為足夠的薄以致不會阻礙摻雜劑離子於植入期間進入鰭504。例如，填充增511可形成為在鰭504之高於頂面0~10nm的厚度512。填充層511可由傳統半導體製程形成，諸如化學汽相沈積法(chemical vapor deposition)、旋塗沈積法(spin-on deposition)、溶膠凝膠沈積過程(sol-gel deposition processes)、選擇性沈積過程(selective deposition processes)以及選擇性迴蝕過程(selective etch back processes)。填充層511可於植入方塊408及410之前形成，並且可於退火/韌化鰭504之方塊412之前或其後進行移除。
參照至示範性製程400之任選的方塊406並且如圖5C所示，擊穿制止器(PTS；punch through stopper)層514可形成於鰭504中。PTS層514可形成於鰭504之源極/汲極區域、通道區域及/或源極/汲極延伸區域之下以防止電性擊穿。源極/汲極區域、通道區域及/或源極/汲極延伸區域可部分的與PTS層514重疊。此外，PTS層514可作動為在植入與韌化過程期間藉由阻擋或明顯的遲滯摻 雜劑遷移之位障，因而可最小化在鰭504中摻雜劑之垂直分散。PTS層514可於PTS層514與鰭504之源極/汲極區域、通道區域及/或源極/汲極延伸區域之間建立突然的介面515，在其中各區域中之摻雜濃度突然的消退。例如，可形成PTS層514以致在源極/汲極區域、通道區域及/或源極/汲極延伸區域中之薄層電阻(sheet resistance)(Rs)以於介於PTS層514及源極/汲極區域、通道區域及/或源極/汲極延伸區域之間的介面515處的3nm厚度上3的級數之量級來增加。
PTS層514藉由將阻擋摻雜劑之移動的任何種類植入進入鰭504而形成，像是(但不限於)碳、氧、氟、氮，或任何其中的組合。或者，PTS層514可藉由植入與植入高於PTS層514的摻雜劑類型相反的摻雜劑類型來形成。例如，若p型摻雜劑植入於高於PTS層514區域時，PTS層514可以n型摻雜劑形成。
形成PTS層514所在的深度516可界定FinFET裝置500的有效高度516。有效高度516部分的決定FinFET裝置500的有效通道寬度。例如，較有效的高度516可建立較有效的通道寬度。FinFET裝置500的有效通道寬度可因此界定藉由控制形成PTS層514所在的深度來使用植入製程。如此一來，具有相同的實體的鰭高度之不同的FinFET裝置(但具有不同的有效通道寬度)藉由控制植入鰭所在的深度製作於相同的基板上。這消除了以不同的實體高度製作不同鰭的需求或是橫跨基板實行各種 FinFET寬度的需求，藉此消除了耗費的微影技術(lithography)及蝕刻步驟。
PTS層514可形成在鰭504之下之基板502中。在一個這類範例中，PTS層514可部分的與鰭504之底部重疊。在另一範例中，PTS層514可形成在鰭504內的任何深度516。PTS層514可較佳的形成在大於鰭504之臨界尺度510的深度516。例如，PTS層514可在大於臨界尺度510且小於高度508的深度516處形成於鰭504中。橫跨鰭504的長度所形成PTS層514之深度516可具有5%或更小的均勻度。PTS層514可在提供第一及第二離子植入之步驟408及410之前或之後形成。
在示範性製程400之方塊408處且如圖5D所示，施行第一離子植入。摻雜劑離子可植入進入一或多個鰭504之區域，諸如源極/汲極區域、源極/汲極延伸區域或通道區域。第一離子植入可施行於第一植入能量。可界定用以植入摻雜劑離子至在鰭504中任何所欲的深度520的第一植入能量。例如，可界定用以植入摻雜劑離子至高於PTS層514的深度的第一植入能量。自第一離子植入所植入的摻雜劑離子可部分的與在鰭504中之PTS層514重疊。在一個範例中，第一植入能量可為0.5KeV~15KeV。在另一範例中，第一植入能量可為2eV~10KeV。又在另一個範例中，第一植入能量可為2KeV~6KeV。第一離子植入可具有第一植入角度518。第一植入角度518可實質上垂直(例如，0~10度)以避免植入遮蔽。在一個範例中， 第一植入角度518可為0~5度。在另一個範例中，第一植入角度518可為0~3度。又在另一個範例中，第一植入角度518可為0~1度。
在示範性製程400的方塊410處且如圖5E所示，可施行第二離子植入。同樣摻雜劑類型的摻雜劑離子(亦即，p型或n型)可植入進入與在第一離子植入中同樣的一或多個區域(亦即，源極/汲極區域、源極/汲極延伸區域或通道區域)。可在第二植入能量處施行第二離子植入。第二植入能量可不同於第一植入能量，其中摻雜劑離子可植入至在鰭504中的不同深度。例如，如圖5E所示，第二植入能量可小於第一植入能量，其中第二離子植入將摻雜劑離子植入至第一離子植入之較小者的深度。來自第二離子植入的摻雜劑離子可部分的與來自在鰭504中的第二離子植入的摻雜劑離子重疊。在一個範例中，第二植入能量可為0.5KeV~10KeV。在另一個範例中，第二植入能量可為0.5KeV~6KeV。又在另一個範例中，第二植入能量可為0.5KeV~2KeV。第二離子植入可具有第二植入角度522。第二植入角度522可大致等於第一植入角度518。或者，第二植入角度522可不同於第一植入角度218。第二植入角度522可足夠的垂直(例如，0~10度)以避免植入遮避。在一個範例中，第二植入角度522可為1~8度。在另一個範例中，第二植入角度522可為3~5度。
應理解，可施行額外的離子植入以將額外的摻雜劑離子植入進入鰭504。例如，可施行第三離子植入( 未繪示)。各個額外的離子植入可具有植入能量及植入角度。對於各個額外的離子植入，同樣的摻雜劑離子類型(亦即，p型或n型)係植入進入與第一及第二離子植入同樣的一或多個區域(亦即，源極/汲極區域、源極/汲極延伸區域以及通道區域)。在一個範例中，離子植入總數(包括第一及第二離子植入)可為2~20。在另一個範例中，離子植入的總數可為2~6。各離子植入可具有不同的植入能量。可以降低植入能量的次序施行離子植入以防止在植入期間摻雜劑的置換(「置入」)。例如，各離子植入可將摻雜劑離子植入進入鰭504至先前離子植入上或高於先前離子植入的深度。
離子植入的植入角度可反比於植入能量。例如，具有最高植入能量的離子植入可具有最小植入角度，同時具有最低植入能量的離子植入可具有最大植入角度。表1說明示範性製程，其中植入角度反比於植入能量。示範性制程植入硼離子進入PMOS FinFET裝置的源極/汲極延伸區域。示範性製程包含6個離子植入的次序，其中針對各個次序的離子植入，植入能量減低同時植入角度增加。
在示範性製程400之方塊412處且如圖5F所示，可將鰭504退火。箭頭524代表退火。於退火期間，在鰭504中植入的摻雜劑被活化。此外，對鰭504的植入損害(亦即，非晶化與晶體的受損)藉由晶體再生長(crystalline re-growth)來修復。在退火期間，較佳的將摻雜劑擴散最小化以維持在鰭504中良好的摻雜劑均勻度。鰭504可由將摻雜劑擴散最小化的退火過程來進行退火。例如，鰭504可藉雷射退火程序或脈衝雷射退火程序來退火。在另一個範例中，可將鰭504退火以致摻雜劑擴散不超過5nm。
應理解，示範性製程400的方塊402直至412可照任何排序來施行。例如，提供第一離子植入之方塊408可施行於提供第二離子植入之方塊410之前或之後。此外，應理解未繪示於示範性製程400中額外的半導體處理步驟可在製造FinFET裝置500中施行。例如，保角閘極介電層(conformal gate dielectric layer)可形成在FinFET裝置500之通道區域之上、閘極電極可形成在保角閘極介電層之上以及一對側壁隔層(sidewall spacer)可形成在閘極電極之各側上。完成的FinFET 500可為雙閘FinFET、三閘FinFET或環繞式閘極FinFET。
此外，如先前所討論，應理解示範性製程400可應用至其它非平面半導體裝置，諸如(但不限於)非平面多閘電晶體裝置、非平面環繞式閘極電晶體裝置及非平面奈米線電晶體裝置。例如，鰭504可替代以其它非平面半
可界定用以最小化在鰭504中之全體摻雜劑的水平分散(horizontal straggle)的各個離子植入之植入能量及植入角度。例如，可界定達到橫跨鰭504的植入區域的高度之3%或更少的摻雜劑濃度均勻度的各個離子植入的植入能量及植入角度。在其中形成PTS層514的示範性製程中，可界定達到橫跨在形成PTS層514處的深度516之3%或更少的摻雜劑濃度均勻度的各個離子植入的植入能量及植入角度。
為了降低全體的分散，離子植入之一或多者可植入具有與其它離子植入之者不同的分子量之摻雜劑離子種類。例如，具有更高植入能量的一或多個離子植入可植入具有比其它離子植入之者更高的分子量的摻雜劑離子種類。
離子植入之各者可連續的施行於適合的離子植入系統。或者，任何兩個植入步驟可由具有雙離子束的離子植入系統同步的施行，其中一離子束可在一植入能量處施行離子植入步驟，以及另一個離子束可在不同的植入能量處施行另一個離子植入步驟。 導體本體，諸如奈米線之奈米線或垂直陣列，其中非平面半導體本體可由示範性製程400來進行摻雜。
參照圖6A~6C，於此繪示了由示範性製程形成的示範性FinFET 600。圖6A描繪示範性FinFET裝置600的三維剖面視圖。圖6B描繪沿著鰭604之長度的示範性FinFET裝置600的二維剖面視圖。圖6C描繪沿著閘極電極618之長度的示範性FinFET裝置600的二維剖面視圖。在本實施例中，FinFET裝置600可包含配置於基板602上的鰭604。鰭604可包括源極區域606、汲極區域608、源極延伸區域610、汲極延伸區域612以及通道區域614。PTS層616可配置於在大於臨界尺度626且小於高度624之深度622處的鰭604中。PTS層616之深度626可具有橫跨鰭604長度之5%或更小的均勻度。如圖6B所描繪，源極/汲極區域606 608、源極/汲極延伸區域610 612以及通道區域614可配置於PTS層616之上。該些區域的任一者可部分的與PTS層616重疊。可摻雜各個區域至橫跨深度622之3%或更少的濃度均勻度。在任一區域中的摻雜劑濃度於介於PTS層616與源極/汲極區域606 608、源極/汲極延伸區域610 612以及通道區域614之間的介面626處可突然的消退。在一範例中，在任一區域中的片電阻(sheet resistance)(Rs)可在介面626處之3nm厚度之上以3個數量級來增加。閘極介電層620可配置於鰭604之通道區域614之上。閘極介電層620可包含任何適合的電性絕緣材料，諸如(但不限於)氧化矽 (silicon oxide)、高k值(high-k)介電質、氧化鉿(hafnium oxide)及氧化鈦(titanium oxide)。閘極電極618可配置於閘極介電層620之上。閘極電極618可包含任何適合的電性導電材料，諸如(但不限於)摻雜的多晶矽、金屬、金屬氮化物、金屬矽化物、鈦、鉭及鎢。
於此所述摻雜非平面半導體裝置的方法可使用任何適合採用的離子植入系統來施行，諸如從美國加洲費利蒙市的漢辰科技股份有限公司(available from Advanced Ion Beam Technologies Inc.)可得到的iPulsar®及iPulsar Plus®、進階USJ致能器系統(Advanced USJ Enabler system)。要注意者，其它適合採用的離子植入系統，包括從其它製造商可得到的該些者，亦可利用以實行本發明。
圖7描繪適於摻雜非平面半導體裝置(像是FinFET)之示範性離子植入系統700的示意、剖面圖。示範性離子植入系統700可包含離子源702、質量分析器(mass analyzer)單元704、加速台階708、減速電極組合件709、夾持設備710以及控制器714。於處理期間，夾持設備710可支撐具有形成於其上要進行植入之非平面半導體裝置的基板712。夾持設備710可旋轉基板712以允許摻雜劑離子均勻的橫跨基板712而分佈並且可傾斜基板712於一角度以提供植入角度。離子束706可擷取自離子源702。加速台階708可藉施加擷取電壓將離子束706加速至初始能量位準。質量分析器單元704可分析離子束 706並且僅允許具有所欲之質荷比(charge-mass ratio)的離子通過。減速電極組合件709可藉施加減速電壓將離子束706之能量位準從初始能量位準開始進行修改。離子束706撞擊至基板712上並且於所欲的植入能量及植入角度植入摻雜劑進入非平面半導體裝置。
控制器714耦接至離子植入系統的各種組件並且控制離子植入系統700施行於此描述的方法及示範性製程。例如，控制器714控制由加速台階708施加的擷取電壓以及由減速電極組合件709施加的擷取電壓以界定植入在基板712上非平面半導體裝置之離子束的植入能量。控制器714亦控制夾持設備710以將基板712傾斜，藉此控制離子束706植入在基板712上之非平面半導體裝置所在的植入角度。控制器714可實現對佈植能量及佈植角度同步的各種演算法以達到在非平面半導體裝置中需要的摻雜劑分佈。
控制器714可為能用於控制離子植入系統700之各種組件的一般目的資料處理系統之任何形式之其中之一者。一般而言，控制器714可包括與主記憶體718、儲存媒體720及經由匯流排724的支援裝置722通訊的處理器716。處理器716可為一或多個一般目的處理裝置，諸如微處理器、中央處理單元(CPU；central processing unit)等。主記憶體718可為隨機存取記憶體(RAM；random access memory)或任何其它由處理器716執行用於資訊及指令之暫時儲存的動態記憶體。儲存媒體720可包括任何 非暫態電腦可讀取儲存媒體，其能夠儲存電腦軟體、指令或資料，諸如(但不限於)硬碟、軟碟、磁帶、光碟、唯讀記憶體(ROM；read only memory)或其它可移除或固定的媒體。支援裝置722可包括輸入/輸出介面或是通訊介面，諸如USB埠、網路介面、乙太網路(Ethernet)、PCMCIA(個人計算機存儲卡國際協會)槽等。支援裝置722可允許電腦程式、軟體、資料或其它指令被載入至控制器714且提供至用於執行的處理器716。
非暫態電腦可讀儲存媒體，諸如主記憶體718、儲存媒體720或任何其它內部或外部於控制器714之適合的媒體，可將一或多個指令之一或多個次序提供至用於執行的處理器716。這類指令，一般參照為「電腦程式碼」(其可以電腦程式或其它分組的形式進行分組)，當由處理器716執行時，可使控制器714能造成離子植入系統700施行於此描述的摻雜非平面半導體裝置之製程的任何一或多個特徵或功能。
如上所述，離子束706的植入能量可藉調整擷取電壓及/或減速電壓來控制。然而，調整擷取電壓以控制用於多能植入制程(multi-energy implant process)的植入能量(像是於此所述的示範性制程)也許並非為可製造的解法。調整擷取電壓也許需要長期穩定化周期以達到需要用於植入的穩定離子束。長期穩定化時刻造成不良的產量(productivity)及吞吐量(throughput)。或者，植入能量可藉調整減速電壓所控制。擷取電壓可固定於產生具有用於在 多能植入製程中給定離子植入的最大所需植入能量之值(例如，用於第一離子植入的第一植入能量)。接著可調整減速電壓以減低植入能量至在多能植入製程中用於給定離子植入的不同植入能量(例如，用於第二離子植入的第二植入能量)。因為在調整減速電壓之後不需要穩定化周期，當施行多能植入製程時(像是於此所述的示範性製程)，離子束706的植入能量可伴隨減速電壓更有效率的被控制。
雖然實施例已參照至所附圖式完整的說明，但要注意者，各種改變及修改對於本領域具有通常知識者將變得顯而易見。這類改變及修改係了解為包括在如由所附申請專利範圍所界定的各種實施例之範圍內。
200‧‧‧FinFET裝置
202‧‧‧基板
204‧‧‧鰭
224‧‧‧局部
225‧‧‧深度
226‧‧‧局部
228‧‧‧箭頭
230‧‧‧第二植入角度

Claims (26)

  1. 一種摻雜非平面半導體裝置的方法，包含：獲得具有形成於其上之非平面半導體本體的基板；在該非平面半導體本體之上及周圍形成填充層，其中該填充層至少從該非平面半導體本體之頂面沿著該非平面半導體本體之側壁延伸到該基板之頂面；在該非平面半導體本體的區域中施行第一離子植入，其中該第一離子植入具有第一植入能量與第一植入角度；以及在該區域中施行第二離子植入，其中該第二離子植入具有第二植入能量與第二植入角度，其中該第一植入能量大於該第二植入能量，以及其中該第一植入角度小於該第二植入角度。
  2. 如申請專利範圍第1項之方法，其中該區域為通道區域、源極區域、汲極區域、源極延伸區域以及汲極延伸區域之至少其中之一者。
  3. 如申請專利範圍第1項之方法，其中該第一離子植入係施行於該第二離子植入之前。
  4. 如申請專利範圍第1項之方法，其中該第一離子植入係施行於該第二離子植入之後。
  5. 如申請專利範圍第1項之方法，其中該第一離子植入將第一摻雜劑離子種類植入並且該第二離子植入將第二摻雜劑離子種類植入，且其中該第一摻雜劑離子種類具有不同於該第二摻雜劑離子種類的分子量。
  6. 如申請專利範圍第5項之方法，其中該第一摻雜劑離子種類具有大於該第二摻雜劑離子種類的分子量。
  7. 如申請專利範圍第1項之方法，更包含：在該區域中施行第三離子植入，其中該第三離子植入具有第三植入能量及第三植入角度。
  8. 如申請專利範圍第1項之方法，其中該非平面半導體本體具有高度，且其中該第一植入能量、該第一植入角度、該第二植入能量以及該第二植入角度係界定以達到在該區域中跨該高度的3%或更少之摻雜劑濃度均勻度。
  9. 如申請專利範圍第1項之方法，更包含：鄰近該非平面半導體本體形成相鄰結構，其中該相鄰結構和該非平面半導體本體界定在該相鄰結構與該非平面半導體本體之間的凹槽，且其中該填充層填充該凹槽，使得在該凹槽中的該填充層之厚度大於該非平面半導體本體之高度。
  10. 如申請專利範圍第9項之方法，其中該非平面半導體本體具有頂面，其在該非平面半導體本體、該相鄰結構及該凹槽之上係為近似平面的。
  11. 如申請專利範圍第1項之方法，更包含：形成擊穿制止器層。
  12. 如申請專利範圍第11項之方法，其中該擊穿制止器層係形成於直接在該非平面半導體本體下方的該基板中。
  13. 如申請專利範圍第11項之方法，其中該非平面 半導體本體具有臨界尺度及高度，且其中該擊穿制止器層係形成在大於該臨界尺度的深度處且小於該非平面半導體本體的高度的該非平面半導體本體中。
  14. 如申請專利範圍第13項之方法，其中該第一植入能量、該第一植入角度、該第二植入能量及該第二植入角度係界定以達到在該區域中跨該擊穿制止器層之深度的3%或更少的摻雜劑濃度均勻度。
  15. 如申請專利範圍第13項之方法，其中該非平面半導體本體具有長度且其中該擊穿制止器層的深度具有跨該非平面半導體本體的長度之5%或更少的均勻度。
  16. 如申請專利範圍第1項之方法，更包含：將該非平面半導體本體退火。
  17. 如申請專利範圍第1項之方法，其中該非平面半導體本體為鰭、奈米線及奈米線的垂直陣列之其中之一者。
  18. 如申請專利範圍第1項之方法，其中該非平面半導體裝置為FinFET裝置、非平面多閘電晶體裝置或非平面奈米線電晶體裝置的其中之一者。
  19. 如申請專利範圍第1項之方法，其中該第一離子植入與該第二離子植入係由具有減速電極組合件的離子植入系統所施行，且其中該電極組合件控制該第一植入能量與該第二植入能量。
  20. 如申請專利範圍第1項之方法，其中該第一離子植入與該第二離子植入係由具有第一離子束及第二離子束 的離子植入系統所施行，其中該第一離子植入係由該第一離子束所施行且該第二離子植入係由該第二離子束所施行，並且其中同時施行該第一離子植入與該第二離子植入。
  21. 一種用於摻雜非平面半導體裝置的方法，包含：獲得具有形成於其上之非平面半導體本體的基板；在該非平面半導體本體之上及周圍形成填充層，其中該填充層至少從該非平面半導體本體之頂面沿著該非平面半導體本體之側壁延伸到該基板之頂面；從離子束植入系統之離子源產生離子束；使用該離子束植入系統之減速組合件修改該離子束以具有第一能量；放置該基板於該離子束中，用以在該第一能量和第一植入角度將摻雜劑離子植入該非平面半導體本體之區域中；使用該減速組合件修改該離子束以具有第二能量；以及放置該基板於該離子束中，用以在該第二能量和第二植入角度將摻雜劑離子植入該區域中，其中：該第一能量大於該第二能量；以及該第一植入角度小於該第二植入角度。
  22. 一種用於摻雜非平面半導體裝置的方法，包含：獲得具有形成於其上之非平面半導體本體的基板；在該非平面半導體本體之上及周圍形成填充層，其中 該填充層至少從該非平面半導體本體之頂面沿著該非平面半導體本體之側壁延伸到該基板之頂面；施行第一離子植入，用以在該非平面半導體本體中形成擊穿制止器層；在該區域中施行第二離子植入，其中該第二離子植入具有第一植入能量和第一植入角度；在該區域中施行第三離子植入，其中該第三離子植入具有第二植入能量和第二植入角度，其中：該第一植入能量大於該第二植入能量；以及該第一植入角度小於該第二植入角度。
  23. 如申請專利範圍第21項之方法，更包含：鄰近該非平面半導體本體形成相鄰結構，其中該相鄰結構和該非平面半導體本體界定在該相鄰結構與該非平面半導體本體之間的凹槽，且其中該填充層填充該凹槽，使得在該凹槽中的該填充層之厚度大於該非平面半導體本體之高度。
  24. 如申請專利範圍第23項之方法，其中該非平面半導體本體具有頂面，其在該非平面半導體本體、該相鄰結構及該凹槽之上係為近似平面的。
  25. 如申請專利範圍第22項之方法，更包含：鄰近該非平面半導體本體形成相鄰結構，其中該相鄰結構和該非平面半導體本體界定在該相鄰結構與該非平面半導體本體之間的凹槽，且其中該填充層填充該凹槽，使得在該凹槽中的該填充層之厚度大於該非平面半導體本體 之高度。
  26. 如申請專利範圍第25項之方法，其中該非平面半導體本體具有頂面，其在該非平面半導體本體、該相鄰結構及該凹槽之上係為近似平面的。
TW102129136A 2012-08-22 2013-08-14 摻雜非平面半導體裝置的方法 TWI594300B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/592,191 US9159810B2 (en) 2012-08-22 2012-08-22 Doping a non-planar semiconductor device

Publications (2)

Publication Number Publication Date
TW201413795A TW201413795A (zh) 2014-04-01
TWI594300B true TWI594300B (zh) 2017-08-01

Family

ID=50147244

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102129136A TWI594300B (zh) 2012-08-22 2013-08-14 摻雜非平面半導體裝置的方法

Country Status (4)

Country Link
US (1) US9159810B2 (zh)
JP (1) JP2014042030A (zh)
KR (1) KR20140025286A (zh)
TW (1) TWI594300B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140065799A1 (en) * 2012-09-03 2014-03-06 Intermolecular, Inc. Methods and Systems for Low Resistance Contact Formation
US20140106550A1 (en) * 2012-10-11 2014-04-17 International Business Machines Corporation Ion implantation tuning to achieve simultaneous multiple implant energies
US20140183640A1 (en) * 2013-01-03 2014-07-03 International Business Machines Corporation Gateless finfet
EP2997415B1 (en) * 2013-05-14 2019-09-18 Elenion Technologies, LLC Ultra-responsive phase shifters for depletion mode silicon modulators
US10120212B2 (en) * 2013-05-14 2018-11-06 Elenion Technologies, Llc Optical modulator
KR102070564B1 (ko) * 2013-08-09 2020-03-02 삼성전자주식회사 반도체 소자의 제조방법
EP3084807A4 (en) 2013-12-19 2017-08-16 Intel Corporation Method of forming a wrap-around contact on a semicondcutor device
US20150214339A1 (en) * 2014-01-24 2015-07-30 Varian Semiconductor Equipment Associates, Inc. Techniques for ion implantation of narrow semiconductor structures
US9431512B2 (en) * 2014-06-18 2016-08-30 Globalfoundries Inc. Methods of forming nanowire devices with spacers and the resulting devices
US9490340B2 (en) 2014-06-18 2016-11-08 Globalfoundries Inc. Methods of forming nanowire devices with doped extension regions and the resulting devices
CN105470286B (zh) * 2014-09-12 2018-09-18 中国科学院微电子研究所 半导体器件及其制造方法
CN105679659A (zh) * 2014-11-20 2016-06-15 中国科学院微电子研究所 Ptsl工艺方法、鳍式场效应晶体管的制造方法
US9806154B2 (en) * 2015-01-20 2017-10-31 Taiwan Semiconductor Manufacturing Company Ltd. FinFET structure and method for manufacturing thereof
US9512517B2 (en) * 2015-01-23 2016-12-06 Varian Semiconductor Equipment Associates, Inc. Multiple exposure treatment for processing a patterning feature
US9275905B1 (en) 2015-01-28 2016-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming semiconductor structure with anti-punch through structure
US9954107B2 (en) * 2015-05-05 2018-04-24 International Business Machines Corporation Strained FinFET source drain isolation
CN106298660A (zh) * 2015-05-19 2017-01-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
US9607838B1 (en) * 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
CN106611710A (zh) * 2015-10-22 2017-05-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
JP6955489B2 (ja) * 2015-10-23 2021-10-27 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 先進ｃｍｐ及び凹部流れのための間隙充填膜の修正
CN106611787A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 半导体结构及其制作方法
US9831242B2 (en) * 2015-10-28 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9735275B2 (en) * 2015-12-18 2017-08-15 International Business Machines Corporation Channel replacement and bimodal doping scheme for bulk finFET threshold voltage modulation with reduced performance penalty
US10204909B2 (en) * 2015-12-22 2019-02-12 Varian Semiconductor Equipment Associates, Inc. Non-uniform gate oxide thickness for DRAM device
CN106952821B (zh) * 2016-01-07 2021-06-08 中芯国际集成电路制造(上海)有限公司 一种晶体管及其形成方法
CN107785424A (zh) * 2016-08-31 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN107785425B (zh) * 2016-08-31 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10714598B2 (en) * 2017-06-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device
US10651296B2 (en) * 2018-07-30 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating Fin Field Effect Transistor (FinFET) devices with uniform tension using implantations on top and sidewall of Fin
US11380548B2 (en) * 2019-12-30 2022-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing semiconductor structure through multi-implantation to fin structures

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
TW200705554A (en) * 2005-06-07 2007-02-01 Varian Semiconductor Equipment Technique for ion beam angle process control
TW200727324A (en) * 2005-06-07 2007-07-16 Varian Semiconductor Equipment Technique for ion beam angle spread control
US20080050897A1 (en) * 2006-08-23 2008-02-28 Interuniversitair Microelektronica Centrum (Imec) Vzw Method for doping a fin-based semiconductor device
TW200905734A (en) * 2007-07-26 2009-02-01 Advanced Ion Beam Tech Inc Ion implantation method
TW200935483A (en) * 2008-02-05 2009-08-16 Advanced Ion Beam Tech Inc Method and device of ion source generation
TW201044466A (en) * 2009-02-10 2010-12-16 Ibm Fin and finFET formation by angled ion implantation
TW201126577A (en) * 2010-01-19 2011-08-01 Taiwan Semiconductor Mfg Method for forming a semiconductor device
TW201212090A (en) * 2010-09-15 2012-03-16 Advanced Ion Beam Tech Inc Ion implanting system

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229148B1 (en) * 1997-08-11 2001-05-08 Micron Technology, Inc. Ion implantation with programmable energy, angle, and beam current
US7394078B2 (en) * 2005-03-16 2008-07-01 Varian Semiconductor Equipment Associates, Inc. Technique for ion beam angle spread control for advanced applications

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867460B1 (en) * 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
TW200705554A (en) * 2005-06-07 2007-02-01 Varian Semiconductor Equipment Technique for ion beam angle process control
TW200727324A (en) * 2005-06-07 2007-07-16 Varian Semiconductor Equipment Technique for ion beam angle spread control
US20080050897A1 (en) * 2006-08-23 2008-02-28 Interuniversitair Microelektronica Centrum (Imec) Vzw Method for doping a fin-based semiconductor device
TW200905734A (en) * 2007-07-26 2009-02-01 Advanced Ion Beam Tech Inc Ion implantation method
TW200935483A (en) * 2008-02-05 2009-08-16 Advanced Ion Beam Tech Inc Method and device of ion source generation
TW201044466A (en) * 2009-02-10 2010-12-16 Ibm Fin and finFET formation by angled ion implantation
TW201126577A (en) * 2010-01-19 2011-08-01 Taiwan Semiconductor Mfg Method for forming a semiconductor device
TW201212090A (en) * 2010-09-15 2012-03-16 Advanced Ion Beam Tech Inc Ion implanting system

Also Published As

Publication number Publication date
US9159810B2 (en) 2015-10-13
TW201413795A (zh) 2014-04-01
KR20140025286A (ko) 2014-03-04
JP2014042030A (ja) 2014-03-06
US20140054679A1 (en) 2014-02-27

Similar Documents

Publication Publication Date Title
TWI594300B (zh) 摻雜非平面半導體裝置的方法
JP6306313B2 (ja) 非平面半導体装置へのプラズマドーピング
US9450078B1 (en) Forming punch-through stopper regions in finFET devices
US9490340B2 (en) Methods of forming nanowire devices with doped extension regions and the resulting devices
US9431512B2 (en) Methods of forming nanowire devices with spacers and the resulting devices
US10985276B2 (en) Method and device having low contact resistance
US6509241B2 (en) Process for fabricating an MOS device having highly-localized halo regions
US9865505B2 (en) Method for reducing N-type FinFET source and drain resistance
US9577040B2 (en) FinFET conformal junction and high epi surface dopant concentration method and device
US10944004B2 (en) Semiconductor structure and fabrication method thereof
CN107564816B (zh) Ldmos晶体管及其形成方法
US11121237B2 (en) Manufacturing method for FinFET device
US9634126B2 (en) Formation of high quality Fin in 3D structure by way of two-step implantation
US9048181B2 (en) Mechanisms for forming ultra shallow junction
US20160079389A1 (en) Preparation method of semiconductor device
CN109087859B (zh) 一种半导体器件的制造方法
US11710791B2 (en) Semiconductor structure with inversion layer between stress layer and protection layer and fabrication method thereof
CN107579000B (zh) 半导体结构的形成方法
CN111129141A (zh) 一种半导体器件的制备方法及所得的半导体器件