KR20070058804A - 반도체 소자의 형성 방법 - Google Patents

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신유균
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삼성전자주식회사
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Abstract

반도체 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판에 반도체로 형성된 3차원 구조체를 형성하는 단계, 및 제1 및 제2 소스 가스를 사용하는 플라즈마 도핑 공정을 수행하여 3차원 구조체를 등방적으로 도핑하는 단계를 포함한다. 제1 소스 가스는 n형 또는 p형 불순물 원소들을 포함하고, 제2 소스 가스는 도핑 영역의 전기적 특성에 무관한 희석 원소를 포함한다.

Description

반도체 소자의 형성 방법{METHODS OF FORMING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 2a 내지 도 2d은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 사시도들이다.
도 3은 본 발명의 실시예에 따라서 진행된 3차원 구조의 결과물을 보여주는 스캐닝 캐패시턴스 마이크로스코프 이미지(scanning capacitance microscope image) 사진이다.
도 4는 본 발명의 실시 예에 따른 플라즈마 도핑 공정을 설명하기 위한 플로우 챠트이다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히, 도핑 공정을 포함하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자의 고집적화가 심화됨에 따라, 반도체 소자를 구성하는 단일 요소들(ex, 전계 효과 트랜지스터, 캐패시터 또는 배선등)이 점점 축소(scaling down)되고 있다. 특히, 전계 효과 트랜지스터(이하, 트랜지스터라 함)가 축소됨에 따라, 트랜지스터의 구동 전류량(driven current amount)이 감소되며, 단채널 효과 또는 DIBL 효과 등이 심화될 수 있다. 이로써, 반도체 소자는 여러 가지의 특성들이 저하될 수 있다. 예컨대, 구동 전류량이 감소됨으로써, 트랜지스터의 동작 속도가 저하될 수 있으며, 기억 소자의 데이타를 센싱하는 마진이 감소될 수 있다. 단채널 효과 또는 DIBL 효과에 의한 트랜지스터의 성능 저하에 대해서는 이미 공지된 바 있다.
최근에, 이러한 트랜지스터의 문제점들을 해결하기 위하여 방안으로, 핀 트랜지스터(fin transistor)가 제안된 바 있다. 핀 트랜지스터는 실리콘 기판 위로 돌출된 3차원 구조의 핀(fin)을 활성영역으로 사용한다. 핀 트랜지스터는 상기 핀과, 게이트 산화막을 개재하여 상기 핀을 가로지르는 게이트 전극을 포함한다. 게이트 전극 양측의 상기 핀에 소오스/드레인 영역이 형성된다.
상기 핀 트랜지스터의 채널 영역은 상기 게이트 전극 아래에 위치한 상기 핀에 해당한다. 즉, 상기 채널 영역은 상기 게이트 전극 아래의 상기 핀의 상부면 및 양측면들을 포함한다. 이로써, 제한된 면적에서 채널 영역의 폭이 증가되어 구동 전류량을 증가시킬 수 있다. 또한, 상기 게이트 전극은 상기 채널 영역을 양측에서 제어함으로써, 상기 게이트 전극의 상기 채널 영역에 대한 제어력이 향상된다. 이로써, 단채널 효과 또는 DIBL 효과를 최소화하여 트랜지스터의 특성 저하를 최소화할 수 있다.
한편, 핀 트랜지스터의 문턱전압을 조절하기 위하여 그것의 채널 영역을 n형 또는 불순물들로 도핑할 수 있다. 통상적으로, 불순물들을 임플란트 방식에 의해 핀 트랜지스터의 채널 영역에 주입될 수 있다. 임플란트 방식은 불순물 이온들을 평균 투사 거리를 이용하여 강한 이방성으로 주입한다. 이에 따라, 3차원 구조를 갖는 핀 트랜지스터의 채널 영역(이하, 핀 채널 영역이라 함)은 불균일하게 도핑될 수 있다. 핀 채널 영역에 대한 도핑의 균일성을 향상시키기 위하여 불순물 이온들을 임플란트 방식으로 경사지게 주입할 수 있다.
도 1a 내지 도 1d는 종래기술에 의하여 반도체 공정에서 핀 트랜지스터를 형성할 때 종래의 이온주입 공정 (ion implantation) 공정을 이용한 핀채널 (FIN Channel) 및 소스/드레인 영역을 도핑하는 방법을 보여주고 있다. 도 1a는 반도체 기판(1)에 핀(2) 을 형성하는 단계를 설명하는 도면이다. 도면에서 설명하고 있는 것 처럼, 포토 공정 (미도시)을 통하여 반도체 기판(1)에 핀(2FIN)을 형성하는 공정을 보여주고 있다. 이어서, 핀(1)의 측벽의 아랫부분을 덮는 소자분리막(3)을 형성한다. 도 1b는 이온 주입 (ion implantation) 공정을 보여주는 도면이다. 상기 핀(2)에 경사진 이온주입 공정을 진행한다. 도 1c는 게이트 구조 (gate structure)를 형성하는 단계를 설명하는 도면이다. 도면에서는 구체적으로 나타나 있지 않지만 먼저 상기 핀(2)의 표면에 게이트 절연막을 형성한 후 폴리 및 메탈 그리고 마스크로서 사용되는 실리콘 나이트라이드를 순차적으로 증착한 다음 포토 공정을 이용하여 게이트 패터닝 (gate patterning) 공정을 진행하여 게이트 구조를 형성한다. 상기 게이트 구조는 차례로 적층된 게이트 전극(4) 및 마스크 패턴(5)을 포함한다. 도 1d는 게이트 구조를 형성한 후 이온주입 공정을 설명하는 도면이다. 게이 트 패터닝 공정을 진행하여 게이트 구조를 형성한 후 상기 게이트 구조를 마스크로 사용하여 소스 및 드레인 (source &　drain) 영역에 기존의 방법을 이용하는 경사진 이온주입 공정을 진행한다.
상기와 같이 핀 트랜지스터 (FINFET Transistor) 형성하기 위하여 이온 주입의 각도를 최적화 하더라도 기존의 이온주입 공정을 이용한 핀채널(FIN Channel)과 소스 및 드레인 영역을 형성하는 것은 이웃하는 다른 핀들 또는 다른 구조물 등에 의하여 불순물 이온들이 가로 막히거나, 제한적인 경사각 등에 의하여 핀 채널 영역 및 소스/드레인 영역은 여전히 불균일하게 도핑될 수 있다. 핀 채널 영역 및 소스/드레인 영역의 불균일한 도핑에 의해 핀 트랜지스터의 문턱전압의 변화등이 유발되는 등의 문제점들이 발생되어 핀 트랜지스터의 특성이 열화될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 반도체로 형성된 3차원 구조체에 n형 또는 p형 불순물들을 균일하게 도핑시킬 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 3차원 구조체에 낮은 도즈(low dose)의 n형 또는 p형 불순물들을 균일하게 도핑함과 동시에, 불순물 농도의 신뢰성을 확보할 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
　
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판에 반도체로 형성된 3차원 구조체를 형성하는 단계, 및 제1 및 제2 소스 가스를 사용하는 플라즈마 도핑 공정을 수행하여 상기 3차원 구조체를 등방적으로 도핑하는 단계를 포함한다. 상기 제1 소스 가스는 n형 또는 p형 불순물 원소들을 포함하고, 상기 제2 소스 가스는 도핑 영역의 전기적 특성에 무관한 희석 원소를 포함한다.
본 발명의 실시예에 따르면, 상기 3차원 구조체를 형성하는 단계는 상기 반도체 기판 위로 돌출된 핀을 형성하는 단계를 포함할 수 있다. 이 경우에, 상기 핀은 채널 영역을 포함하고, 상기 채널 영역을 포함하는 핀은 상기 3차원 구조체이다.
본 발명의 실시예에 따르면, 상기 3차원 구조체를 형성하는 단계는 상기 반도체 기판 위로 돌출된 핀을 형성하는 단계, 상기 핀의 표면에 게이트 절연막을 형성하는 단계, 및 상기 게이트 절연막 상에 상기 핀을 가로지르는 게이트 전극을 형성하는 단계를 포함할 수 있다. 이때, 상기 게이트 전극 양측의 상기 핀은 상기 3차원 구조체에 해당한다.
　상기 플라즈마 도핑 공정으로 도핑하는 단계는 다음의 단계들을 포함할 수 있다. 상기 3차원 구조체를 갖는 반도체 기판을 공정 챔버내로 로딩(loading)하고, 상기 공정 챔버내에 플라즈마 상태의 상기 제1 및 제2 소스 가스들을 제공한다. 상기 플라즈마 상태의 제1 및 제2 소스 가스들의 불순물 원소 이온들 및 희석 원소 이온들을 상기 3차원 구조체에 등방적으로 도핑하고, 상기 반도체 기판을 상기 공 정 챔버로 부터 인출한다.
상기 공정 챔버내에 플라즈마 상태의 상기 제1 및 제2 소스 가스들을 제공하는 단계는 상기 공정 챔버 외부에서 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환시키는 단계, 및 상기 플라즈마 상태의 제1 및 제2 소스 가스들을 상기 공정 챔버내로 공급하는 단계를 포함할 수 있다. 이와는 달리, 상기 공정 챔버내에 플라즈마 상태의 상기 제1 및 제2 소스 가스들을 제공하는 단계는 상기 공정 챔버내로 상기 제1 및 제2 소스 가스들을 공급하는 단계, 및 상기 공정 챔버내에 플라즈마 에너지를 공급하여 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환하는 단계를 포함할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명하고 있는 도면들이다. 도 2a는 셀어레이 영역(a, cell array region)에 돌출된 핀(102) 을 형성하는 단계를 설명하는 도면이다. 도면에서 설명하고 있는 것 처 럼, 셀 어레이 (a)와 코어 및 주변부 영역(b, core &　peri region) 으로 정의하고 포토 공정 (미도시)을 통하여 셀 어레이 영역(a)에 핀 (102)을 형성하는 공정을 보여 주고 있다. 상기 핀(102)은 측면 및 상부면을 갖는 3차원 구조이다. 상기 핀(102)은 반도체로 형성된다. 예컨대, 상기 핀(102)은 단결정 실리콘으로 형성할 수 있다. 상기 핀(102)은 상기 반도체 기판(100) 상에 마스크 패턴(미도시함)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 기판(100)을 식각하여 형성할 수 있다. 즉, 상기 핀(102)은 상기 반도체 기판(100)의 일부분일 수 있다. 상기 코어 및 주변부 영역(b)에는 평면의 주변 활성영역이 형성될 수 있다. 상기 핀(102) 및 주변 활성영역을 형성한 후에, 상기 핀(102)의 측벽의 아랫부분을 덮는 제1 소자분리막(104a) 및 상기 주변 활성영역을 정의하는 제2 소자분리막(104b)을 형성한다. 상기 주변 활성영역의 상부면은 상기 핀(104)의 상부면에 비하여 낮을 수 있다.
상기 핀(102)은 핀 트랜지스터의 채널 영역을 포함한다. 상기 핀(102)은 n형 또는 p형 불순물들로 도핑된 상기 반도체 기판(100)을 패터닝하여 형성될 수 있다. 따라서, 상기 핀(102)은 n형 또는 p형 불순물들로 도핑된 상태이다. 핀 트랜지스터가 엔모스(NMOS) 트랜지스터인 경우, 상기 핀(102)은 p형 불순물들로 도핑된 상태이다. 이와는 달리, 핀 트랜지스터가 피모스(PMOS) 트랜지스터인 경우, 상기 핀(102)은 n형 불순물들로 도핑된 상태이다.
도 2b는 포토 레지스트 (photo-resist)를 사용하여 셀 어레이 영역만을 노출시켜 등방성 플라즈마 도핑 (isotropic plasma doping)을 　보여주는 도면이다. 상기 채널 영역을 포함하는 핀(102)에 제1 플라즈마 도핑 공정을 수행한다. 상기 제1 플라즈마 도핑 공정은 핀 트랜지스터의 문턱전압을 조절하는 불순물 도핑 공정이다. 상기 제1 플라즈마 도핑 공정을 도 4의 플로우 챠트를 참조하여 구체적으로 설명한다. 도 4에 도시된 플로우 챠트는 본 발명의 실시 예에 사용되는 플라즈마 도핑 공정들을 모두 포함할 수 있다. 다시 말해서, 도 4의 플로우 챠트는 상기 제1 플라즈마 도핑 공정 뿐만 아니라 본 발명의 실시 예에 개시되는 다른 플라즈마 도핑 공정들을 설명하는데 사용될 수 있다. 먼저, 상기 핀(102)을 갖는 반도체 기판(100)을 공정 챔버(process chamber)내로 로딩(loading)한다(S150). 상기 반도체 기판(100)은 상기 공정 챔버내에 배치된 척(chuck) 상에 로딩된다. 상기 핀(102)의 표면에는 수 옹스트롬(Å) 내지 수십 옹스트롬(Å)의 얇은 두께를 갖는 버퍼 산화막이 형성될 수 있다. 상기 버퍼 산화막은 상기 핀(102)의 손상등을 보호하기 위한 버퍼 기능을 수행할 수 있다.
상기 공정 챔버내에 플라즈마 상태의 제1 및 제2 소스 가스를 제공한다(S160). 상기 제1 소스 가스는 상기 채널 영역의 문턱전압을 조절하기 위한 n형 또는 p형 불순물 원소들을 포함한다. 상기 제2 소스 가스는 도핑 영역의 전기적 특성에 무관한 희석(dilution) 원소들을 포함한다. 다시 말해서, 상기 제1 소스 가스는 도핑된 영역의 전기적 특성에 영향을 주는 n형 또는 p형 불순물 원소들을 포함하고, 상기 제2 소스 가스는 도핑된 영역의 전기적 특성에 전혀 영향을 주지 않는 희 석 원소들을 포함한다.
상기 공정 챔버내에 상기 플라즈마 상태의 제1 및 제2 소스 가스를 제공하는 일 방법을 설명한다. 먼저, 상기 공정 챔버의 외부에서 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환시킨다. 이 경우에, 마이크로 웨이브등을 상기 제1 및 제2 소스 가스들에 조사하는 방법등을 이용하여 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변화시킬 수 있다. 상기 마이크로 웨이브등은 플라즈마 에너지에 해당한다. 상기 플라즈마 에너지는 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환시키기 위하여 요구되는 에너지로 정의할 수 있다.
이와는 다른 방법으로, 상기 제1 및 제2 소스 가스들은 상기 공정 챔버내에서 플라즈마 상태로 변환될 수 있다. 이를 구체적으로 설명하면, 상기 제1 및 제2 소스 가스들을 상기 공정 챔버내로 공급하고, 상기 공정 챔버내에 플라즈마 에너지를 인가하여 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환시킨다. 예컨대, 상기 플라즈마 에너지는 상기 공정 챔버의 외벽에 형성된 코일 형태의 플라즈마 발생 수단(미도시함)에 RF(Radio Frequency) 파워를 공급하여 발생시킬 수 있다. 이와는 다르게, 상기 플라즈마 에너지는 상기 공정 챔버내에 서로 이격된 양극(anode) 및 음극(cathode)에 소정의 파워를 인가하여 발생시킬 수도 있다.
상기 희석 원소는 헬륨, 아르곤, 크세논, 산소, 질소, 실리콘, 게르마늄, 탄소, 불소 및 염소 중에 선택된 적어도 하나를 포함하는 것이 바람직하다. 예컨대, 상기 제2 소스 가스는 수소화실리콘(SixHy) 가스, 수소화게르마늄(GexHy) 가스, 질소(N2) 가스, 산소(O2) 가스, 염소(Cl2) 가스, 불소(F2) 가스, 수소화탄소(CxHy) 가스, 아르곤 가스, 크세논 가스 및 이산화탄소(CO2) 가스등으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 제1 소스 가스는 n형 불순물인 인(P) 또는 아세닉(As)을 포함하는 가스일 수 있다. 예컨대, 상기 제1 소스 가스는 오수소화아세닉(AsH3), 삼불화아세닉(AsF5), 삼불화인(PF3) 및 삼수소화인(PH3)등에서 선택된 적어도 하나를 포함할 수 있다. 이와는 다르게, 상기 제1 소스 가스는 p형 불순물인 보론(boron)등을 포함하는 가스일 수 있다. 예컨대, 상기 제1 소스 가스는 삼불화보론(BF3) 및 육수소화이보론(B2H6)등에서 선택된 적어도 하나를 포함할 수 있다.
상기 불순물 원소 이온들 및 상기 희석 원소 이온들을 3차원 구조를 갖는 상기 핀(102)에 등방적으로 도핑시킨다. 불순물 원소 이온들 및 상기 희석 원소 이온들은 상기 핀(102)의 표면에 대하여 수직방향으로 발생되는 쉬스(sheath) 전계 또는/및 산란 효과에 의해 상기 핀(102)에 등방적으로 도핑된다. 상기 쉬스 전계의 세기는 상기 불순물 및 희석 원소 이온들의 량에 의해 조절될 수 있다. 상기 불순물 및 희석 원소 이온들을 상기 핀(102)에 등방적으로 충분히 주입(injection)하기 위해서는 플라즈마 상태의 이온 및 중성상태의 입자들의 열적에너지를 높혀 확산이 잘 일어나는 것이 바람직하다. 따라서, 희석 원소 이온들의 량을 증가시키는 것이 바람직하다. 상기 불순물 원소 이온들의 량은 트랜지스터의 특성(ex, 문턱전압등)에 의해 결정된다. 이로써, 상기 불순물 원소 이온들의 량은 트랜지스터가 요구하는 량에 한정된다. 이와는 다르게, 상기 희석 원소 이온들은 도핑 영역의 전기적 특성에 영향을 주지 않기 때문에, 상기 희석 원소 이온들의 량을 조절하여 상기 쉬 스 전계를 조절하는 것이 바람직하다.
상기 산란 효과에 대하여 구체적으로 설명한다. 상기 반도체 기판(100)이 로딩된 상기 척에 백바이어스(back bias)를 인가한다. 이에 따라, 상기 불순물 및 희석 원소 이온들은 상기 척을 향하여 이동된다. 이때, 상기 불순물 및 희석 원소 이온들은 서로 충돌되어 산란된다. 상기 산란된 불순물 및 희석 원소 이온들은 상기 핀(102)의 측면을 통하여 상기 핀(102)에 주입(injection)된다. 이에 따라, 상기 불순물 및 희석 원소 이온들은 상기 핀(102)에 등방적으로 도핑된다. 상기 산란되는 이온들의 량을 증가시키기 위해서는 상기 불순물 및 희석 원소 이온들의 량이 증가되는 것이 바람직하다. 이 경우에, 상기 희석 원소 이온들의 량을 증가시키는 것이 바람직하다. 상술한 바와 같이, 상기 불순물 원소 이온들은 트랜지스터가 요구하는 량에 의해 결정되기 때문에 변경이 어려운 반면에, 상기 희석 원소 이온들의 량은 자유롭게 조절할 수 있다. 이에 따라, 상기 희석 원소 이온들의 량을 조절하여 상기 산란 효과를 조절하는 것이 바람직하다. 즉, 상기 희석 원소 이온들의 량을 증가시켜 상기 도핑의 등방성 정도를 증가시키는 것이 바람직하다.
상술한 바와 같이, 상기 불순물 및 희석 원소 이온들은 상기 쉬스 전계 또는/및 상기 산란 효과에 의하여 3차원 구조를 갖는 상기 핀(102)에 등방적으로 도핑된다. 이에 따라, 상기 불순물 원소들은 상기 핀(102)에 균일하게 도핑될 수 있다.또한, 상기 희석 원소 이온들의 량을 조절하여 상기 쉬스 전계의 세기를 조절하고, 상기 산란 효과의 강도를 조절한다. 이에 따라, 상기 채널 영역의 불순물 농도가 트랜지스터가 요구하는 타겟(target)을 충족함과 더불어 상기 불순물 원소들을 상 기 핀(102)에 균일하게 도핑할 수 있다.
한편, 상기 핀(102)에 주입(injection)되는 상기 불순물 및 희석 원소 이온들의 량은 상기 불순물 및 희석 원소 이온들의 전하량을 검출하여 조절할 수 있다. 상기 채널 영역을 도핑하는 불순물 원소의 도즈(dose)량은 약 1012/cm2　정도로 낮은 도즈량을 사용할 수 있다. 이러한 낮은 도즈의 불순물 원소 이온들의 전하량은 매우 낮아 검출하는 것이 용이하지 않는다.
하지만, 본 발명에 따른 상기 제1 플라즈마 도핑 공정은 낮은 도즈량의 불순물 원소 이온들과 더불어 상기 희석 원소 이온들도 포함된다. 이에 따라, 주입(injection)되는 이온들의 전하량이 상기 희석 원소 이온들의 전하량 만큼 높게 검출된다. 그 결과, 저도즈의 불순물 원소 이온들의 도핑이 매우 용이해져 상기 채널 영역의 불순물 농도에 대한 신뢰성을 확보할 수 있다. 상기 희석 원소 이온들의 량이 상기 불순물 원소 이온들의 량에 비하여 많은 것이 바람직하다. 이에 따라, 검출되는 이온들의 전하량이 증가됨으로써 이온들의 전하량이 증가되어 저도즈의 불순물들을 도핑하는 것이 더욱 용이해진다. 예컨대, 상기 희석 원소 이온들의 량은 상기 불순물 원소 이온들의 량의 수배 내지 수천배일 수 있다.
상기 플라즈마 상태의 제1 및 제2 소스 가스들은 불순물 원소 이온들, 라디칼(radical) 성분의 불순물 원소들, 전자들, 희석 원소 이온들, 라디칼 성분의 희석 원소들 및 전자들등을 포함한다. 상기 제2 소스 가스의 이온화율은 상기 제1 소스 가스의 이온화율과 같거나 높은 것이 바람직하다.
계속해서, 도면들을 참조하면, 도핑이 완료된 반도체 기판(100)을 상기 공정 챔버로부터 언로딩한다(S180). 이로써, 상기 제1 플라즈마 도핑 공정이 완료된다.
상기 제1 플라즈마 도핑 공정는 n형 불순물 원소를 포함하여 엔모스 트랜지스터의 문턱전압을 감소시키거나, p형 불순물 원소를 포함하여 엔모스 트랜지스터의 문턱전압을 증가시킬 수 있다. 이와는 달리, 상기 제1 플라즈마 도핑 공정은 n형 불순물 원소를 포함하여 피모스(PMOS) 트랜지스터의 문턱전압을 증가시키거나, p형 불순물 원소를 포함하여 피모스 트랜지스터의 문턱전압을 감소시킬 수 있다.
상기 제2 소스 가스가 희석 원소로서 탄소를 포함하는 경우, 상기 희석 원소들은 상기 핀(102)에 도핑되어 상기 불순물 원소의 확산을 억제할 수 있다.
상기 제2 소스 가스가 희석 원소로서 질소 또는/및 산소를 포함하는 경우, 상기 핀(102)내에는 질소 또는/및 산소가 포함될 수 있다. 질소 또는/및 산소는 실리콘등의 반도체와 결합되어 핀 트랜지스터의 특성을 열화시킬 수 있다. 이러한 문제점을 해결하기 위하여, 상기 제2 소스 가스가 질소 또는/및 산소를 포함하는 경우, 상기 제1 플라즈마 도핑 공정이 완료된 후에, 상기 핀(102)내에 포함된 질소 또는/및 산소를 상기 핀(102)의 표면으로 편석시키기 위한 열처리 공정을 수행하는 것이 바람직하다. 상기 열처리 공정 후에, 상기 질소 또는/및 산소가 편석된 편석층을 제거하는 공정을 수행한다. 이에 따라, 상기 핀(102)내에 질소 또는/및 산소량을 최소화하여 트랜지스터의 특성 열화를 방지할 수 있다.
도 2c는 게이트 구조를 형성하는 단계를 보여주는 도면이다. 상기 핀(102)의 표면 및 주변 활성영역 상에 게이트 절연막(108)을 형성한다. 상기 게이트 절연막 (108)은 상기 핀(102)의 상부면 및 상기 제1 소자분리막(104a) 위에 노출된 상기 핀(102)의 양측면에 형성된다. 상기 게이트 절연막(108)은 열산화막으로 형성할 수 있다. 상기 게이트 절연막(108) 상에 게이트 도전막 및 캐핑막을 차례로 형성한다. 상기 셀 어레이 영역(a)의 캐핑막 및 게이트 도전막을 연속적으로 패터닝하여 차례로 적층된 제1 게이트 전극(110a) 및 제1 캐핑 패턴(112a)을 형성한다. 상기 제1 게이트 전극(110a)은 상기 핀(102)을 가로지른다. 상기 제1 게이트 전극(110a) 아래의 상기 핀(102)은 상기 채널 영역에 해당한다. 상기 제1 게이트 전극(110a)은 상기 채널 영역의 상부면 및 양측면을 덮는다. 상기 코어 및 주변부 영역(b)의 캐핑막 및 게이트 도전막을 연속적으로 패터닝하여 차례로 적층된 제2 게이트 전극(110b) 및 제2 캐핑 패턴(112b)을 형성한다. 상기 제2 게이트 전극(110b)은 상기 주변 활성영역을 가로지른다.
상기 게이트 도전막은 도핑된 폴리실리콘막, 금속막(ex, 텅스텐막 또는 몰리브덴막등), 도전성 금속질화막(ex, 티타늄질화막 또는 탄탈늄질화막등), 및 금속실리사이드막(ex, 텅스텐실리사이드막 또는 코발트실리사이드막등) 중에 선택된 단일막 또는 이들의 복합막으로 형성할 수 있다.
도 2d는 게이트 전극들(110a,110b)을 형성 후 포토 레지스트(114)를 이용하여 셀 어레이 영역(a)만을 노출시킨 다음 의 상기 제1 게이트 전극(110a) 양측의 소오스/드레인 영역에 등방성 도핑을 진행하는 단계를 보여주는 도면이다. 상기 제1 게이트 전극(110a) 양측에 위치한 상기 핀(102)의 소오스/드레인 영역에 제2 플라즈마 도핑 공정을 수행하여 저농도 불순물 도핑층을 형성한다. 상기 제2 플라즈 마 도핑 공정은 상기 제2 플라즈마 도핑 공정과 유사하다. 상기 제2 플라즈마 도핑 공정을 도 4의 플로우 챠트를 참조하여 설명한다. 3차원 구조를 갖는 상기 소오스/드레인 영역(즉, 상기 게이트 전극(110a) 양측의 상기 핀(102))을 갖는 반도체 기판(100)을 공정 챔버내로 로딩한다(S150). 플라즈마 상태의 제1 및 제2 소스 가스들을 상기 소오스/드레인 영역을 갖는 반도체 기판(100)이 로딩된 공정 챔버내에 제공한다(S160). 상기 제2 플라즈마 도핑 공정의 제1 소스 가스는 n형 또는 p형 불순물 원소들을 포함하고, 상기 제2 플라즈마 도핑 공정의 제2 소스 가스는 도핑된 영역의 전기적 특성에 무관한 희석 원소들을 포함한다. 핀 트랜지스터가 엔모스 트랜지스터인 경우, 상기 제2 플라즈마 도핑 공정의 제1 소스 가스는 n형 불순물 원소를 포함한다. 이와는 달리, 핀 트랜지스터가 피모스 트랜지스터인 경우, 상기 제2 플라즈마 도핑 공정의 제1 소스 가스는 p형 불순물 원소를 포함한다. 상기 제2 플라즈마 도핑 공정의 제1 소스 가스는 상기 제1 플라즈마 도핑 공정의 제1 소스 가스와 동일할 수 있다. 상기 제2 플라즈마 도핑 공정의 희석 원소는 상기 제1 플라즈마 도핑 공정의 희석 원소와 동일할 수 있다. 상기 제2 플라즈마 도핑 공정의 제2 소스 가스는 상기 제1 플라즈마 도핑 공정의 제2 소스 가스와 동일할 수 있다.
상기 제2 플라즈마 도핑 공정에서, 플라즈마 상태의 제1 및 제2 소스 가스들을 상기 공정 챔버내에 제공하는 방법은 상기 제1 플라즈마 도핑 공정의 그것과 동일할 수 있다. 즉, 상기 제2 플라즈마 도핑 공정의 제1 및 제2 소스 가스들을 공정 챔버 외부에서 플라즈마 상태로 변환된 후에 공정 챔버내로 공급할 수 있다. 이와는 달리, 상기 제2 플라즈마 도핑 공정의 제1 및 제2 소스 가스들을 공정 챔버내에 공급한 후에, 공정 챔버내에 플라즈마 에너지를 인가하여 소스 가스들을 플라즈마 상태로 변환시킬 수 있다.
플라즈마 상태의 소스 가스들내 불순물 및 희석 원소 이온들을 3차원 구조인 상기 소오스/드레인 영역에 등방적으로 도핑한다(S170). 상기 제2 플라즈마 도핑 공정도 쉬스 전계 또는/및 산란 효과를 이용하여 불순물 및 희석 원소 이온들을 상기 소오스/드레인 영역에 등방적으로 도핑한다. 이에 따라, 상기 저농도 불순물 도핑층(미도시)내 불순물 원소들은 균일하게 도핑될 수 있다. 상기 제2 플라즈마 도핑 공정도 희석 원소 이온들의 량을 조절하여 쉬스 전계를 조절하거나 산란 효과의 정도를 조절한다. 이에 따라, 상기 저농도 불순물 도핑층(미도시)의 불순물 농도가 트랜지스터가 요구하는 타겟을 충족함과 더불어 상기 저농도 불순물 도핑층(미도시)을 균일하게 도핑할 수 있다.
이에 더하여, 상기 희석 원소 이온들로 인하여 검출되는 전하량을 증가시키길 수 있기 때문에, 상기 저농도 불순물 도핑층(108)의 전기적 특성을 위한 불순물 원소 이온들의 도즈량을 낮게 조절하는 것이 매우 용이하다. 즉, 상기 저농도 불순물 도핑층(108)의 불순물 농도를 신뢰성 있게 제어할 수 있다. 상기 제2 플라즈마 도핑 공정에서도, 상기 희석 원소 이온들의 량이 상기 불순물 원소 이온들의 량에 비하여 많은 것이 바람직하다. 이로써, 불순물 원소 이온들의 도즈량을 낮게 조절하는 것이 더욱 용이해진다.
상기 소오스/드레인 영역을 등방적으로 도핑(S170)한 후에, 상기 반도체 기판(100)을 상기 공정 챔버로부터 언로딩한다(S180). 이로써, 상기 제2 플라즈마 도 핑 공정을 완료한다. 상기 제2 플라즈마 도핑 공정의 제2 소스 가스의 이온화율은 그것의 제1 소스 가스의 이온화율과 동일하거나 높은 것이 바람직하다. 상기 제2 플라즈마 도핑 공정의 제2 소스 가스가 희석 원소로서 질소 또는/및 산소를 포함하는 경우, 상기 제2 플라즈마 도핑 공정이 완료된 후에, 상기 저농도 불순물 도핑층내 질소 또는/및 산소를 상기 핀(102)의 표면으로 편석시키기 위한 열처리 공정 및 편석층을 제거하는 공정을 순차적으로 수행하는 것이 바람직하다.
도면에서는 나타나 있지 않지만, 상기 제1 게이트 전극(110a)의 양측벽에 스페이서를 형성할 수 있다. 상기 스페이서(미도시)는 상기 게이트 전극(110a)에 인접한 상기 저농도 불순물 도핑층(미도시)의 일부분의 상부면 및 양측 면을 덮는다. 이어서, 상기 스페이서 (미도시) 일측의 상기 소오스/드레인 영역에 추가적으로 고농도 불순물 도핑층(미도시) 형성공정을 진행할 수 도 있다. 물론, 상기 고농도 불순물 도핑층의 형성 단계는 생략될 수도 있다. 상기 채널 영역과 상기 고농도 불순물 도핑층(미도시) 사이에 상기 저농도 불순물 도핑층(미도시)이 배치된다. 상기 저농도 및 고농도 불순물 도핑층들(미도시)은 엘디디 구조의 소오스/드레인(미도시)을 구성한다. 상기 고농도 불순물 도핑층(미도시)은 제3 플라즈마 도핑 공정으로 형성하는 것이 바람직하다. 상기 제3 플라즈마 도핑 공정도 쉬스 전계 또는/및 산란 효과를 이용하여 3차원 구조의 소오스/드레인 영역을 등방적으로 도핑할 수 있다. 상기 제3 플라즈마 도핑 공정도 상술한 제1 및 제2 플라즈마 도핑 공정과 같이, 불순물 원소 이온들을 포함하는 제1 소스 가스 및 희석 원소를 포함하는 제2 소스 가스를 사용하여 도 11의 플로우 챠트의 스텝들(S150,S160,S170,S180)에 따라 수행될 수 있다. 상기 제3 플라즈마 도핑 공정의 제1 소스 가스는 상기 제2 플라즈마 도핑 공정의 제1 소스 가스와 동일한 타입의 불순물 원소들을 포함할 수 있다. 상기 제3 플라즈마 도핑 공정의 희석 원소는 상기 제1 및 제2 플라즈마 도핑 공정들의 희석 원소들과 동일할 수 있다. 상기 제3 플라즈마 도핑 공정의 희석 원소 이온들의 량을 조절함으로써, 쉬스 전계 또는/및 산란 효과를 제어하여 최상의 조건으로 상기 고농도 불순물 도핑층(미도시)을 형성할 수 있다.
이와는 다르게, 상기 제3 플라즈마 도핑 공정은 불순물 원소를 포함하는 제1 소스 가스만을 사용할 수 있다. 상기 제3 플라즈마 도핑 공정의 불순물 원소 이온들은 약 1015/cm2정도의 높은 도즈량으로 사용될 수 있다. 즉, 상기 제3 플라즈마 도핑 공정의 불순물 원소 이온들의 도즈량은 상기 제1 및 제2 플라즈마 도핑 공정들의 불순물 원소 이온들에 비하여 대략 천배 이상으로 많을 수 있다. 이로써, 제3 플라즈마 도핑 공정의 불순물 원소 이온들은 충분한 량을 가져 등방성을 위한 쉬스 전계 또는/및 산란 효과를 충분히 확보할 수도 있다. 그 결과, 상기 제3 플라즈마 도핑 공정은 상기 제1 및 제2 플라즈마 도핑 공정들의 희석 원소를 포함하는 소스 가스를 요구하지 않을 수도 있다.
도 3d는 3차원 (3-Dimensional) 구조에서 등방성 플라즈마 도핑 공정 후 도핑층 (doping layer)를 보여주는 스캐닝 커패시턴스 마이크로 스콥 이미지(scanning capacitance microscope image) 사진이다. 상기 사진을 보면 3차원 (3-Dimensional) 구조에서 상기 플라즈마 도핑 공정을 진행하였을 때 균일한 도핑층 (doping layer)이 형성되었음을 알 수 가 있다.
본 발명처럼, 3차원 구조 (3-Dimensional structure)를 갖는 핀 트랜지스터 (FINFET Transistor)를 형성하기 위하여 기존의 이온주입공정 대신에 등방성 도핑 공정을 사용하면 3차원 구조 (3-Dimensional structure)를 갖는 핀의 채널 및 소오스/드레인 영역을 균일하게 도핑할 수 있으므로 핀 트랜지스터 의 드라이브 커런트 (drive current)를 개선시킬 수 있다.

Claims (10)

  1. 반도체 기판에 반도체로 형성된 3차원 구조체를 형성하는 단계; 및
    n형 또는 p형 불순물 원소들을 포함하는 제1 소스 가스, 및 도핑 영역의 전기적 특성에 무관한 희석 원소들을 포함하는 제2 소스 가스를 사용하는 플라즈마 도핑 공정을 수행하여 상기 3차원 구조체를 등방적으로 도핑하는 단계를 포함하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 3차원 구조체를 형성하는 단계는,
    상기 반도체 기판 위로 돌출된 핀을 형성하는 단계를 포함하되, 상기 핀은 채널 영역을 포함하고, 상기 채널 영역을 포함하는 핀은 상기 3차원 구조체인 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 3차원 구조체를 형성하는 단계는,
    상기 반도체 기판 위로 돌출된 핀을 형성하는 단계;
    상기 핀의 표면에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 상기 핀을 가로지르는 게이트 전극을 형성하는 단계를 포함하되, 상기 게이트 전극 양측의 상기 핀은 상기 3차원 구조체인 것을 특 징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 플라즈마 도핑 공정으로 도핑하는 단계는,
    상기 3차원 구조체를 갖는 반도체 기판을 공정 챔버내로 로딩하는 단계;
    상기 공정 챔버내에 플라즈마 상태의 상기 제1 및 제2 소스 가스들을 제공하는 단계;
    상기 플라즈마 상태의 제1 및 제2 소스 가스들의 불순물 원소 이온들 및 희석 원소 이온들을 상기 3차원 구조체에 등방적으로 도핑하는 단계; 및
    상기 반도체 기판을 상기 공정 챔버로 부터 인출하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 공정 챔버내에 플라즈마 상태의 상기 제1 및 제2 소스 가스들을 제공하는 단계는,
    상기 공정 챔버 외부에서 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환시키는 단계; 및
    상기 플라즈마 상태의 제1 및 제2 소스 가스들을 상기 공정 챔버내로 공급하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 4 항에 있어서,
    상기 공정 챔버내에 플라즈마 상태의 상기 제1 및 제2 소스 가스들을 제공하는 단계는,
    상기 공정 챔버내로 상기 제1 및 제2 소스 가스들을 공급하는 단계; 및
    상기 공정 챔버내에 플라즈마 에너지를 공급하여 상기 제1 및 제2 소스 가스들을 플라즈마 상태로 변환하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 제2 소스 가스의 이온화율은 상기 제1 소스 가스의 이온화율과 같거나 높은 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 희석 원소들의 량이 상기 불순물 원소들의 량에 비하여 많은 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,
    상기 희석 원소는 아르곤, 헬륨, 크세논, 산소, 질소, 실리콘, 게르마늄, 탄소, 불소 및 염소 중에 선택된 적어도 하나를 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 제2 소스 가스가 상기 희석 원소로서 산소 및 질소 중에 적어도 하나를 포함하되, 상기 플라즈마 도핑 공정 후에,
    상기 3차원 구조체내 상기 산소 또는/및 질소를 상기 3차원 구조체의 표면으로 편석시키는 단계; 및
    상기 산소 또는/및 질소가 편석된 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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