TWI599878B - 資料信號反映 - Google Patents

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TWI599878B TW100140013A TW100140013A TWI599878B TW I599878 B TWI599878 B TW I599878B TW 100140013 A TW100140013 A TW 100140013A TW 100140013 A TW100140013 A TW 100140013A TW I599878 B TWI599878 B TW I599878B
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麥可Ｍ 亞伯拉罕
彼得 菲利
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美光科技公司
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Description

資料信號反映
本發明一般而言係關於半導體記憶體裝置、方法及系統，且更特定而言，係關於用於資料信號反映之方法、裝置及系統。
優先權資訊
本申請案係2010年11月2日提出申請之美國臨時申請案第61/409,369號及2011年3月11日提出申請之美國非臨時申請案第13/046,420號之一非臨時申請案，該申請案之整個說明書皆以引用方式併入本文中。
通常提供記憶體裝置作為電腦或其他電子裝置中之內部半導體積體電路。存在諸多不同類型之記憶體，包含揮發性及非揮發性記憶體。揮發性記憶體可需要電力以維持其資訊且尤其包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)。非揮發性記憶體可藉由在不充電時保持所儲存資訊來提供持久資訊且可尤其包含NAND快閃記憶體、NOR快閃記憶體、唯讀記憶體(ROM)、電可抹除可程式化ROM(EEPROM)、可抹除可程式化ROM(EPROM)、相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM)及磁性隨機存取記憶體(MRAM)、諸如自旋力矩轉移隨機存取記憶體(STT RAM)。
記憶體裝置可組合在一起以形成一固態磁碟機(SSD)。一固態磁碟機可包含非揮發性記憶體(例如，NAND快閃記憶體及NOR快閃記憶體)，及/或可包含揮發性記憶體(例如，DRAM及SRAM)，以及各種其他類型之非揮發性及揮發性記憶體。一SSD可用以替代硬磁碟機作為一電腦之主要儲存裝置，此乃因固態磁碟機可在效能、大小、重量、耐久性、操作溫度範圍及功率消耗方面具有勝於硬碟機之優點。舉例而言，SSD可在與磁碟機相比較時因其缺少移動部件而具有優越效能，此可避免與磁碟機相關聯之搜尋時間、延時及其他機電延遲。SSD製造商可使用非揮發性快閃記憶體來產生快閃SSD，快閃SSD可不使用一內部電池電源，因此允許磁碟機具有更多功能且更緊致。
一SSD可包含一或多個離散記憶體封裝，且該等記憶體封裝中之一或多者可係多晶片封裝(MCP)。一MCP可在其中包含若干個記憶體晶粒或晶片。如本文中所使用，「若干個」某物可係指此等事物中之一或多者。作為一實例，與一MCP相關聯之記憶體晶片及/或晶粒可包含若干個記憶體陣列連同週邊電路。該等記憶體陣列可包含組織成若干個實體區塊之記憶體胞。此外，一MCP之晶片/晶粒可稱為邏輯單元(LUN)。
可期望與記憶體系統及記憶體系統組件相關聯之大小及功率消耗之減少。亦可期望在記憶體系統及組件之大小改變時維持記憶體系統內之信號完整性。
本發明包含用於資料信號反映之方法、裝置及系統。一或多個方法包含在一記憶體組件之若干個資料輸入/輸出上接收一特定資料型樣(例如，經由一資料匯流排)，及回應於判定由該記憶體組件接收該特定資料型樣之一經反映版本，將若干個資料輸入/輸出組態為經反映。
本發明之實施例可提供各種益處，諸如維持及/或改良記憶體裝置內之信號完整性，以及與先前方法相比，改良在耦合至相同印刷電路板(PCB)之記憶體裝置之間的路由。各實施例亦可提供以下益處：諸如與先前系統相比，增加記憶體系統之記憶體容量及/或減少與記憶體系統控制器相關聯之接針計數。
在本發明之以下詳細說明中，參考形成本發明之一部分之附圖，且在附圖中以圖解說明方式展示可如何實踐本發明之一或多個實施例。充分詳細地闡述此等實施例以使得熟習此項技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例並可在不背離本發明之範疇之情況下做出過程、電及/或結構改變。如本文中所使用，標示符「N」及「M」(尤其相對於圖式中之元件符號)指示如此標示之特定特徵之一編號可與本發明之一或多個實施例包含在一起。
本文中之圖遵循一編號慣例，其中第一個數字或前幾個數字對應於圖式圖編號，且其餘數字識別圖式中之一元件或組件。可藉由使用類似數字來識別不同圖之間的類似組件。舉例而言，104可指代圖1中之組件「04」，且一類似組件可在圖2中指代為204。如應瞭解，可添加、交換及/或消除本文中各種實施例中所展示之元件以便提供本發明之若干個額外實施例。另外，如應瞭解，圖中所提供之元件之比例及相對標度意欲圖解說明本發明之實施例且不應視為一限制意義。
圖1係根據本發明之一或多個實施例之一計算系統之一功能性方塊圖。計算系統100包含以通信方式耦合至主機102之一記憶體系統104，舉例而言，一或多個固態磁碟機(SSD)。例如，記憶體系統104可透過一介面106(諸如，一背板或匯流排)以通信方式耦合至主機102。
實例性主機102可包含膝上型電腦、個人電腦、數位相機、數位記錄與回放裝置、行動電話、PDA、記憶體卡讀取器及介面集線器以及其他主機系統。介面106可包含一串列先進技術附件(SATA)、快速週邊組件互連件(PCIe)或一通用串列匯流排(USB)以及其他連接器及介面。然而，一般而言，主機介面106可提供用於在記憶體系統104與主機102之間傳遞控制、位址、資料及其他信號之一介面。
主機102可包含以通信方式耦合至一記憶體及匯流排控制件107之一或多個處理器105(例如，平行處理器、共處理器等)。舉例而言，處理器105可係一或多個微處理器或某一其他類型之控制電路，諸如一或多個特殊應用積體電路(ASIC)。計算系統100之其他組件亦可具有處理器。記憶體及匯流排控制件107可具有記憶體及直接以通信方式耦合至其之其他組件，舉例而言，動態隨機存取記憶體(DRAM)111、圖形使用者介面118或其他使用者介面(例如，顯示監視器、鍵盤、滑鼠等)。
記憶體及匯流排控制件107亦可具有以通信方式耦合至其之一週邊裝置及匯流排控制件109，其可又連接至一記憶體系統，諸如使用一通用串列匯流排(USB)介面之一快閃磁碟機119、一非揮發性記憶體主機控制介面(NVMHCI)快閃記憶體117或記憶體系統104。如讀者應瞭解，記憶體系統104可與一硬磁碟機(HDD)一同或替代一硬磁碟機(HDD)用於若干個不同計算系統中。圖1中所圖解說明之計算系統100係此一系統之一個實例；然而，本發明之實施例並不限於圖1中所展示之組態。
企業固態儲存設施係當前可由一或多個百萬兆位元組之儲存量及快速效能能力(舉例而言，每秒100 MB、每秒100 K輸入/輸出(IOPS)等)表徵之一類記憶體系統。根據本發明之一或多個實施例，可使用固態磁碟機(SSD)組件來組態一企業固態儲存設施。舉例而言，相對於圖1，記憶體系統104可係使用一或多個組件SSD實施之一企業固態儲存設施，該一或多個SSD由一記憶體系統控制器操作為一記憶體系統。
圖2係根據本發明之一或多個實施例之包含至少一個記憶體系統控制器204之一計算系統200之一方塊圖。作為一個實例，記憶體系統204可係一固態磁碟機(SSD)。記憶體系統204可經由一主機介面206耦合至一主機202且可包含一記憶體系統控制器215(例如，記憶體控制電路、韌體及/或軟體)及耦合至系統控制器215之一或多個記憶體裝置230-1、...、230-N。在一或多個實施例中，記憶體控制器215可係耦合至一印刷電路板之一特殊應用積體電路(ASIC)。
記憶體系統204包含一匯流排220以在記憶體裝置230-1、...、230-N與系統控制器215之間發送/接收各種信號(例如，資料信號、控制信號及/或位址信號)。儘管圖2中所圖解說明之實例包含單個匯流排220，但在某些實施例中記憶體系統204可包含一單獨資料匯流排(DQ匯流排)、控制匯流排及位址匯流排。匯流排220可具有各種類型之匯流排結構，包含但不限於與開放式NAND快閃介面(ONFI)、緊致型快閃介面、多媒體卡(MMC)、安全數位(SD)、CE-ATA、行業標準架構(ISA)、微通道架構(MSA)、擴展式ISA(EISA)、智慧型磁碟機電子器件(IDE)、VESA區域匯流排(VLB)、週邊組件互連件(PCI)、卡匯流排、通用串列匯流排(USB)、先進圖形埠(AGP)、個人電腦記憶體卡國際協會匯流排(PCMCIA)、火線(IEEE 1394)及小電腦系統介面(SCSI)相關之匯流排結構。
如圖2中所圖解說明，記憶體裝置230-1、...、230-N可包含若干個記憶體單元212-1、212-2、...、212-M，其為記憶體系統204提供一儲存體積。記憶體單元212-1、212-2、...、212-M可係晶粒或晶片，其可稱為邏輯單元(LUN)。如此，在各種實施例中，記憶體裝置230-1、...、230-N可係多晶片封裝(MCP)，其包含若干個晶粒212-1、212-2、...、212-M。作為一實例且如圖3A至3E中所圖解說明，例如，MCP 230-1、...、230-N可耦合至一印刷電路板(PCB)之任一側(例如，頂部或底部)。
記憶體單元212-1、212-2、...、212-M可包含一或多個記憶體胞陣列。在一或多個實施例中，記憶體單元212-1、212-2、...、212-M包含具有一NAND架構之快閃陣列；然而，各實施例並不限於一特定類型之記憶體陣列或陣列架構。
在各種實施例中且如圖2中所圖解說明，記憶體裝置230-1、...、230-N包含電路214，其經組態以經由匯流排220自系統控制器215接收及處理信號(例如，控制及/或資料信號)。儘管圖2中未展示，記憶體裝置230-1、...、230-N可包含用於經由匯流排220接收信號之資料輸入/輸出(例如，DQ接針)。如下文結合圖3進一步闡述，一資料匯流排(例如，DQ匯流排)可在外部於記憶體裝置230-1、...、230-N(例如，MCP)之間路由。DQ匯流排可經路由以使得記憶體裝置230-1、...、230-N之對應DQ接針耦合在一起。例如，假定記憶體裝置230-1、...、230-N各自具有8個DQ接針(編號為DQ0至DQ7)，則記憶體裝置230-1、...、230-N之DQ0接針將耦合在一起，DQ1接針將耦合在一起，DQ2接針將耦合在一起等。
然而，舉例而言，當記憶體裝置230-1、...、230-N位於一PCB之頂部側及底部側上時，則DQ接針相對於彼此翻轉，以使得需要對透過PCB路由之信號解擾碼以匹配等效編碼之DQ接針，此通常增加PCB上之信號路由之複雜性。因此，對應於由一PCB之一頂部側上之一記憶體裝置接收之資料信號之一資料型樣將由PCB之一底部側上之一記憶體裝置以一非反映方式接收。例如，若對應於一個二進制資料型樣11100000之資料信號由一PCB之頂部側上之一記憶體裝置接收，則相同二進制資料型樣由一PCB之底部側上之一記憶體裝置接收為1110000。然而，可藉由不將一PCB上之信號解擾碼而藉由以一反映方式將其向後連接來減少PCB之信號路由之複雜性。因此，對應於由一PCB之一頂部側上之一記憶體裝置接收且由其DQ接針接收之資料信號之一資料型樣將由PCB之一底部側上之一記憶體裝置以一反映方式接收。例如，若對應於一個二進制資料型樣11100000之資料信號由一PCB之頂部側上之一記憶體裝置接收，則相同二進制資料型樣由PCB之底部側上之一記憶體裝置接收為00000111。如此，底部側上之記憶體裝置即可稱為一「經反映」裝置。在某些先前方法中，記憶體裝置230-1、...、230-N可包含一額外輸入/輸出接針，其可設定為Hi/Lo以指示特定記憶體裝置是否經反映。如此，額外輸入/輸出接針之狀態可經查詢以判定一裝置是否經反映。
在本發明之一或多個實施例中，記憶體裝置230-1、...、230-N之電路214可包含一反映組件。反映組件214可經組態以回應於由若干個資料輸入/輸出(例如，DQ接針)接收之一特定資料型樣係發送至記憶體裝置之一特定資料型樣之一經反映版本之一判定而以電子方式反映由一記憶體裝置230-1、...、230-N隨後接收之資料信號。舉例而言，若記憶體裝置230-1、...、230-N正預期二進制資料型樣01111000且其接收二進制資料型樣00011110，則反映組件214可判定匯流排220係經反映的且可以電子方式反映在匯流排220上接收之後續資料以使得其對後續組件(例如，電路、邏輯等)顯現為未經反映的。
在一或多個實施例中，特定資料型樣可對應於自記憶體系統控制器215提供之一可反映初始化命令。舉例而言，在初始化時，(例如)一記憶體裝置230-1、...、230-N將正預期對應於初始化命令之一特定資料型樣。若由記憶體裝置接收之資料型樣係對應於所預期之初始化命令之資料型樣之一經反映版本，則反映組件將判定匯流排經反映以使得在匯流排上接收至裝置之後續資料將係經反映的且將對後續組件顯現為未經反映的。在一或多個實施例中，特定資料型樣可對應於一重設命令或在自記憶體系統控制器215提供之一重設命令之後接收之一第一命令。在一或多個實施例中，特定資料型樣可對應於自記憶體系統控制器215發送之一組態命令(例如，一讀取狀態命令)。
作為一實例，假定經由匯流排220(例如，自系統控制器215)將對應於一資料型樣11100000之資料信號提供至記憶體裝置230-1、...、230-N。未經反映裝置之反映組件214將判定所接收之資料型樣未經反映，此乃因該資料型樣與記憶體裝置預期接收之資料型樣相同(例如，資料輸入/輸出DQ0至DQ7對應於該資料型樣之適當位元)。然而，經反映裝置之反映組件214將接收資料型樣11100000之一經反映版本(例如，經反映裝置將接收00000111)。基於由反映組件214判定所接收之資料型樣係提供至記憶體裝置之資料型樣之一經反映版本，反映組件214可以電子方式反映由經反映記憶體裝置接收之後續資料信號。舉例而言，一旦反映組件214判定所接收之資料型樣係一經反映版本，則隨後接收之資料信號可由組件214自動反映。如此，記憶體裝置230-1、...、230-N之反映組件214可回應於所接收之資料信號而將裝置之資料輸入/輸出組態為經反映或未經反映。
在一或多個實施例中，記憶體裝置230-1、...、230-N之電路214可包含除一反映組件以外之電路。作為一實例，電路214可包含用於對記憶體裝置230-1、...、230-N之記憶體單元212-1,212-2、...、212-M執行諸如資料讀取、寫入及抹除操作等操作之控制電路。
圖3A至3E圖解說明根據本發明之一或多個實施例之電連接之記憶體組件。舉例而言，該等記憶體組件可係圖2中所闡述之諸如記憶體裝置230-1、...、230-N等記憶體裝置及/或諸如系統控制器215等記憶體控制器。然而，各實施例並不限於一特定類型之記憶體組件。儘管圖3A至3E中僅展示一資料匯流排(例如，DQ匯流排)，但熟習此項技術者應瞭解，可在所圖解說明之記憶體組件之間連接其他信號。
圖3A圖解說明兩個電連接之記憶體組件A及B。在此實例中，可將兩個記憶體組件放置於一PCB之頂部側上。在外部於組件A與B之間路由一DQ匯流排。記憶體組件A與B之間的連接圖解說明為直線，此乃因DQ匯流排上之等效命名之DQ信號係對準的(例如，組件A之DQ1與組件B之DQ1對準等)。如此，DQ輸入/輸出之間的路由較簡單且不需要將經過PCB之信號解擾碼。
圖3B圖解說明兩個電連接之記憶體組件A及B。在此實例中，將記憶體組件A放置於一PCB之頂部側上且將記憶體組件B放置於PCB之底部側上。在外部於組件A與B之間路由一DQ匯流排。由於記憶體組件B位於PCB之與記憶體組件A相對之一側上，因此對應於記憶體組件B之資料信號經翻轉以連接對應於組件A及B之等效命名之DQ信號。PCB中之通孔用以提供自PCB之頂部至底部之路由以連接組件A及B之等效編號之DQ輸入/輸出。如此，DQ輸入/輸出之間的路由比圖3A中所圖解說明之路由更複雜，舉例來說，其可需要在PCB上解擾碼。
圖3C圖解說明三個電連接之記憶體組件A、B及C。在此實例中，將記憶體組件A及B放置於一PCB之頂部側上且將記憶體組件C放置於PCB之底部側上。記憶體組件B及C兩者皆包含在記憶體組件A對面在外部路由之一DQ匯流排。記憶體組件A與B之間的連接圖解說明為直線，此乃因DQ匯流排上之等效命名之DQ信號係對準的(例如，組件A之DQ1與組件B之DQ1對準等)。然而，由於記憶體組件C位於PCB之與記憶體組件A(及B)相對之一側上，因此對應於記憶體組件C之資料信號經翻轉以連接對應於組件A、B及C之等效命名之DQ信號。如此，PCB之頂部側上之信號不需要解擾碼，而底部側上之信號需要解擾碼。
圖3D圖解說明兩個電連接之記憶體組件A及B。在此實例中，將記憶體組件A放置於一PCB之頂部側上且將記憶體組件B放置於PCB之底部側上。在外部於組件A與B之間路由一DQ匯流排。儘管圖3D中未展示，但記憶體組件B包含一反映組件(例如，諸如圖2中所展示之組件214)。如此，當跨越DQ匯流排將資料信號提供至記憶體組件B時，組件B之反映組件可判定(例如，識別)該等信號係經反映的且可組態其資料輸入/輸出以使得DQ7係DQ0、DQ6係DQ1、DQ5係DQ2、DQ4係DQ3、DQ3係DQ4、DQ2係DQ5、DQ1係DQ6且DQ0係DQ7。如此，不需要將組件A與B之間的電路由解擾碼(例如，記憶體組件A與B之間的連接圖解說明為直線)。在無根據本文中所闡述之實施例之一反映組件之情況下，記憶體組件A與B之間的路由將類似於圖3B中所展示之路由。因此，例如，與圖3B中所圖解說明之實體路由相比，圖3D中所圖解說明之記憶體組件A與B之間的實體路由係簡化的。
圖3E圖解說明三個電連接之記憶體組件A、B及C。在此實例中，將記憶體組件A及B放置於一PCB之頂部側上且將記憶體組件C放置於PCB之底部側上。記憶體組件B及C兩者皆包含在記憶體組件A對面在外部路由之一DQ匯流排。儘管圖3E中未展示，但組件B及C兩者皆可包含一反映組件(例如，諸如圖2中所展示之組件214)。作為一實例，當跨越DQ匯流排將資料信號提供至記憶體組件C時，組件C之反映組件可判定該等信號係經反映的且可組態其資料輸入/輸出以使得DQ7係DQ0、DQ6係DQ1、DQ5係DQ2、DQ4係DQ3、DQ3係DQ4、DQ2係DQ5、DQ1係DQ6且DQ0係DQ7(例如，可回應於接收到一資料型樣之一經反映版本而啟動記憶體組件C之反映功能)。相比而言，當跨越DQ匯流排將相同資料信號提供至記憶體組件B時，裝置B中之反映組件接收如未經反映之資料信號；因此，不啟動記憶體組件B之反映功能，此乃因不需要將A與B之間的電路由解擾碼。在無根據本文中所闡述之實施例之一反映組件之情況下，記憶體組件A與C之間的路由將類似於圖3C中所展示之路由。因此，例如，與圖3C中所圖解說明之實體路由相比，圖3E中所圖解說明之記憶體組件A與C之間的實體路由係簡化的。
圖4係根據先前技術之一記憶體系統之一部分之一方塊圖。圖4中所圖解說明之記憶體系統包含一系統控制器425。系統控制器425可控制跨越若干個記憶體通道之存取。在此實例中，控制器425包含若干個通道控制器427-0、427-1、...、427-N，其各自控制對一各別記憶體通道之存取。
在圖4中所展示之實例中，通道控制器427-N經由一匯流排422(例如，一資料及控制匯流排)耦合至一第一記憶體裝置432-1及一第二記憶體裝置432-2。記憶體裝置432-1及432-2中之每一者包含8個記憶體單元412-0至412-7。作為一實例，記憶體單元412-0至421-7可係記憶體晶粒且記憶體裝置432-1及432-2可係多晶片封裝。在此實例中，記憶體裝置432-1及432-2中之每一者包含四個晶片啟用(CE)接針438-1(CE1)、438-2(CE2)、438-3(CE3)及438-4(CE4)，其自通道控制器427-N接收CE信號。如此，系統控制器425包含入個CE接針，其專用於將CE信號提供至記憶體裝置432-1及432-2。儘管圖4中未展示，但通道控制器427-0至427-N中之每一者可耦合至若干個記憶體裝置(例如，在此實例中係兩個)。如此，若系統控制器425包含32個通道，其中每一通道對應於兩個記憶體裝置，則CE接針之總數目將係256。
圖5係根據本發明之一或多個實施例之一記憶體系統之一方塊圖。與先前記憶體系統(諸如，上文結合圖4所闡述之記憶體系統)相比，圖5中所圖解說明之實施例可提供減少之接針計數。圖5中所圖解說明之記憶體系統包含一系統控制器525。系統控制器525可控制跨越若干個記憶體通道之存取。在此實例中，控制器525包含若干個通道控制器527-0、527-1、...、527-N，其各自控制對一各別記憶體通道之存取。
在圖5中所展示之實例中，通道控制器527-N經由一匯流排522(例如，一資料及控制匯流排)耦合至若干個記憶體裝置530-1、...、530-M。在此實例中，記憶體裝置530-1、...、530-M中之每一者包含8個記憶體單元(例如，晶粒)512-0至512-7。作為一實例，記憶體裝置530-1、...、530-M可係多晶片封裝。在圖5中所圖解說明之系統中，記憶體裝置530-1、...、530-M各自包含一裝置控制器514。裝置控制器514可回應於來自系統控制器525之信號而對記憶體裝置530-1、...、530-M之記憶體單元512-0至512-7執行各種操作。
在此實例中，記憶體裝置530-1、...、530-M中之每一者包含四個晶片啟用(CE)接針538-1(CE1)、538-2(CE2)、538-3(CE3)及538-4(CE4)，其自通道控制器527-N接收CE信號。然而，與圖4中所圖解說明之實例中不同，來自系統控制器525之一單個接針(例如，528-0)之一CE信號由對應於特定記憶體通道(例如，通道N)之若干個記憶體裝置530-1、...、530-M共用。如此，與通道控制器527-N相關聯之剩餘CE接針(例如，528-1至528-7)可用於其他目的或經消除以減少與系統控制器525相關聯之總接針計數。例如，與圖4中所圖解說明之實例相比，系統控制器525將包含32個CE接針(例如，針對32個通道中之每一者有一個CE接針)替代256個CE接針(例如，針對32通道中之每一者有八個)。
圖6係根據本發明之一或多個實施例之一記憶體系統之一部分之一方塊圖。圖6中所圖解說明之實施例包含若干個記憶體裝置630-0、630-1、630-2及630-3且圖解說明根據本發明之一或多個實施例之用於接針減少之一實例性拓撲。記憶體裝置630-0、630-1、630-2及630-3可係諸如圖5中所展示之裝置530-1至530-M等記憶體裝置。作為一實例，記憶體裝置630-0、630-1、630-2及630-3可係NAND記憶體裝置。
在圖6中所圖解說明之實例中，裝置630-0、630-1、630-2及630-3中之每一者包含一啟用輸入接針639及一啟用輸出接針641。例如，裝置630-0包含啟用輸入接針639-0(ENi_0)及啟用輸出接針641-0(ENo_0)，裝置630-1包含啟用輸入接針639-1(ENi_1)及啟用輸出接針641-1(ENo_1)，裝置630-2包含啟用輸入接針639-2(ENi_2)及啟用輸出接針641-2(ENo_2)，且裝置630-3包含啟用輸入接針639-3(ENi_3)及啟用輸出接針641-3(ENo_3)。
如所圖解說明，可在記憶體裝置630-0、630-1、630-2及630-3之間形成一菊鏈組態。在此實例中，裝置630-0之啟用輸入接針639-0與裝置630-3之啟用輸出接針641-3不連接(NC)。在如圖6中所展示之一菊鏈組態中，其他裝置之啟用輸入接針639連接至前一裝置之啟用輸出接針641。
如圖6中所圖解說明，且如上文結合圖5所闡述，記憶體裝置630-0、630-1、630-2及630-3中之每一者共用來自一系統控制器(例如，圖5中所展示之系統控制器525)之一共同CE接針。例如，晶片啟用接針644(CE0_n)由記憶體裝置630-0、630-1、630-2及630-3中之每一者之晶片啟用接針638-1(CE1)共用。記憶體裝置630-0、630-1、630-2及630-3中之每一者之CE1接針對應於一特定目標體積613-0、613-1、613-2、613-3。一目標體積可係指一記憶體裝置內共用一特定CE信號之若干個記憶體單元(例如，晶粒或LUN)。可給該等目標體積中之每一者指派一體積位址。在此實例中，給目標體積613-0指派體積位址H0N0，給目標體積613-1指派體積位址H0N1，給目標體積613-2指派體積位址H0N2且給目標體積613-3指派體積位址H0N3。在一或多個實施例中，可在記憶體系統之初始化時將體積位址指派給特定目標體積。
在操作中，啟用輸入接針639-0、639-1、639-2及639-3之狀態判定各別記憶體裝置630-0、630-1、630-2及630-3是否能夠接受命令。舉例而言，若一特定裝置之啟用輸入接針係高且該裝置之CE接針638-1係低，則該特定裝置可接受命令。若該特定裝置之啟用輸入係低或CE接針638-1係高，則該裝置不可接受命令。可由系統控制器發佈一體積選擇命令以選擇耦合至系統控制器之一特定CE接針644之一特定目標體積(例如，613-0、613-1、613-2、613-3)。以此方式，體積定址可用以存取記憶體裝置630-0、630-1、630-2及630-3之目標體積。
本發明之實施例並不限於圖6中所圖解說明之拓撲。例如，各實施例並不限於一菊鏈拓撲。
結論
本發明包含用於資料信號反映之方法、裝置及系統。一或多個方法包含在一記憶體組件之若干個資料輸入/輸出上接收一特定資料型樣(例如，經由一資料匯流排)，及回應於判定由該記憶體組件接收該特定資料型樣之一反映版本，將若干個資料輸入/輸出組態為經反映。
應理解，當將一元件稱為「位於」另一元件「上」、「連接至」另一元件或「與」另一元件「耦合」時，其可係直接位於另一元件上、連接至另一元件或與另一元件耦合，或可存在介入元件。相比而言，當將一元件稱為「直接位於」另一元件「上」、「直接連接至」另一元件，或「直接與」另一元件「耦合」時，不存在介入元件或層。如本文中所使用，術語「及/或」包含相關聯所列舉物項中之一或多者之任一及全部組合。如本文中所使用，除非另有說明，否則術語「或(or)」意指邏輯包含性或。即，「A或B」可包含(僅A)、(僅B)或(A及B兩者)。換言之，「A或B」可意指「A及/或B」或「A及B中之一或多者」。
儘管本文中已圖解說明及闡述了特定實施例，但熟習此項技術者應瞭解，經計算以達成相同結果之一配置可替代所展示之特定實施例。本發明意欲涵蓋本發明之一或多個實施例之更改或變化形式。應理解，已以一說明性方式而非一限制性方式做出以上說明。在審閱以上說明後，熟習此項技術者將明瞭以上實施例之組合及本文中未特定闡述之其他實施例。本發明之一或多個實施例之範疇包含其中使用以上結構及方法之其他應用。因此，應參考隨附申請專利範圍連同授權此等申請專利範圍之等效物之全部範圍一起來判定本發明之一或多個實施例之範疇。
在前述實施方式中，出於簡化本發明之目的而將某些特徵一起集合於一單個實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比每一請求項中所明確陳述之特徵更多的特徵之一意圖。而是，如以下申請專利範圍反映：發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，藉此將以下申請專利範圍併入至實施方式中，其中每一請求項獨立地作為一單獨實施例。
100．．．計算系統
102．．．主機
104．．．記憶體系統
105．．．處理器
106．．．主機介面
107．．．記憶體及匯流排控制件
109．．．週邊裝置及匯流排控制件
111．．．動態隨機存取記憶體(DRAM)
117．．．非揮發性記憶體主機控制介面(NVMHCI)快閃記憶體
118．．．圖形使用者介面
119．．．快閃磁碟機
200．．．計算系統
202．．．主機
204．．．記憶體系統
206．．．主機介面
212-1．．．記憶體單元/晶粒
212-2．．．記憶體單元/晶粒
212-M．．．記憶體單元/晶粒
214．．．電路/反映組件
215．．．記憶體系統控制器
220．．．匯流排
230-1．．．記憶體裝置
230-N．．．記憶體裝置
412-0．．．記憶體單元
412-1．．．記憶體單元
412-2．．．記憶體單元
412-3．．．記憶體單元
412-4．．．記憶體單元
412-5．．．記憶體單元
412-6．．．記憶體單元
412-7．．．記憶體單元
422．．．匯流排
425．．．系統控制器
427-0．．．通道控制器
427-1．．．通道控制器
427-N．．．通道控制器
432-1．．．第一記憶體裝置
432-2．．．第二記憶體裝置
438-1．．．晶片啟用接針(CE1)
438-2．．．晶片啟用接針(CE2)
438-3．．．晶片啟用接針(CE3)
438-4．．．晶片啟用接針(CE4)
512-0．．．記憶體單元(晶粒)
512-1．．．記憶體單元(晶粒)
512-2．．．記憶體單元(晶粒)
512-3．．．記憶體單元(晶粒)
512-4．．．記憶體單元(晶粒)
512-5．．．記憶體單元(晶粒)
512-6．．．記憶體單元(晶粒)
512-7．．．記憶體單元(晶粒)
514．．．裝置控制器
522．．．匯流排
525．．．系統控制器
527-0．．．通道控制器
527-1．．．通道控制器
527-N．．．通道控制器
528-0．．．晶片啟用接針(CE0)
528-1．．．晶片啟用接針(CE1)
528-2．．．晶片啟用接針(CE2)
528-3．．．晶片啟用接針(CE3)
528-4．．．晶片啟用接針(CE4)
528-5．．．晶片啟用接針(CE5)
528-6．．．晶片啟用接針(CE6)
528-7．．．晶片啟用接針(CE7)
530-1．．．記憶體裝置
530-M．．．記憶體裝置
538-1．．．晶片啟用接針(CE1)
538-2．．．晶片啟用接針(CE2)
538-3．．．晶片啟用接針(CE3)
538-4．．．晶片啟用接針(CE4)
613-0．．．目標體積
613-1．．．目標體積
613-2．．．目標體積
613-3．．．目標體積
630-0．．．記憶體裝置
630-1．．．記憶體裝置
630-2．．．記憶體裝置
630-3．．．記憶體裝置
638-1．．．晶片啟用接針(CE1)
639-0．．．啟用輸入接針(ENi_0)
639-1．．．啟用輸入接針(ENi_1)
639-2．．．啟用輸入接針(ENi_2)
639-3．．．啟用輸入接針(ENi_3)
641-0．．．啟用輸出接針(ENo_0)
641-1．．．啟用輸出接針(ENo_1)
641-2．．．啟用輸出接針(ENo_2)
641-3．．．啟用輸出接針(ENo_3)
644．．．晶片啟用接針(CE0_N)
A．．．記憶體組件
B．．．記憶體組件
C．．．記憶體組件
DQ0．．．接針/資料輸入/輸出
DQ1．．．接針/資料輸入/輸出
DQ2．．．接針/資料輸入/輸出
DQ3．．．接針/資料輸入/輸出
DQ4．．．接針/資料輸入/輸出
DQ5．．．接針/資料輸入/輸出
DQ6．．．接針/資料輸入/輸出
DQ7．．．接針/資料輸入/輸出
圖1係根據本發明之一或多個實施例之一計算系統之一方塊圖。
圖2係根據本發明之一或多個實施例之包含至少一個記憶體系統之一計算系統之一方塊圖。
圖3A至3E圖解說明根據本發明之一或多個實施例之電連接之記憶體組件。
圖4係根據先前技術之一記憶體系統之一部分之一方塊圖。
圖5係根據本發明之一或多個實施例之一記憶體系統之一方塊圖。
圖6係根據本發明之一或多個實施例之一記憶體系統之一部分之一方塊圖。
A．．．記憶體組件
B．．．記憶體組件
C．．．記憶體組件
DQ0．．．接針/資料輸入/輸出
DQ1．．．接針/資料輸入/輸出
DQ2．．．接針/資料輸入/輸出
DQ3．．．接針/資料輸入/輸出
DQ4．．．接針/資料輸入/輸出
DQ5．．．接針/資料輸入/輸出
DQ6．．．接針/資料輸入/輸出
DQ7．．．接針/資料輸入/輸出

Claims (14)

  1. 一種用於資料信號反映之方法，其包括：在一記憶體組件之若干個資料輸入/輸出上接收一資料型樣；判定由該記憶體組件接收之該資料型樣是否為一特定資料型樣之一經反映版本(mirrored version)；及若由該記憶體組件接收之該資料型樣為該特定資料型樣之該經反映版本，將該若干個資料輸入/輸出組態為經反映；其中該特定資料型樣之該經反映版本係該特定資料型樣之一反向順序。
  2. 如請求項1之方法，其中將該若干個資料輸入/輸出組態為經反映包含反映(mirroring)由該記憶體組件接收之後續資料信號。
  3. 如請求項1之方法，其中該記憶體組件包括一記憶體裝置，且其中接收該特定資料型樣包括自經由一資料匯流排耦合至該記憶體裝置之一記憶體控制器接收該特定資料型樣。
  4. 如請求項1至3中任一項之方法，其中組態該若干個資料輸入/輸出包括使用該記憶體組件內之一反映組件將該若干個資料輸入/輸出組態為經反映。
  5. 如請求項4之方法，其包含使用該反映組件反映由該記憶體組件接收之後續資料信號。
  6. 一種用於資料信號反映之方法，其包括： 在一記憶體組件之若干個資料輸入/輸出上接收一資料型樣，該記憶體組件包含一反映組件；判定在該記憶體組件處接收之該資料型樣是否為一特定資料型樣之一經反映版本；及若在該記憶體組件處接收之該資料型樣為該特定資料型樣之該經反映版本，啟動該反映組件之一資料反映功能；其中該特定資料型樣之該經反映版本係該特定資料型樣之一反向順序。
  7. 如請求項6之方法，其中啟動該資料反映功能包含將該若干個資料輸入/輸出組態為經反映。
  8. 如請求項6至7中任一項之方法，其包含以電子方式反映由該記憶體組件隨後接收之資料信號。
  9. 一種記憶體組件，其包括：若干個資料輸入/輸出，其用以接收資料信號；及一資料反映組件，其判定由該若干個資料輸入/輸出接收之一資料型樣是否為發送至該記憶體組件之一特定資料型樣之一經反映版本，且若由該若干個資料輸入/輸出接收之該資料型樣為發送至該記憶體組件之該特定資料型樣之該經反映版本，以電子方式反映由該記憶體組件隨後接收之資料信號；其中該特定資料型樣之該經反映版本係該特定資料型樣之一反向順序。
  10. 如請求項9之記憶體組件，其中發送至該記憶體組件之 該特定資料型樣對應於一可反映初始化命令。
  11. 如請求項9之記憶體組件，其中發送至該記憶體組件之該特定資料型樣對應於在一重設命令之後的一第一命令。
  12. 如請求項9之記憶體組件，其中發送至該記憶體組件之該特定資料型樣對應於一讀取狀態命令。
  13. 一種記憶體系統，其包括：若干個記憶體裝置，其各自包含若干個資料輸入/輸出；及一記憶體控制器，其耦合至該若干個記憶體裝置；其中該若干個記憶體裝置中之至少一者包含一反映組件，該反映組件經組態以：判定自該記憶體控制器發送至該至少一個記憶體裝置之一資料型樣是否係一特定資料型樣之一經反映版本；且若發送至該至少一個記憶體裝置之該資料型樣係該特定資料型樣之該經反映版本，以電子方式反映由該至少一個記憶體裝置接收之後續資料信號；其中該特定資料型樣之該經反映版本係該特定資料型樣之一反向順序。
  14. 一種記憶體系統，其包括：若干個記憶體裝置，其各自包含若干個資料輸入/輸出；及一記憶體控制器，其耦合至該若干個記憶體裝置且經 組態以將資料信號提供至該若干個記憶體裝置；其中該若干個記憶體裝置中之至少一者包含一反映組件，且該反映組件回應於判定提供至該等記憶體裝置之一資料型樣為一特定資料型樣之一經反映版本而啟動之一資料反映功能；其中該特定資料型樣之該經反映版本係該特定資料型樣之一反向順序。
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