KR101661018B1

KR101661018B1 - 데이터 신호 미러링

Info

Publication number: KR101661018B1
Application number: KR1020137013870A
Authority: KR
Inventors: 마이클 엠. 아브라함; 피터 필리
Original assignee: 마이크론 테크놀로지, 인크.
Priority date: 2010-11-02
Filing date: 2011-10-24
Publication date: 2016-09-28
Also published as: US20120109896A1; CN103229241B; EP2636038B1; TW201234179A; CN103229241A; US10108684B2; JP2013542529A; EP2636038A4; TWI599878B; WO2012060858A1; EP2636038A1; KR20130085049A; JP5626670B2

Abstract

데이터 신호 미러링을 위한 방법, 디바이스 및 시스템이 기술되어 있다. 하나 이상의 방법은 메모리 구성요소의 다수의 데이터 입력/출력을 통해 특정의 데이터 패턴을 수신하는 단계, 및 특정의 데이터 패턴의 미러링된 버전이 메모리 구성요소에 의해 수신된 것으로 판정한 것에 응답하여, 다수의 데이터 입력/출력을 미러링하도록 구성하는 단계를 포함한다.

Description

데이터 신호 미러링{DATA SIGNAL MIRRORING}

우선권 정보

본 출원은 2010년 11월 2일자로 출원된 미국 가특허 출원 제61/409,369호 및 2011년 3월 11일자로 출원된 미국 정규 특허 출원 제13/046,420호를 기초로 한 정규 특허 출원이며, 이들 기초 출원의 전체 내용은 참조로 본 명세서에 병합된다.

기술분야

본 개시 내용은 일반적으로 반도체 메모리 디바이스, 방법 및 시스템에 관한 것이며, 보다 상세하게는 데이터 신호 미러링을 위한 방법, 디바이스 및 시스템에 관한 것이다.

메모리 디바이스는 전형적으로 컴퓨터 또는 기타 전자 장치 내에 내부, 반도체, 집적 회로로서 제공되어 있다. 휘발성 및 비휘발성 메모리를 비롯한 여러 종류의 메모리가 있다. 휘발성 메모리는 그의 정보를 유지하는 데 전원을 필요로 할 수 있고, 그 중에서도 특히, 랜덤 액세스 메모리(random-access memory: RAM), 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM), 동기 동적 랜덤 액세스 메모리(synchronous dynamic random access memory: SDRAM)를 포함한다. 비휘발성 메모리는 전원이 공급되지 않을 때에 저장된 정보를 유지시킴으로써 영속적인 정보를 제공할 수 있고, 그 중에서도 특히, NAND 플래시 메모리, NOR 플래시 메모리, 판독 전용 메모리(read only memory: ROM), 전기적으로 소거가능하고 프로그래밍가능한 ROM(Electrically Erasable Programmable ROM: EEPROM), 소거가능하고 프로그래밍 가능한 ROM(Erasable Programmable ROM: EPROM), 상변화 랜덤 액세스 메모리(phase change random access memory: PCRAM), 저항 랜덤 액세스 메모리(resistive random access memory: RRAM), 및 자성 액세스 랜덤 메모리(magnetic random access memory: MRAM), 예컨대, 스핀 토크 전달 랜덤 액세스 메모리(spin torque transfer random access memory: STTRAM)를 포함한다.

메모리 디바이스는 서로 결합되어 고체상태 드라이브(solid state drive: SSD)를 형성할 수 있다. SSD는 다양한 다른 종류의 비휘발성 및 휘발성 메모리 중에서 비휘발성 메모리(예컨대, NAND 플래시 메모리 및 NOR 플래시 메모리)를 포함할 수 있고, 및/또는 휘발성 메모리(예컨대, DRAM 및 SRAM)를 포함할 수 있다. SSD는 하드 디스크 드라이브를 컴퓨터의 주 저장 장치로서 대체하기 위해 사용될 수 있는데, 그 이유는 SSD가 성능, 크기, 무게, 견고성, 동작 온도 범위, 및 전력 소비의 면에서 하드 디스크보다 장점을 가질 수 있기 때문이다. 예를 들어, SSD는, 자기 디스크 드라이브와 비교할 때, 가동 부분이 없는 것으로 인해 우수한 성능을 가질 수 있으며, 이에 따라 자기 디스크 드라이브와 연관된 탐색 시간, 대기 시간, 및 기타 전기 기계적 지연을 피할 수 있다. SSD 제조업체는 내부 배터리 전원을 사용하지 않을 수 있는 플래시 SSD를 제작하기 위해 비휘발성 플래시 메모리를 사용할 수 있으며, 따라서 드라이브가 더 다양하고 소형으로 될 수 있다.

SSD는 하나 이상의 개별 메모리 패키지를 포함할 수 있고, 이들 메모리 패키지 중 하나 이상이 멀티칩 패키지(multi-chip package: MCP)일 수 있다. MCP는 그 안에 다수의 메모리 다이(die) 또는 칩을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "다수의" 어떤 것이라는 것은 하나 이상의 이러한 것을 말할 수 있다. 예를 들어, MCP와 연관되어 있는 메모리 칩 및/또는 다이는 주변 회로와 함께 다수의 메모리 어레이를 포함할 수 있다. 메모리 어레이는 다수의 물리적인 블록으로 구성된 메모리 셀을 포함할 수 있다. 또한, MCP의 칩/다이는 논리 유닛(logical unit: LUN)이라고도 할 수 있다.

메모리 시스템 및 메모리 시스템 구성요소와 연관된 크기 및 전력 소비의 감소가 바람직하다. 또한, 메모리 시스템 및 구성요소의 크기가 변할 때 메모리 시스템 내에서 신호 무결성을 유지하는 것이 바람직하다.

도 1은 본 개시 내용의 하나 이상의 실시예에 따른 컴퓨팅 시스템의 블록도;
도 2는 본 개시 내용의 하나 이상의 실시예에 따른 적어도 하나 이상의 메모리 시스템을 포함하는 컴퓨팅 시스템의 블록도;
도 3a 내지 도 3e는 본 개시 내용의 하나 이상의 실시예에 따른 전기적으로 연결된 메모리 구성요소(memory component)를 나타낸 도면;
도 4는 종래 기술에 따른 메모리 시스템의 일부분의 블록도;
도 5는 본 개시 내용의 하나 이상의 실시예에 따른 메모리 시스템의 일부분의 블록도;
도 6은 본 개시 내용의 하나 이상의 실시예에 따른 메모리 시스템의 일부분의 블록도.

본 개시 내용은 데이터 신호 미러링을 위한 방법, 디바이스 및 시스템을 포함한다. 하나 이상의 방법은 (예컨대, 데이터 버스를 거쳐) 메모리 구성요소의 다수의 데이터 입력/출력을 통해 특정의 데이터 패턴을 수신하는 단계, 및 특정의 데이터 패턴의 미러링된 버전이 메모리 구성요소에 의해 수신된 것으로 판정한 것에 응답하여, 다수의 데이터 입력/출력을 미러링하도록 구성하는 단계를 포함한다.

본 개시 내용의 실시예는, 종래의 방식과 비교하여, 동일한 인쇄 회로 기판(printed circuit board: PCB)에 결합된 메모리 디바이스 간의 향상된 배선뿐만 아니라, 메모리 디바이스 내에서 신호 무결성을 유지 및/또는 향상시키는 것과 같은 다양한 이점을 제공할 수 있다. 실시예는 또한, 종래의 시스템과 비교하여, 메모리 시스템의 메모리 용량을 증가시키는 것 및/또는 메모리 시스템 제어기와 연관된 핀 수를 감소시키는 것과 같은 이점을 제공할 수 있다.

본 개시 내용에 대한 이하의 상세한 설명에서, 본 명세서의 일부를 형성하고 본 개시 내용의 하나 이상의 실시예가 어떻게 실시될 수 있는지가 예시로서 도시되어 있는 첨부 도면을 참조한다. 이들 실시예는 기술 분야의 당업자가 본 개시 내용의 실시예를 실시할 수 있게 해주기에 충분할 정도로 상세하게 기술되어 있고, 본 개시 내용의 범위를 벗어나지 않고서 다른 실시예가 이용될 수 있다는 것과 프로세스, 전기적 및/또는 구조적 변경이 행해질 수 있다는 것을 잘 알 것이다. 본 명세서에서 사용되는 바와 같이, 특히 도면에서의 참조 번호와 관련하여, 지정자 "N" 및 "M"은 그렇게 지정된 다수의 특정 특징이 본 개시 내용의 하나 이상의 실시예에 포함될 수 있다는 것을 나타낸다.

본 명세서의 도면은 첫번째 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 숫자들이 도면에서의 요소 또는 구성요소를 식별해주도록 하는 번호 부여 규칙을 따르고 있다. 상이한 도면들 간의 유사한 구성요소는 유사한 숫자를 사용하여 식별될 수 있다. 예를 들어, (104)는 도 1의 구성요소("04")를 나타낼 수 있고 유사한 구성요소가 도 2에서 (204)로 표시될 수 있다. 잘 알 것인 바와 같이, 본 명세서에서 다양한 실시예에 나오는 요소들은, 본 개시 내용의 다수의 부가적인 실시예를 제공하기 위하여, 부가, 교환 및/또는 제거될 수 있다. 그에 부가하여, 잘 알 것인 바와 같이, 도면에서 제공되는 요소의 비율과 상대적 스케일은 본 발명의 실시예를 예시하기 위한 것이며, 제한적 의미로 보아서는 안된다.

도 1은 본 개시 내용의 하나 이상의 실시예에 따른 컴퓨팅 시스템의 기능 블록도이다. 컴퓨팅 시스템(100)은 호스트(102)에 통신 연결된 메모리 시스템(104), 예를 들어, 하나 이상의 SSD를 포함한다. 메모리 시스템(104)은, 예를 들어, 백플레인(backplane) 또는 버스와 같은 인터페이스(106)를 통해 호스트(102)에 통신 연결될 수 있다.

예시적인 호스트(102)는, 호스트 시스템 중에서도 특히, 랩톱 컴퓨터, 퍼스널 컴퓨터, 디지털 카메라, 디지털 기록 및 재생 장치, 이동 전화, PDA, 메모리 카드 리더, 및 인터페이스 허브를 포함할 수 있다. 인터페이스(106)는, 커넥터와 인터페이스 중에서도 특히, SATA(serial advanced technology attachment), PCIe(peripheral component interconnect express) 또는 범용 직렬 버스(universal serial bus: USB)를 포함할 수 있다. 일반적으로, 그렇지만, 호스트 인터페이스(106)는 메모리 시스템(104)과 호스트(102) 사이에서 제어 신호, 주소 신호, 데이터 신호 및 기타 신호를 전달하는 인터페이스를 제공할 수 있다.

호스트(102)는 메모리 및 버스 제어부(107)에 통신 연결된 하나 이상의 프로세서(105)(예컨대, 병렬 프로세서, 코프로세서(co-processors) 등)를 포함할 수 있다. 프로세서(105)는 하나 이상의 마이크로프로세서, 또는, 예를 들어, 하나 이상의 애플리케이션 주문형 집적 회로(application-specific integrated circuit: ASIC)와 같은 어떤 다른 종류의 제어 회로일 수 있다. 컴퓨팅 시스템(100)의 다른 구성요소가 또한 프로세서를 가질 수 있다. 메모리 및 버스 제어부(107)는 그에 직접 통신 연결된 메모리 및 기타 구성요소, 예를 들어, DRAM(111), 그래픽 사용자 인터페이스(118), 또는 기타 사용자 인터페이스(예컨대, 디스플레이 모니터, 키보드, 마우스 등)를 가질 수 있다.

메모리 및 버스 제어부(107)는 또한 그에 통신 연결된 주변 장치 및 버스 제어부(109)를 가질 수 있으며, 이 주변 장치 및 버스 제어부는 차례로 USB 인터페이스를 사용하는 플래시 드라이브(119), 비휘발성 메모리 호스트 제어 인터페이스(non-volatile memory host control interface: NVMHCI) 플래시 메모리(117), 또는 메모리 시스템(104)과 같은 메모리 시스템에 연결될 수 있다. 읽는 사람은 잘 알 것인 바와 같이, 메모리 시스템(104)은 다수의 다른 컴퓨팅 시스템에서 하드 디스크 드라이브(HDD)에 부가하여 또는 그 대신에 사용될 수 있다. 도 1에 도시된 컴퓨팅 시스템(100)은 그러한 시스템의 한 예이지만, 본 개시 내용의 실시예는 도 1에 도시된 구성으로 제한되지 않는다.

기업용 고체 상태 저장 기기는 현재 수 테라바이트의 저장 및 빠른 수행 능력(예를 들어, 100MB/sec, 100K IOPS(inputs/outputs per second) 등)으로 특징지워질 수 있는 한 부류의 메모리 시스템이다. 본 개시 내용의 하나 이상의 실시예에 따르면, 기업용 고체 상태 저장 기기는 SSD 구성요소를 사용하여 구성될 수 있다. 예를 들어, 도 1과 관련하여, 메모리 시스템(104)은 하나 이상의 구성요소 SSD를 사용하여 구현되는 기업용 고체 상태 저장 기기일 수 있으며, 하나 이상의 SSD는 메모리 시스템 제어기에 의해 메모리 시스템으로서 동작된다.

도 2는 본 개시 내용의 하나 이상의 실시예에 따른 적어도 하나의 메모리 시스템(204)을 포함하는 컴퓨팅 시스템(200)의 블록도이다. 한 예로서, 메모리 시스템(204)은 SSD일 수 있다. 메모리 시스템(204)은 호스트 인터페이스(206)를 통해 호스트(202)에 결합될 수 있고, 메모리 시스템 제어기(215)(예컨대, 메모리 제어 회로, 펌웨어 및/또는 소프트웨어), 및 시스템 제어기(215)에 연결된 하나 이상의 메모리 디바이스(230-1, ..., 230-N)를 포함할 수 있다. 하나 이상의 실시예에서, 메모리 제어기(215)는 인쇄 회로 기판에 결합된 ASIC일 수 있다.

메모리 시스템(204)은 메모리 디바이스(230-1, ..., 230-N)와 시스템 제어기(215) 사이에서 다양한 신호(예컨대, 데이터 신호, 제어 신호, 및/또는 주소 신호)를 송신/수신하는 버스(220)를 포함한다. 도 2에 도시된 예가 단일 버스(220)를 포함하고 있지만, 일부 실시예에서, 메모리 시스템(204)은 개별적인 데이터 버스(DQ bus), 제어 버스, 및 주소 버스를 포함할 수 있다. 버스(220)는 ONFI(Open NAND Flash Interface), 컴팩트 플래시 인터페이스(Compact Flash Interface), 멀티미디어 카드(Multimedia Card: MMC), SD(Secure Digital), CE-ATA, ISA(Industrial Standard Architecture), MSA(Micro-Channel Architecture), EISA(Extended ISA), IDE(Intelligent Drive Electronics), VLB(VESA Local Bus), PCI(Peripheral Component Interconnect), 카드 버스(Card Bus), USB, AGP(Advanced Graphics Port), PCMCIA(Personal Computer Memory Card International Association) 버스, 화이어와이어(Firewire)(IEEE 1394) 및 SCSI(Small Computer Systems Interface)에 관련된 버스 구조를 포함하지만 이들로 제한되는 것은 아닌다양한 종류의 버스 구조를 가질 수 있다.

도 2에 도시된 바와 같이, 메모리 디바이스(230-1, ..., 230-N)는 메모리 시스템(204)에 저장 볼륨을 제공하는 다수의 메모리 유닛(212-1, 212-2, ..., 212-M)을 포함할 수 있다. 메모리 유닛(212-1, 212-2, ..., 212-M)은 논리 유닛(LUN)이라고 지칭될 수 있는 다이 또는 칩일 수 있다. 그와 같이 해서, 메모리 디바이스(230-1, ..., 230-N)는, 다양한 실시예에서, 다수의 다이(212-1, 212-2, ..., 212-M)를 포함하는 MCP일 수 있다. 한 예로서, 도 3a 내지 도 3e에 도시된 바와 같이, MCP(230-1, ..., 230-N)는, 예를 들어, 인쇄 회로 기판(PCB)의 어느 한쪽 면(예컨대, 상부 또는 하부)에 연결될 수 있다.

메모리 유닛(212-1, 212-2, ..., 212-M)은 하나 이상의 메모리 셀 어레이를 포함할 수 있다. 하나 이상의 실시예에서, 메모리 유닛(212-1, 212-2, ..., 212-M)은 NAND 구조를 갖는 플래시 어레이를 포함하지만, 실시예가 특정 유형의 메모리 어레이 또는 어레이 구조로 제한되지 않는다.

다양한 실시예에서, 도 2에 도시된 바와 같이, 메모리 디바이스(230-1, ..., 230-N)는 버스(220)를 통해 시스템 제어기(215)로부터 신호(예컨대, 제어 및/또는 데이터 신호)를 수신하고 처리하도록 구성되어 있는 회로(214)를 포함한다. 도 2에 도시되어 있지 않지만, 메모리 디바이스(230-1, ..., 230-N)는 버스(220)를 통해 신호를 수신하기 위한 데이터 입력/출력(예컨대, DQ 핀)을 포함할 수 있다. 도 3과 관련하여 이하에서 더 기술하는 바와 같이, 데이터 버스(예컨대, DQ 버스)는 메모리 디바이스(230-1, ..., 230-N)(예컨대, MCP) 사이에서 외부적으로 배선될 수 있다. DQ 버스는 메모리 디바이스(230-1, ..., 230-N)의 대응하는 DQ 핀이 서로 결합되도록 배선될 수 있다. 예를 들어, 메모리 디바이스(230-1, ..., 230-N) 각각이 8개의 DQ 핀(DQ0 내지 DQ7로 번호 부여됨)을 갖는 것으로 가정하면, 메모리 디바이스(230-1, ..., 230-N)의 DQ0 핀이 서로 결합될 수 있고, DQ1 핀이 서로 결합될 것이며, DQ2 핀이 서로 결합될 것이고, 이하 마찬가지로 연결될 것이다.

그러나, 예를 들어, 메모리 디바이스(230-1, ..., 230-N)가 PCB의 상부 측면과 하부 측면에 위치하게 될 때, DQ 핀은 서로에 대해 뒤집혀 있게 되고, 따라서 동등하게 번호 부여된 DQ 핀을 정합시키기 위해 PCB를 통해 배선된 신호의 디스크램블링(descrambling)이 필요하게 되는데, 이는 전형적으로 PCB 상의 신호 배선의 복잡도를 증가시킨다. 그 결과, PCB의 상부 측면 상의 메모리 디바이스에 의해 수신되는 데이터 신호에 대응하는 데이터 패턴은 PCB의 하부 측면 상의 메모리 디바이스에 의해 미러링되지 않은 방식으로 수신될 것이다. 예를 들어, 이진 데이터 패턴 11100000에 대응하는 데이터 신호가 PCB 상부 측면 상의 메모리 디바이스에 의해 수신되는 경우, 동일한 이진 데이터 패턴이 PCB의 하부 측면 상의 메모리 디바이스에 의해 1110000으로서 수신된다. 그렇지만, PCB 상에서 신호를 디스크램블링하지 않고 이들을 미러링된 방식으로 역방향으로 연결함으로써, PCB의 신호 배선의 복잡도를 줄이는 것이 가능하다. 그 결과, PCB의 상부 측면 상의 메모리 디바이스에 의해 수신되고 그의 DQ 핀에 의해 수신되는 데이터 신호에 대응하는 데이터 패턴은 PCB의 하부 측면 상의 메모리 디바이스에 의해 미러링된 방식으로 수신될 것이다. 예를 들어, 이진 데이터 패턴 11100000에 대응하는 데이터 신호가 PCB의 상부 측면 상의 메모리 디바이스에 의해 수신되는 경우, 동일한 이진 데이터 패턴이 PCB의 하부 측면 상의 메모리 디바이스에 의해 00000111로서 수신된다. 그에 따라, 하부 측면 상의 메모리 디바이스는 "미러링된" 디바이스라고 할 수 있다. 어떤 이전의 방식에서, 메모리 디바이스(230-1, ..., 230-N)는 여분의 입력/출력 핀을 포함할 수 있고, 그 핀은 특정의 메모리 디바이스가 미러링되어 있는지 여부를 나타내기 위해 하이/로우(Hi/Lo)로 설정될 수 있다. 그에 따라, 여분의 입력/출력 핀의 상태가 디바이스가 미러링되어 있는지 여부를 판정하기 위하여 폴링될 수 있다.

본 개시 내용의 하나 이상의 실시예에서, 메모리 디바이스(230-1, ..., 230-N)의 회로(214)는 미러링 구성요소를 포함할 수 있다. 미러링 구성요소(214)는, 다수의 데이터 입력/출력(예컨대, DQ 핀)에 의해 수신된 특정의 데이터 패턴이 메모리 디바이스로 송신된 특정의 데이터 패턴의 미러링된 버전이라고 판정한 것에 응답하여, 메모리 디바이스(230-1, ..., 230-N)에 의해 그 후에 수신되는 데이터 신호를 전자적으로 미러링하도록 구성되어 있을 수 있다. 예를 들어, 메모리 디바이스(230-1, ..., 230-N)가 이진 데이터 패턴 01111000을 예상하고 있다가 이진 데이터 패턴 00011110을 수신하는 경우, 미러링 구성요소(214)는 버스(220)가 미러링되어 있는 것으로 판정할 수 있고, 후속하는 구성요소(예컨대, 회로, 논리 등)에 대해 미러링되어 있지 않은 것처럼 보이게 하기 위해 버스(220)를 통해 수신되는 후속 데이터를 전자적으로 미러링할 수 있다.

하나 이상의 실시예에서, 특정의 데이터 패턴은 메모리 시스템 제어기(215)로부터 제공되는 미러링가능한 초기화 명령어에 대응할 수 있다. 예를 들어, 초기화 시에, 예를 들어, 메모리 디바이스(230-1, ..., 230-N)는 초기화 명령어에 대응하는 특정의 데이터 패턴을 예상할 것이다. 메모리 디바이스에 의해 수신된 데이터 패턴이 예상된 초기화 명령어에 대응하는 데이터 패턴의 미러링된 버전인 경우, 미러링 구성요소는, 버스를 통해 디바이스로 수신되는 후속 데이터가 미러링되고 후속하는 구성요소에 미러링되지 않은 것처럼 보이도록, 버스가 미러링되어 있는 것으로 판정할 것이다. 하나 이상의 실시예에서, 특정의 데이터 패턴은 메모리 시스템 제어기(215)로부터 제공되는 리셋 명령 또는 리셋 명령 이후에 수신되는 첫번째 명령에 대응할 수 있다. 하나 이상의 실시예에서, 특정의 데이터 패턴은 메모리 시스템 제어기(215)로부터 송신된 구성 명령(예컨대, 상태 판독 명령)에 대응할 수 있다.

한 예로서, 데이터 패턴 11100000에 대응하는 데이터 신호가 (예컨대, 시스템 제어기(215)로부터) 버스(220)를 통해 메모리 디바이스(230-1, ..., 230-N)에 제공되는 것으로 가정한다. 미러링되지 않은 디바이스의 미러링 구성요소(214)는 수신된 데이터 패턴이 미러링되지 않은 것으로 판정할 것인데, 그 이유는 데이터 패턴이 메모리 디바이스가 수신할 것으로 예상하는 것과 동일하기 때문이다(예컨대, 데이터 입력/출력 DQ0 내지 DQ7이 데이터 패턴의 해당 비트에 대응한다). 그렇지만, 미러링된 디바이스의 미러링 구성요소(214)는 데이터 패턴 11100000의 미러링된 버전을 수신할 것이다(예컨대, 미러링된 디바이스는 00000111을 수신할 것이다). 수신된 데이터 패턴이 메모리 디바이스에 제공되는 데이터 패턴의 미러링된 버전이라는 미러링 구성요소(214)에 의해 판정에 기초하여, 미러링 구성요소(214)는 미러링된 메모리 디바이스에 의해 수신되는 후속 데이터 신호를 전자적으로 미러링할 수 있다. 예를 들어, 미러링 구성요소(214)가 수신된 데이터 패턴이 미러링된 버전이라고 판정하면, 그후에 수신된 데이터 신호는 자동적으로 구성요소(214)에 의해 미러링될 수 있다. 그에 따라, 메모리 디바이스(230-1, ..., 230-N)의 미러링 구성요소(214)는 수신된 데이터 신호에 응답하여 디바이스의 데이터 입력/출력을 미러링되거나 미러링되지 않도록 구성할 수 있다.

하나 이상의 실시예에서, 메모리 디바이스(230-1, ...., 230-N)의 회로(214)는 미러링 구성요소에 부가하여 회로를 포함할 수 있다. 한 예로서, 회로(214)는 메모리 디바이스(230-1, ...., 230-N)의 메모리 유닛(212-1, 212-2, ..., 212-M) 상에서 데이터 판독, 기록, 및 소거 동작과 같은 동작을 수행하기 위한 제어 회로를 포함할 수 있다.

도 3a 내지 도 3e는 본 개시 내용의 하나 이상의 실시예에 따른 전기적으로 연결된 메모리 구성요소를 나타낸 것이다. 메모리 구성요소는, 예를 들어, 메모리 디바이스(230-1, ..., 230-N)와 같은 메모리 디바이스 및/또는 도 2에 기술된 시스템 제어기(215)와 같은 메모리 제어기일 수 있다. 그렇지만, 실시예는 특정 유형의 메모리 구성요소로 제한되지 않는다. 데이터 버스(예컨대, DQ 버스)만이 도 3a 내지 도 3e에 도시되어 있지만, 기술분야의 당업자라면 다른 신호가 도시된 메모리 구성요소 간에 연결될 수 있다는 것을 알 것이다.

도 3a는 2개의 전기적으로 연결된 메모리 구성요소 A 및 B를 도시한 것이다. 이 예에서, 양 메모리 구성요소는 PCB의 상부 측면에 배치되어 있다. DQ 버스는 구성요소 A와 B 간에 외부적으로 배선되어 있다. 메모리 구성요소 A와 B 간의 연결이 직선으로 나타내어져 있는데, 그 이유는 DQ 버스 상의 동등한 이름의 DQ 신호가 정렬되어 있기 때문이다(예컨대, 구성요소 A의 DQ1은 구성요소 B의 DQ1과 정렬되어 있고, 이하 마찬가지이다). 그에 따라, DQ 입력/출력 간의 배선이 간단하고, PCB를 통한 신호의 디스크램블링이 필요하지 않다.

도 3b는 2개의 전기적으로 연결된 메모리 구성요소 A 및 B를 도시한 것이다. 이 예에서, 메모리 구성요소 A는 PCB의 상부 측면에 배치되고 메모리 구성요소 B는 PCB의 하부 측면에 배치되어 있다. DQ 버스는 구성요소 A와 B 간에 외부적으로 배선되어 있다. 메모리 구성요소 B가 메모리 구성요소 A에 대해 PCB의 반대쪽 측면 상에 있기 때문에, 메모리 구성요소 B에 대응하는 데이터 신호는 구성요소 A와 B에 대응하는 동등한 이름의 DQ 신호를 연결하기 위하여 뒤집혀 있다. 구성요소 A와 B의 동등한 이름의 DQ 입력/출력을 연결시키기 위하여 PCB의 상부로부터 하부로의 배선을 제공하기 위해 PCB 내의 비아(via)가 사용된다. 그에 따라, DQ 입력/출력 간의 배선은 도 3a에 도시된 것보다 더 복잡하며, 예를 들어, 이는 PCB 상에서 디스크램블링을 필요로 할 수 있다.

도 3c는 3개의 전기적으로 연결된 메모리 구성요소 A, B 및 C를 나타낸 것이다. 이 예에서, 메모리 구성요소 A와 B는 PCB의 상부 측면 상에 배치되고 메모리 구성요소 C는 PCB의 하부 측면 상에 배치되어 있다. 메모리 구성요소 B와 C 둘 다는 메모리 구성요소 A의 반대쪽에 외부적으로 배선된 DQ 버스를 포함한다. 메모리 구성요소 A와 B간의 연결이 직선으로 나타내어져 있는데, 그 이유는 DQ 버스 상의 동등한 이름의 DQ 신호가 정렬되어 있기 때문이다(예컨대, 구성요소 A의 DQ1은 구성요소 B의 DQ1과 정렬되어 있고, 이하 마찬가지이다). 그러나, 메모리 구성요소 C가 메모리 구성요소 A(및 B)에 대해 PCB의 반대쪽 측면 상에 있기 때문에, 메모리 구성요소 C에 대응하는 데이터 신호는 구성요소 A, B 및 C에 대응하는 동등한 이름의 DQ 신호들에 연결되기 위하여 뒤집혀 있다. 그에 따라, PCB의 상부 측면 상의 신호들은 디스크램블링을 필요로 하지 않지만, 하부 측면 상의 신호들은 디스크램블링을 필요로 한다.

도 3d는 2개의 전기적으로 연결된 메모리 구성요소 A 및 B를 도시한 것이다. 이 예에서, 메모리 구성요소 A는 PCB의 상부 측면 상에 배치되고 메모리 구성요소 B는 PCB의 하부 측면 상에 배치되어 있다. DQ 버스는 구성요소 A와 B 사이에 외부적으로 배선되어 있다. 도 3d에 도시되어 있지는 않지만, 메모리 구성요소 B는 미러링 구성요소(예컨대, 도 2에 도시된 구성요소(214))를 포함한다. 그에 따라, 데이터 신호가 DQ 버스를 통해 메모리 구성요소 B에 제공될 때, 구성요소 B의 미러링 구성요소는 신호가 미러링되어 있는 것으로 판정(예컨대, 식별)할 수 있고, DQ7이 DQ0이고, DQ6이 DQ1이며, DQ5가 DQ2이고, DQ4가 DQ3이며, DQ3이 DQ4이고, DQ2가 DQ5이며, DQ1이 DQ6이고, DQ0이 DQ7이도록 그의 데이터 입력/출력을 구성할 수 있다. 그에 따라, 구성요소 A와 B간의 전기적 배선은 디스크램블링될 필요가 없다(예컨대, 메모리 구성요소 A와 B 사이의 연결이 직선으로 나타내어져 있다). 본 명세서에 기술된 실시예에 따른 미러링 구성요소가 없다면, 메모리 구성요소 A와 B 사이의 배선은 도 3b에 도시된 것과 유사할 것이다. 그러므로, 도 3d에 도시된 메모리 구성요소 A와 B 사이의 물리적인 배선은, 예를 들어, 도 3b에 도시된 물리적인 배선과 비교하여 단순화된다.

도 3e는 3개의 전기적으로 연결된 메모리 구성요소 A, B 및 C를 도시한 것이다. 이 예에서, 메모리 구성요소 A와 B는 PCB의 상부 측면 상에 배치되고 메모리 구성요소 C는 PCB의 하부 측면 상에 배치되어 있다. 메모리 구성요소 B와 C 둘 다는 메모리 구성요소 A의 반대쪽에 외부적으로 배선된 DQ 버스를 포함한다. 도 3e에 도시되어 있지는 않지만, 구성요소 B와 C 둘 다는 미러링 구성요소(예컨대, 도 2에 도시된 구성요소(214) 등)를 포함할 수 있다. 한 예로서, 데이터 신호가 DQ 버스를 통해 메모리 구성요소 C에 제공될 때, 구성요소 C의 미러링 구성요소는 신호가 미러링되어 있는 것으로 판정할 수 있고, DQ7이 DQ0이고, DQ6이 DQ1이며, DQ5가 DQ2이고, DQ4가 DQ3이며, DQ3이 DQ4이고, DQ2가 DQ5이며, DQ1이 DQ6이고, DQ0이 DQ7이도록 그의 데이터 입력/출력을 구성할 수 있다(예컨대, 메모리 구성요소 C의 미러링 기능이 데이터 패턴의 미러링된 버전을 수신한 것에 응답하여 활성화될 수 있다). 이와 달리, 동일한 데이터 신호가 DQ 버스를 통해 메모리 구성요소 B에 제공될 때, 디바이스 B에 있는 미러링 구성요소는 미러링되지 않은 데이터 신호를 수신하고, 따라서 메모리 구성요소 B의 미러링 기능이 활성화되지 않는데, 그 이유는 A와 B 사이의 전기적 배선이 디스크램블링될 필요가 없기 때문이다. 본 명세서에 기술된 실시예에 따른 미러링 구성요소가 없다면, 메모리 구성요소 A와 C 사이의 배선은 도 3c에 도시된 것과 유사할 것이다. 그러므로, 도 3e에 도시된 메모리 구성요소 A와 C 사이의 물리적인 배선은, 예를 들어, 도 3c에 도시된 물리적인 배선과 비교하여 단순화된다.

도 4는 종래 기술에 따른 메모리 시스템의 일부분의 블록도이다. 도 4에 도시된 메모리 시스템은 시스템 제어기(425)를 포함한다. 시스템 제어기(425)는 다수의 메모리 채널을 통해서 접속을 제어할 수 있다. 이 예에서, 제어기(425)는 각각이 각자의 메모리 채널에 대한 접속을 제어하는 다수의 채널 제어기(427-0, 427-1, ..., 427-N)를 포함한다.

도 4에 도시된 예에서, 채널 제어기(427-N)는 버스(422)(예컨대, 데이터 및 제어 버스)를 통해 제1 디바이스(432-1) 및 제2 디바이스(432-2)에 결합된다. 메모리 디바이스(432-1 및 432-2) 각각은 8개의 메모리 유닛(412-0 내지 412-7)을 포함한다. 한 예로서, 메모리 유닛(412-0 내지 421-7)은 메모리 다이일 수 있고 메모리 디바이스(432-1 및 432-2)는 다중 칩 패키지일 수 있다. 이 예에서, 메모리 디바이스(432-1 및 432-2) 각각은 채널 제어기(427-N)로부터 CE 신호를 수신하는 4개의 CE(chip enable) 핀(438-1(CE1), 438-2(CE2), 438-3(CE3) 및 438-4(CE4))을 포함한다. 그에 따라, 시스템 제어기(425)는 CE 신호를 메모리 디바이스(432-1 및 432-2)에 제공하는 데 전용되어 있는 8개의 CE 핀을 포함한다. 도 4에 도시되어 있지는 않지만, 채널 제어기(427-0 내지 427-N) 각각은 다수의 메모리 디바이스(예컨대, 이 예에서는 2개)에 결합될 수 있다. 그에 따라, 시스템 제어기(425)가 32 채널(각각의 채널이 2개의 메모리 디바이스에 대응함)을 포함하는 경우, CE 핀의 총수는 256일 것이다.

도 5는 본 개시 내용의 하나 이상의 실시예에 따른 메모리 시스템의 일부분의 블록도이다. 도 5에 도시된 실시예는 도 4와 관련하여 앞서 기술된 것과 같은 이전의 메모리 시스템과 비교하여 감소된 핀수를 제공할 수 있다. 도 5에 도시된 메모리 시스템은 시스템 제어기(525)를 포함한다. 시스템 제어기(525)는 다수의 메모리 채널을 통한 접속을 제어한다. 이 예에서, 제어기(525)는 다수의 채널 제어기(527-0, 527-1, ...., 527-N)(각각이 각자의 메모리 채널에 대한 접속을 제어함)를 포함한다.

도 5에 도시된 예에서, 채널 제어기(527-N)는 버스(522)(예컨대, 데이터 및 제어 버스)를 통해 다수의 메모리 디바이스(530-1, ..., 530-M)에 결합된다. 본 실시예에서, 메모리 디바이스(530-1, ...., 530-M) 각각은 8개의 메모리 유닛(예컨대, 다이)(512-0 내지 512-7)를 포함한다. 메모리 디바이스(530-1, ..., 530-M)는, 한 예로서, 다중 칩 패키지일 수 있다. 도 5에 도시된 시스템에서, 메모리 디바이스(530-1, ..., 530-M) 각각은 디바이스 제어기(514)를 포함한다. 디바이스 제어기(514)는 시스템 제어기(525)로부터의 신호에 응답하여 메모리 디바이스(530-1, ..., 530-M)의 메모리 유닛(512-0 내지 512-7)에 대해 다양한 동작을 수행할 수 있다.

이 예에서, 메모리 디바이스(530-1, ..., 530-M) 각각은 채널 제어기(527-N)로부터 CE 신호를 수신하는 4개의 CE 핀(538-1(CE1), 538-2(CE2), 538-3(CE3) 및 538-4(CE4))을 포함한다. 그렇지만, 도 4에 도시된 예와는 달리, 시스템 제어기(525)의 단일 핀(예컨대, 528-0)으로부터의 CE 신호는 특정의 메모리 채널(예컨대, 채널 N)에 대응하는 다수의 메모리 디바이스(530-1, ..., 530-M)에 의해 공유된다. 그에 따라, 채널 제어기(527-N)와 연관되어 있는 나머지 CE핀(예컨대, 528-1 내지 528-7)은 다른 목적으로 사용될 수 있거나 시스템 제어기(525)와 연관된 총 핀수를 줄이기 위하여 제거될 수 있다. 예를 들어, 도 4에 도시된 예와 비교하여,시스템 제어기(525)는 256개의 CE 핀(예컨대, 32개의 채널 각각에 대해 8개씩) 대신에 32개의 CE 핀(예컨대, 32개의 채널 각각에 대해 1개씩)을 포함할 것이다.

도 6은 본 개시 내용의 하나 이상의 실시예에 따른 메모리 시스템의 일부분의 블록도이다. 도 6에 도시된 실시예는 다수의 메모리 디바이스(630-0, 630-1, 630-2 및 630-3)를 포함하고 본 개시 내용의 하나 이상의 실시예에 따른 핀 감소를 위한 예시적인 토폴로지를 나타낸 것이다. 메모리 디바이스(630-0, 630-1, 630-2 및 630-3)는 도 5에 도시된 디바이스(530-1 내지 530-M)와 같은 메모리 디바이스일 수 있다. 한 예로서, 메모리 디바이스(630-0, 630-1, 630-2 및 630-3)는 NAND 메모리 디바이스일 수 있다.

도 6에 도시된 예에서, 디바이스(630-0, 630-1, 630-2 및 630-3) 각각은 인에이블 입력 핀(639) 및 인에이블 출력 핀(641)을 포함한다. 예를 들어, 디바이스(630-0)는 인에이블 입력 핀(639-0)(ENi_0) 및 인에이블 출력 핀(641-0)(ENo_0)을 포함하고, 디바이스(630-1)는 인에이블 입력 핀(639-1)(ENi_1) 및 인에이블 출력 핀(641-1)(ENo_1)을 포함하며, 디바이스(630-2)는 인에이블 입력 핀(639-2)(ENi_2) 및 인에이블 출력 핀(641-2)(ENo_2)을 포함하고, 디바이스(630-3)는 인에이블 입력 핀(639-3)(ENi_3) 및 인에이블 출력 핀(641-3)(ENo_3)을 포함한다.

도시된 바와 같이, 메모리 디바이스(630-0, 630-1, 630-2 및 630-3) 사이에 데이지 체인(daisy chain) 구성이 생성될 수 있다. 이 예에서, 디바이스(630-0)의 인에이블 입력 핀(639-0) 및 디바이스(630-3)의 인에이블 출력 핀(641-3)이 연결되어 있지 않다(not connected)(NC). 나머지 디바이스의 인에이블 입력 핀(639)은 도 6에 도시된 바와 같이 데이지 체인 구성으로 이전의 디바이스의 인에이블 출력 핀(641)에 연결된다.

도 6에서 도시되고 도 5와 관련하여 앞서 기술된 바와 같이, 메모리 디바이스(630-0, 630-1, 630-2 및 630-3) 각각은 시스템 제어기(예컨대, 도 5에 도시된 시스템 제어기(525))로부터의 공통 CE 핀을 공유한다. 예를 들어, 칩 인에이블 핀(644)(CE0_n)이 각각의 메모리 디바이스(630-0, 630-1, 630-2 및 630-3)의 칩 인에이블 핀(638-1)(CE1)에 의해 공유된다. 각각의 메모리 디바이스(630-0, 630-1, 630-2 및 630-3)의 CE1 핀은 특정의 대상 볼륨(613-0, 613-1, 613-2, 613-3)에 대응한다. 대상 볼륨은 메모리 디바이스 내에서 특정의 CE 신호를 공유하는 다수의 메모리 유닛(예컨대, 다이 또는 LUN)을 말하는 것일 수 있다. 각각의 대상 볼륨은 볼륨 주소를 할당받을 수 있다. 이 예에서, 대상 볼륨(613-0)은 볼륨 주소(H0N0)를 할당받고, 대상 볼륨(613-1)은 볼륨 주소(H0N1)를 할당받으며, 대상 볼륨(613-2)은 볼륨 주소(H0N2)를 할당받고, 대상 볼륨(613-3)은 볼륨 주소(H0N3)를 할당받는다. 하나 이상의 실시예에서, 메모리 시스템의 초기화 시에 볼륨 주소가 특정의 대상 볼륨에 할당될 수 있다.

동작을 설명하면, 인에이블 입력 핀(639-0, 639-1, 639-2 및 639-3)의 상태는 각자의 메모리 디바이스(630-0, 630-1, 630-2 및 630-3)가 명령을 수락할 수 있는지의 여부를 판정한다. 예를 들어, 특정의 디바이스의 인에이블 입력 핀이 하이이고 디바이스의 CE 핀(638-1)이 로우인 경우, 특정의 디바이스는 명령을 수락할 수 있다. 특정의 디바이스의 인에이블 입력이 로우이거나 CE 핀(638-1)이 하이인 경우, 디바이스는 명령을 수락할 수 없다. 시스템 제어기의 특정의 CE 핀(644)에 결합된 특정의 대상 볼륨(예컨대, 613-0, 613-1, 613-2, 613-3)을 선택하기 위해, 볼륨 선택 명령이 시스템 제어기에 의해 발행될 수 있다. 이러한 방식으로, 메모리 디바이스(630-0, 630-1, 630-2 및 630-3)의 대상 볼륨에 접속하기 위해 볼륨 어드레싱이 사용될 수 있다.

본 개시 내용의 실시예가 도 6에 도시된 토폴로지로 제한되지 않는다. 예를 들어, 실시예는 데이지 체인 토폴로지로 제한되지 않는다.

결론

한 요소가 다른 요소 "위에" 있거나, 그에 "연결"되어 있거나, 그와 "결합"되어 있는 것으로 말해질 때, 이 요소가 직접 다른 요소 위에 있거나 그에 연결되어 있거나 그와 결합되어 있을 수 있거나, 또는 중간에 삽입된 요소가 존재할 수 있다는 것을 잘 알 것이다. 이와 달리, 한 요소가 다른 요소의 "바로 위에" 있거나, 그에 "직접 연결"되어 있거나, 또는 그와 "직접 결합"되어 있는 것을 말해질 때, 중간에 삽입된 요소 또는 계층이 없다. 본 명세서에서 사용되는 바와 같이, 용어 "및/또는"은 연관되어 있는 열거된 항목들 중 하나 이상의 항목의 일부 및 모든 조합을 포함한다. 본 명세서에서 사용되는 바와 같이, 용어 "또는"은, 달리 언급하지 않는 한, 논리합(logically inclusive or)을 의미한다. 즉, "A 또는 B"는 (A만), (B만), 또는 (A와 B 둘 다)를 포함할 수 있다. 환언하면, "A 또는 B"는 "A 및/또는 B" 또는 "A 및 B 중 하나 이상"을 의미할 수 있다.

구체적인 실시예가 본 명세서에 예시되고 기술되어 있지만, 기술 분야의 당업자라면 동일한 결과를 얻기 위해 계산된 구성이 본 명세서에 나타내어진 특정의 실시예를 대신할 수 있다는 것을 잘 알 것이다. 본 개시 내용은 본 개시 내용의 하나 이상의 실시예의 수정 또는 변형을 포함하는 것으로 보아야 한다. 이상의 설명이 제한하는 것이 아니라 단지 예시적인 것을 잘 알 것이다. 상기 실시예들의 조합, 및 본 명세서에 구체적으로 기술되지 않은 실시예들이 이상의 설명을 살펴보면 기술 분야의 당업자에게는 명백할 것이다. 본 개시 내용의 하나 이상의 실시예의 범위는 상기 구조 및 방법이 사용되는 다른 응용 분야를 포함한다. 그러므로, 본 개시 내용의 하나 이상의 실시예의 범위는 첨부된 청구항을, 이러한 청구항이 그에 대한 권리를 가지는 균등물의 전 범위와 함께, 참조하여 결정되어야 한다.

이상의 상세한 설명에서, 본 개시 내용을 간소화하기 위하여 몇몇 특성들이 하나의 실시예 내에 모여 있다. 이러한 개시 방법이 본 개시 내용의 개시된 실시예가 각각의 청구항에 명시적으로 기재되어 있는 것보다 더 많은 특징을 사용해야 한다는 의사를 반영하는 것으로 해석되어서는 안된다. 오히려, 이하의 특허청구범위가 반영하는 바와 같이, 발명 요지는 하나의 개시된 실시예의 모든 특징보다 적은 특징에 있다. 따라서, 이하의 특허청구범위는 이로써 상세한 설명에 포함되고, 각각의 청구항은 그 자체로 개별적인 실시예이다.

Claims

데이터 신호 미러링 방법으로서,
메모리 구성요소(memory component)의 다수의 데이터 입력/출력을 통해 특정의 데이터 패턴을 수신하는 단계 - 상기 다수의 데이터 입력/출력의 특정의 데이터 입력/출력은 상기 다수의 데이터 입력/출력에 의해 수신되는 데이터 패턴들의 최하위 데이터 유닛(least significant data unit)에 대응하는 데이터 신호들을 수신하도록 구성되고, 상기 다수의 데이터 입력/출력의 상이한 데이터 입력/출력은 상기 다수의 데이터 입력/출력에 의해 수신되는 데이터 패턴들의 최상위 데이터 유닛(most significant data unit)에 대응하는 데이터 신호들을 수신하도록 구성됨 -; 및
상기 특정의 데이터 패턴의 미러링된 버전이 상기 메모리 구성요소에 의해 수신된 것으로 판정한 것에 응답하여, 상기 다수의 데이터 입력/출력을 미러링하도록 구성하는 단계
를 포함하고,
상기 특정의 데이터 패턴의 미러링된 버전이 상기 메모리 구성요소에 의해 수신된 것으로 판정한 것은 상기 특정의 데이터 패턴의 최상위 데이터 유닛이 상기 특정의 데이터 입력/출력을 통해 수신되고 상기 특정의 데이터 패턴의 최하위 데이터 유닛이 상기 상이한 데이터 입력/출력을 통해 수신된 것으로 판정한 것을 포함하도록, 상기 특정의 데이터 패턴의 미러링된 버전은 상기 특정의 데이터 패턴의 역순이고,
상기 다수의 데이터 입력/출력을 미러링하도록 구성하는 단계는 그에 대해 수신되는 후속 데이터 패턴들의 데이터 시퀀스를 반대로 하는 단계를 포함하는 방법.
제1항에 있어서, 상기 다수의 데이터 입력/출력을 미러링 하도록 구성하는 단계는 상기 메모리 구성요소에 의해 수신되는 후속 데이터 신호의 데이터 시퀀스를 반대로 하는(reversing) 단계를 포함하는 것인 방법.
제1항에 있어서, 상기 메모리 구성요소는 메모리 디바이스를 포함하고, 상기 특정의 데이터 패턴을 수신하는 단계는 데이터 버스를 통해 상기 메모리 디바이스에 결합된 메모리 제어기로부터 상기 특정의 데이터 패턴을 수신하는 단계를 포함하는 것인 방법.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 특정의 데이터 패턴은 구성 명령에 대응하는 것인 방법.
제4항에 있어서, 상기 특정의 데이터 패턴은 상태 판독 명령에 대응하는 것인 방법.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 특정의 데이터 패턴은 리셋 명령에 대응하는 것인 방법.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 특정의 데이터 패턴은 리셋 명령 이후에 상기 메모리 구성요소에 의해 수신되는 첫번째 명령에 대응하는 것인 방법.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 특정의 데이터 패턴은 미러링가능한 초기화 명령에 대응하는 것인 방법.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 다수의 데이터 입력/출력을 구성하는 단계는 상기 메모리 구성요소 내의 미러링 구성요소를 사용하여 상기 다수의 데이터 입력/출력을 미러링하도록 구성하는 단계를 포함하는 것인 방법.
제9항에 있어서, 상기 미러링 구성요소를 사용하여 상기 메모리 구성요소에 의해 수신되는 후속 데이터 신호를 미러링하는 단계를 포함하는 방법.
데이터 신호 미러링 방법으로서,
미러링 구성요소를 포함하는 메모리 구성요소의 다수의 데이터 입력/출력으로 특정의 데이터 패턴을 수신하는 단계 - 상기 다수의 데이터 입력/출력의 특정의 데이터 입력/출력은 상기 다수의 데이터 입력/출력에 의해 수신되는 데이터 패턴들의 최하위 데이터 유닛(least significant data unit)에 대응하는 데이터 신호들을 수신하도록 구성되고, 상기 다수의 데이터 입력/출력의 상이한 데이터 입력/출력은 상기 다수의 데이터 입력/출력에 의해 수신되는 데이터 패턴들의 최상위 데이터 유닛(most significant data unit)에 대응하는 데이터 신호들을 수신하도록 구성됨 -; 및
상기 메모리 구성요소에서 상기 특정의 데이터 패턴의 미러링된 버전을 수신한 것에 응답하여, 상기 미러링 구성요소의 데이터 미러링 기능을 활성화시키는 단계
를 포함하고,
상기 메모리 구성요소에서 상기 특정의 데이터 패턴의 미러링된 버전을 수신한 것은 상기 특정의 데이터 입력/출력을 통해 상기 특정의 데이터 패턴의 최상위 데이터 유닛을 수신한 것 및 상기 상이한 데이터 입력/출력을 통해 상기 특정의 데이터 패턴의 최하위 데이터 유닛을 수신한 것을 포함하도록, 상기 특정의 데이터 패턴의 미러링된 버전은 상기 특정의 데이터 패턴의 역순이고,
상기 미러링 구성요소의 데이터 미러링 기능을 활성화시키는 단계는 상기 다수의 데이터 입력/출력에 의해 수신되는 후속 데이터 패턴들의 데이터 시퀀스를 반대로 하도록 상기 메모리 구성요소를 구성하는 단계를 포함하는 방법.
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메모리 구성요소로서,
데이터 신호를 수신하는 다수의 데이터 입력/출력 - 상기 다수의 데이터 입력/출력의 특정의 데이터 입력/출력은 상기 다수의 데이터 입력/출력에 의해 수신되는 데이터 패턴들의 최하위 데이터 유닛(least significant data unit)에 대응하는 데이터 신호들을 수신하도록 구성되고, 상기 다수의 데이터 입력/출력의 상이한 데이터 입력/출력은 상기 다수의 데이터 입력/출력에 의해 수신되는 데이터 패턴들의 최상위 데이터 유닛(most significant data unit)에 대응하는 데이터 신호들을 수신하도록 구성됨 -; 및
상기 다수의 데이터 입력/출력에 의해 수신되는 특정의 데이터 패턴이 상기 메모리 구성요소로 송신되는 특정의 데이터 패턴의 미러링된 버전이라는 판정에 응답하여, 상기 메모리 구성요소에 의해 후속하여 수신되는 데이터 신호를 전자적으로 미러링하는 데이터 미러링 구성요소
를 포함하고,
상기 특정의 데이터 패턴의 미러링된 버전이 상기 다수의 데이터 입력/출력에 의해 수신된 것으로 판정한 것은 상기 특정의 데이터 패턴의 최상위 데이터 유닛이 상기 특정의 데이터 입력/출력에 의해 수신되고 상기 특정의 데이터 패턴의 최하위 데이터 유닛이 상기 상이한 데이터 입력/출력에 의해 수신된 것으로 판정한 것을 포함하도록, 상기 특정의 데이터 패턴의 미러링된 버전은 상기 특정의 데이터 패턴의 반대의 데이터 시퀀스이고,
상기 메모리 구성요소에 의해 그 후에 수신되는 데이터 신호를 전자적으로 미러링하는 것은 상기 메모리 구성요소에 의해 수신되는 후속 데이터 패턴들의 데이터 시퀀스를 반대로 하는 것을 포함하는 메모리 구성요소.
제14항에 있어서, 상기 메모리 구성요소로 송신되는 상기 특정의 데이터 패턴은 상태 판독 명령에 대응하는 것인 메모리 구성요소.
각각이 다수의 데이터 입력/출력을 포함하는 다수의 메모리 디바이스 - 상기 다수의 데이터 입력/출력의 특정의 데이터 입력/출력은 상기 다수의 데이터 입력/출력에 의해 수신되는 데이터 패턴들의 최하위 데이터 유닛(least significant data unit)에 대응하는 데이터 신호들을 수신하도록 구성되고, 상기 다수의 데이터 입력/출력의 상이한 데이터 입력/출력은 상기 다수의 데이터 입력/출력에 의해 수신되는 데이터 패턴들의 최상위 데이터 유닛(most significant data unit)에 대응하는 데이터 신호들을 수신하도록 구성됨 -; 및
상기 다수의 메모리 디바이스에 결합된 메모리 제어기를 포함하되;
상기 다수의 메모리 디바이스 중 적어도 하나는
상기 메모리 제어기로부터 상기 적어도 하나의 메모리 디바이스로 송신되는 특정의 데이터 패턴이 상기 특정의 데이터 패턴의 미러링된 버전인지를 판정하고;
상기 적어도 하나의 메모리 디바이스로 송신되는 상기 특정의 데이터 패턴이 상기 특정의 데이터 패턴의 미러링된 버전이라는 판정에 응답하여, 상기 적어도 하나의 메모리 디바이스에 의해 수신되는 후속 데이터 신호를 전자적으로 미러링하도록 구성되어 있는 미러링 구성요소를 포함하고,
상기 특정의 데이터 패턴의 미러링된 버전이 상기 다수의 데이터 입력/출력에 의해 수신된 것으로 판정한 것은 상기 특정의 데이터 패턴의 최상위 데이터 유닛이 상기 특정의 데이터 입력/출력에 의해 수신되고 상기 특정의 데이터 패턴의 최하위 데이터 유닛이 상기 상이한 데이터 입력/출력에 의해 수신된 것으로 판정한 것을 포함하도록, 상기 특정의 데이터 패턴의 미러링된 버전은 상기 특정의 데이터 패턴의 반대의 데이터 시퀀스이고,
상기 적어도 하나의 메모리 디바이스에 의해 수신되는 후속 데이터 신호를 전자적으로 미러링하는 것은 상기 적어도 하나의 메모리 디바이스에 의해 수신되는 후속 데이터 패턴들의 데이터 시퀀스를 반대로 하는 것을 포함하는 메모리 시스템.
제16항에 있어서, 상기 적어도 하나의 메모리 디바이스의 상기 다수의 데이터 입력/출력은 다른 메모리 디바이스들 중 적어도 하나의 메모리 디바이스의 상기 다수의 데이터 입력/출력에 미러링된 방식으로 결합되어 있는 것인 메모리 시스템.
각각이 다수의 데이터 입력/출력을 포함하는 다수의 메모리 디바이스 - 상기 다수의 데이터 입력/출력의 특정의 데이터 입력/출력은 상기 다수의 데이터 입력/출력에 의해 수신되는 데이터 패턴들의 최하위 데이터 유닛(least significant data unit)에 대응하는 데이터 신호들을 수신하도록 구성되고, 상기 다수의 데이터 입력/출력의 상이한 데이터 입력/출력은 상기 다수의 데이터 입력/출력에 의해 수신되는 데이터 패턴들의 최상위 데이터 유닛(most significant data unit)에 대응하는 데이터 신호들을 수신하도록 구성됨 -; 및
상기 다수의 메모리 디바이스에 결합되어 있고 데이터 신호를 상기 다수의 메모리 디바이스에 제공하도록 구성되어 있는 메모리 제어기를 포함하되,
상기 다수의 메모리 디바이스 중 적어도 하나의 메모리 디바이스는 그에 제공되는 특정의 데이터 패턴의 미러링된 버전을 수신한 것에 응답하여 활성화되는 데이터 미러링 기능을 가지는 미러링 구성요소를 포함하고,
상기 특정의 데이터 패턴의 미러링된 버전을 수신한 것은 상기 특정의 데이터 입력/출력을 통해 상기 특정의 데이터 패턴의 최상위 데이터 유닛을 수신한 것 및 상기 상이한 데이터 입력/출력을 통해 상기 특정의 데이터 패턴의 최하위 데이터 유닛을 수신한 것을 포함하도록, 상기 특정의 데이터 패턴의 미러링된 버전은 상기 특정의 데이터 패턴의 역순이고,
상기 데이터 미러링 기능을 활성화시키는 것은 상기 적어도 하나의 메모리 디바이스에 의해 수신되는 후속 데이터 신호들을 미러링하는 것을 포함하고, 후속 데이터 신호들을 미러링하는 것은 상기 적어도 하나의 메모리 디바이스에 의해 수신된 후속 데이터 패턴들의 데이터 시퀀스를 반대로 하는 것을 포함하는 메모리 시스템.
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