TWI586238B - A method of manufacturing a part-embedded substrate, and a part-embedded substrate manufactured by using the method - Google Patents

A method of manufacturing a part-embedded substrate, and a part-embedded substrate manufactured by using the method Download PDF

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TWI586238B
TWI586238B TW102122094A TW102122094A TWI586238B TW I586238 B TWI586238 B TW I586238B TW 102122094 A TW102122094 A TW 102122094A TW 102122094 A TW102122094 A TW 102122094A TW I586238 B TWI586238 B TW I586238B
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Ryoichi Shimizu
Mitsuo Iwamoto
Mitsuaki Toda
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Meiko Electronics Co Ltd
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Description

零件內藏基板的製造方法及使用此方法所製造的零件內藏基板
本發明係關於電氣或電子零件埋入基板內之零件內藏基板的製造方法及使用此方法所製造的零件內藏基板。
近年來，伴隨著電子電路基板的高密度化、高功能化，電子零件埋入絕緣層的絕緣基板內的構造之零件內藏基板受到注目(例如參照專利文件1)。如此的零件內藏基板，在其絕緣基板表面上形成配線圖案，此配線圖案的既定位置中表面實際組裝其他各種電子零件，可以用作模組基板，又，也可以用作以積層法製造零件內藏多層電路基板時的核心基板。
如此的零件內藏基板中，必須設置連接部，電氣連接絕緣基板表面的配線圖案、以及絕緣基板內的電子零件端子。在此，習知的零件內藏基板的製造方法，首先，在支持板上形成應成為配線圖案的銅層，並在此銅層上的既定位置以錫膏形成連接部。於是，在此連接部上配置電子零件以安排端子位置。其次，以構成絕緣基板的絕緣材料，埋設連接部及電子零件，得到內藏電子零件的中間製品。之後，從此中間製品剝離支持板，露出的銅層形成既定形狀的配線圖案，藉此得到零件內藏基板。
不過，零件內藏基板，其表面上表面實際組裝其 他各種電子零件之際，由於實行回流焊接，這次曝露於焊錫的熔化溫度以上的高溫中。因此，配線圖案與電子零件的端子部之間有連接部可靠性降低之虞。
於是，零件內藏基板中，配線圖案與電子零件的 端子部之間應加強提高連接部的熱可靠性，作為形成如此連接部的材料，考慮使用比焊錫熔點高，且回流焊接之際不易受熱影響的銅。使用此銅的連接部，例如，在絕緣基板內埋設電子零件之後，設置從基板表面的配線圖案到達基板內的電子零件的端子為止之連接孔，此連接孔內使用電鍍法填充銅而形成。 此時，由於必須對絕緣基板內的電子零件的端子正確形成連接孔，製造過程中，必須提高電子零件的位置決定精確度及端子位置的確定精確度。在此，關於加強提高這些精確度的零件內藏基板的製造方法的一形態，在以下說明。
首先，準備支持板，在此支持板上形成銅層。於 是，在此銅層上以電鍍法形成銅的柱狀體構成的標記。其次，以光學系的感應器檢測此標記中，以檢測的標記為基準，決定電子零件在銅層上的既定位置中的位置，以絕緣性接合劑固定。之後，以絕緣材料覆蓋固定的電子零件及標記，形成作為埋設電子零件的絕緣基板的絕緣層。之後，剝離支持板，露出銅層。露出的銅層中，標記存在的部分以蝕刻除去，露出標記。 於是，以露出的標記為基準，明確指定電子零件的端子位置，形成到達此端子為止的連接孔。之後，包含形成的連接孔，對銅層全體施加鍍銅，藉由以銅填充連接孔內，電氣連接銅層與 端子。於是，最後藉由加工絕緣基板表面的銅層為既定的配線圖案，製造零件內藏基板。
根據此製造方法，由於電子零件的位置決定與端子位置的確定使用同一標記作為標記，可以高精確度實行電子零件的位置決定與端子位置的確定。
[先行技術文件]
[專利文件1]專利第2010-027917號公開公報
不過，上述製造方法中，以標記為基準決定電子零件位置之際，由於標記的檢測誤差的原因，標記的檢測精確度下降，零件的位置決定精確度也有隨著下降的問題。不能在既定位置正確決定零件的話，也影響後步驟中的端子位置的確定精確度。又，今後，由於電子零件更小型化，且要求更高位置決定精確度，最好更提高標記的檢測精確度。
本發明係根據以上的狀況而形成，目的在於提供零件內藏基板的製造方法及使用此方法所製造的零件內藏基板，可以提高標記的檢測精確度，因此可以高精確度地執行零件的位置決定及位置的確定。
為了達成上述目的，根據本發明，提供零件內藏基板的製造方法，表面上具有配線圖案的絕緣基板內，內藏具有電氣連接上述配線圖案的端子之電氣或電子零件，其特徵在 於：上述零件內藏基板的製造方法包括：標記形成步驟，支持板上形成應成為上述配線圖案的銅層，連接此銅層的上述支持板的第1面之相反側的第2面上以電鍍法形成的標記，形成的標記具有連接上述第2面的基端面、從上述基端面的外周緣往垂直上述第2面的方向延伸的側面、從上述側面的頂端緣變細並圓弧狀延伸的外周曲面、以及從上述外周曲面的頂端緣延伸並對向上述基端面的頂面；零件裝載步驟，放映成像的檢測對象的影像之成像畫面內設定正方形的搜尋範圍，上述搜尋範圍內使用檢測檢測對象的檢測裝置檢測上述標記後，以檢測的上述標記為基準，決定上述零件位置，並以絕緣性的接合層介於其間在上述銅層的第2面上裝載上述零件；埋設層形成步驟，裝載上述零件的上述銅層的第2面上，形成埋設層，作為埋設上述零件及上述標記的上述絕緣基板；窗孔形成步驟，從上述銅層剝離上述支持板後，從此剝離露出的上述銅層的第1面側，以銅蝕刻使用的銅蝕刻劑蝕刻除去上述銅層的一部分，形成窗孔，露出上述標記的基端面全體的同時，部分露出上述埋設層；導通孔形成步驟，以從上述窗孔露出的上述標記為基準，確定上述零件的端子位置，形成到達上述端子為止的貫孔後，填充導電性材料至上述貫孔內，形成導通孔，電氣連接上述端子與上述銅層；以及圖案形成步驟，經由上述導通孔電氣連接上述端子的上述銅層形成上述配線圖案；其中，上述標記形成步驟，從上述搜尋範圍的中心之搜尋中心延伸到上述搜尋範圍的邊緣為止之假想線作為搜尋基準線，使上述標記的中心與上述搜尋中心一致的狀態下，從上述標記的中心開始，與上 述搜尋基準線同方向，且延伸至上述標記中上述頂面與上述外周曲面間的邊界之外形稜線為止的假想線作為標記基準線時，上述標記基準線的長度在上述搜尋基準線的30%以上的範圍之位置中，以上述標記的外形稜線存在的形狀，形成上述標記。
最好是上述標記形成平面視圓形的形態。
又，最好是上述標記形成平面視正方形的形態。
又，最好是上述標記形成平面視環狀的形態。
又，根據本發明，提供零件內藏基板，使用上述零件內藏基板的製造方法製造，包括標記，具有連接上述銅層的第2面的基端面、從上述基端面的外周緣往垂直上述第2面的方向延伸的側面、從上述側面的頂端緣變細並圓弧狀延伸的外周曲面、以及從上述外周曲面的頂端緣延伸並對向上述基端面的頂面。
根據本發明的零件內藏基板的製造方法，在標記形成步驟中，從檢測裝置的搜尋範圍的中心之搜尋中心延伸到上述搜尋範圍的邊緣為止之假想線作為搜尋基準線，使標記的中心與搜尋中心一致的狀態下，從標記的中心開始，與搜尋基準線同方向，且延伸至標記中頂面與外周曲面間的邊界之外形稜線為止的假想線作為標記基準線時，標記基準線的長度在搜尋基準線的30%以上的範圍之位置中，以標記的外形稜線存在的形狀，形成標記，因此達到以下效果。即，因為搜尋範圍內標記所占的比例變大，可以高精確度進行標記的輪廓確定。因 此，可以提高標記的檢測精確度，並可以高精確度進行零件的位置決定及位置確定。
又，本發明的零件內藏基板，因為以上述的製造方法得到，標記的檢測精確度高，高精確度決定內藏的零件端子與配線圖案之位置，電氣連接不良極少而品質優異。
1‧‧‧零件內藏基板
2‧‧‧支持板
3‧‧‧第1面
4‧‧‧第1銅層
5‧‧‧第2面
6‧‧‧鋪銅鋼板
8‧‧‧遮光罩層
10‧‧‧開口
12‧‧‧標記
13‧‧‧基端面
14‧‧‧電子零件(基板內零件)
16‧‧‧接合劑
18‧‧‧接合層
19‧‧‧外周曲面
20‧‧‧端子
21‧‧‧頂端緣
22‧‧‧第1絕緣基材
23‧‧‧頂面
24‧‧‧第2絕緣基材
25‧‧‧外形稜線
28‧‧‧第2銅層
30‧‧‧貫通孔
34‧‧‧絕緣基板(埋設層)
36‧‧‧下面
37‧‧‧加壓成形體
38‧‧‧上面
39、41‧‧‧遮光罩層
40‧‧‧中間製品
43‧‧‧開口
46‧‧‧雷射貫孔(LVH)
47‧‧‧導通孔
48‧‧‧鍍銅層
50‧‧‧配線圖案
60‧‧‧焊錫光阻層
61‧‧‧零件安裝面(land)
62‧‧‧開口
70‧‧‧成像畫面
72‧‧‧搜尋範圍
74‧‧‧搜尋中心
76‧‧‧標記中心
78‧‧‧搜尋範圍
80‧‧‧搜尋基準線
82‧‧‧標記基準線
84‧‧‧下限區域
90‧‧‧標記
92‧‧‧開口
93‧‧‧外周緣
94‧‧‧外形稜線
95‧‧‧側面
96‧‧‧頂面
97‧‧‧前端緣
98‧‧‧外周曲面
99‧‧‧前端緣
100‧‧‧標記
101‧‧‧基端面
102‧‧‧開口
103‧‧‧外周緣
104‧‧‧外形稜線
105‧‧‧側面
107‧‧‧前端緣
108‧‧‧外周曲面
109‧‧‧前端緣
110‧‧‧貫通孔
111‧‧‧內周曲面
112‧‧‧內形稜線
120‧‧‧標記
121‧‧‧基端面
122‧‧‧開口
124‧‧‧外形稜線
125‧‧‧側面
128‧‧‧外周曲面
129‧‧‧前端緣
130‧‧‧中央貫通孔
131‧‧‧內周曲面
132‧‧‧內形稜線
140‧‧‧標記
141‧‧‧基端面
142‧‧‧開口
145‧‧‧側面
148‧‧‧外周曲面
151‧‧‧內周曲面
152‧‧‧內徑稜線
L1‧‧‧寬度(直徑)
P1、P2‧‧‧寬度
S‧‧‧裝載預定區域
T‧‧‧端子存在部
W1‧‧‧第1窗孔
W2‧‧‧第2窗孔
[第1圖]係概略顯示根據本發明實施例的零件內藏基板製造方法中使用的支持板(不銹鋼製的薄板)之剖面圖；[第2圖]係概略顯示第1圖的支持板上形成銅層的鋪銅鋼板之剖面圖；[第3圖]係概略顯示第2圖的鋪銅鋼板的銅層上形成圖案電鍍用的電鍍光阻膜的狀態之剖面圖；[第4圖]係概略顯示第2圖的鋪銅鋼板的銅層上形成標記的狀態之剖面圖；[第5圖]係顯示標記的平面圖(a)及顯示標記的剖面圖(b)；[第6圖]係概略顯示搜尋範圍的平面圖；[第7圖]係概略顯示第4圖的鋪銅鋼板的銅層上供給接合劑的狀態之剖面圖；[第8圖]係概略顯示第7圖的鋪銅鋼板的接合劑上裝載電子零件的狀態之剖面圖；[第9圖]係概略顯示裝載電子零件的鋪銅鋼板上堆疊絕緣基板及銅箔的狀態之剖面圖；[第10圖]係概略顯示裝載電子零件的鋪銅鋼板上堆疊絕 緣基板及銅箔並一體化的狀態之剖面圖；[第11圖]係概略顯示從銅層剝離支持板而得到的中間製品之剖面圖；[第12圖]係概略顯示第11圖的中間製品的銅層上形成遮光罩層的狀態之剖面圖；[第13圖]係概略顯示第12圖的中間製品中形成窗孔的狀態之剖面圖；[第14圖]係概略顯示第13圖的中間製品中形成雷射貫孔的狀態之剖面圖；[第15圖]係概略顯示對第14圖的中間製品施加電鍍處理的狀態之剖面圖；[第16圖]係概略顯示第15圖的中間製品中形成配線圖案的狀態之剖面圖；[第17圖]係概略顯示根據本發明實施例的零件內藏基板之剖面圖；[第18圖]係顯示本發明的第二實施例中使用的標記之平面圖(a)及剖面圖(b)；[第19圖]係顯示本發明的第三實施例中使用的標記之平面圖(a)及剖面圖(b)；[第20圖]係顯示本發明的第四實施例中使用的標記之平面圖(a)及剖面圖(b)；以及[第21圖]係顯示本發明的第五實施例中使用的標記之平面圖(a)及剖面圖(b)。
[第一實施例]
本發明中，首先，初始原料上形成銅製柱狀體構成的位置決定用的標記(標記形成步驟)。在此，初始原料，例如準備如下。
首先，如第1圖所示，準備支持板2。此支持板2，例如是不銹鋼製的薄板。於是，如第2圖所示，支持板2上形成薄膜構成的第1銅層4。此第1銅層4，例如，以電解電鍍得到的鍍銅膜構成。以如此得到的鋪銅鋼板6作為初始原料。在此，第1銅層4中，連接支持板2的面作為第1面3，與此第1面3相反側的面作為第2面5。
又，支持板2，也可以使用鋁製的薄板。此時，第1銅層4，例如，由銅箔構成，貼上鋁製的薄板表面。
其次，如第3圖所示，在準備的鋪銅鋼板6的第1銅層4上形成遮光罩層8。此遮光罩層8，例如係以既定厚度的乾膜構成的電鍍光阻，既定位置上設置開口10。從此開口10以平面所視形狀為圓形的貫通孔構成，底部露出銅層4。於是，對於具有如此遮光罩層8的鋪銅鋼板6，藉由施加銅的電解電鍍，上述露出部分中優先沉積銅，形成沿著開口10的內部形狀的柱狀銅柱構成之位置決定用的標記12。之後，藉由除去乾膜8，在第1銅層4的第2面5上的既定位置，出現銅柱構成的位置決定用標記12(參照第4圖)。
在此，詳細說明標記12的形狀。首先，如表示標記12以平面所視形狀的第5(a)圖及表示標記12的剖面形狀的第5(b)圖所示，標記12形成扁平的圓柱形狀。具體而言，標 記12具有連接銅層4的第2面5之基端面13、從此基端面13的外周緣11往垂直銅層4的第2面5的方向(第5圖中上方向)延伸的側面15、從此側面15的頂端緣17開始變細並圓弧狀延伸的外周曲面19、以及從此外周曲面19的頂端緣21開始延伸並對向基端面13的頂面23。基端面13仿照銅層4的第2面5，係平坦的，其外形形成沿著開口10的內部形狀之圓形。側面15仿照開口10的內周面，成為周面。外周曲面19位於標記12的側面15與頂面23之間，經由電鍍的生長過程成為圓弧狀。頂面23，位於與基端面13對向的位置，大致為平坦面。 在此，外周曲面19的頂端緣21，成為與頂面23間的邊界，此邊界稱作外形稜線25(參照第5(a)圖)。又，假設標記12的寬度(直徑)為L1、頂面23的寬度(直徑)為M1、外周曲面19的寬度為P1、P2時，成為L1=M1+P1+P2。通常，P1與P2為相同的值，但因為產生一點點的差，為了方便以第5圖中左側的寬度為P1，右側的寬度為P2。又，為了說明放大畫出外周曲面19。此標記12的尺寸，根據與作為後段的零件裝載步驟中使用的檢測裝置之光學系統感應器的搜尋範圍大小之間的關係，決定如下。
光學系統感應器，成像檢測對象，在放映其影像 的成像畫面內設定正方形的搜尋範圍。於是，標記12的檢測中，此搜尋範圍內收納標記12，在此狀態下，在搜尋範圍內照射檢測光。於是，藉由以受光感應器接收其檢測光照在標記12的頂面23上反射回來的反射光，執行檢測標記12。詳情如第6圖所示，光學系統感應器的成像畫面70內的既定位置中，設 定正方形的搜尋範圍72。搜尋範圍72中，收納標記12使其中心的搜尋中心74、與標記12的標記中心76一致。此時，假想從搜尋中心74延伸到搜尋範圍72的邊緣78之搜尋基準線80的同時，假想從標記中心76開始與搜尋基準線80同方向而且延伸到標記12的外形稜線25為止的標記基準線82。於是，設定為標記12的大小，以滿足此標記基準線82的長度成為搜尋基準線80全長30%以上的關係。具體而言，如下述。首先，以搜尋中心74為中心，在搜尋中心74周圍移動搜尋基準線80時，根據此搜尋基準線80的全長30%以上的部分的軌跡，得到第6圖中的假想正方形84。在此，此假想正方形84以下稱作下限區域84。另一方面，以標記中心76為中心在標記中心76周圍移動標記基準線82時，標記基準線82的頂端軌跡成為外形稜線25。於是，以此外形稜線25位於比下限區域84更外側的形狀，形成標記12。藉此，可以得到滿足上述關係的尺寸的標記12。
上述光學系感應器中，通常，接收從標記12反射 過來的檢測光，檢測標記12。具體而言，如下述。首先，在偏離標記12的頂面23、外周曲面19及標記12的部分照射檢測光。在此，照射在頂面23上的檢測光，由於原封不動返回至受光感應器，受光強度的等級是高的。另一方面，照射在外周曲面19的檢測光，由於散亂，直接回到受光感應器的光相較於頂面23變少。於是，偏離標記12的部分不退回反射光，受光感應器的受光強度等級變極低。根據如此的受光感應器的受光強度等級的差，讀取外形稜線25，檢測標記12的形狀。
在此，本申請發明者發現，當標記12比下限區域 84小時，外周曲面19的曲率半徑變更大，外周曲面19的寬度P1、P2變寬，以及，當標記12比下限區域84大時，外周曲面19的曲率半徑變更小，外周曲面19的寬度P1、P2變窄。 外周曲面19的寬度P1、P2寬的話，外形稜線25的讀取誤差變大，影響標記12的檢測。本發明，根據上述見解，標記12應比下限區域84大，且規定標記基準線82的長度在搜尋基準線80長度的30%以上。
於是，當滿足規定標記基準線82的長度在搜尋基 準線80長度的30%以上的關係時，由於標記12變得比較大，外周曲面19的曲率半徑變小，外形稜線25的讀取誤差可以縮小。又，測量器的測量誤差程度相同時，標記的尺寸越大，對於確定標記的外形之際的精確度的誤差影響度越低，結果，認為標記的檢測精確度變高。
在此，本實施例中，使用搜尋範圍78的一邊長為 5mm(毫米)的光學系感應器。又，本實施形態中各部的具體尺寸如下所示。關於標記12，L1為2.540mm、M1為2.476mm、P1為0.035mm以及P2為0.029mm。
又，鍍銅層構成的標記12的形成方法，不限於電 解電鍍法，也可以採用無電解電鍍法，又，也可以併用這些方法。
此標記12的設置位置，雖然可以任意選定，但最 好設置於執行絕緣基板內應內藏的電子零件(以下，稱作基板內零件)14的位置決定之光學系位置決定裝置(未圖示)的光學 感應器容易辨識的位置。本實施例中，如第4圖所示，標記12係夾住裝載基板內零件14的預定的裝載預定區域S，形成2個。
在此，對於第1銅層4的第2面5，銅蝕刻使用的 銅蝕刻劑之中，最好使用硫酸-過氧化氫系的銅蝕刻劑執行習知的粗面化處理。此時，標記12貼上膠帶(masking tape)，粗面化處理後取下其膠帶(masking tape)。因此不腐蝕標記12，可以維持光澤面。結果，有光澤的標記與其周圍粗面化的第1銅層4之間的對比變得明確，有助於降低光學感應器的檢測誤差。又，藉由第1銅層4變成粗面，後步驟的埋設層形成步驟中，絕緣基板與第1銅層4之間發揮固著效果(anchor effect)，加強提高密合性。
其次，鋪銅鋼板6上，以接合劑16介於其間，裝 載基板內零件14(零件裝載步驟)。
首先，如第7圖所示，對銅層4上的裝載預定區域S供給接合劑16。接合劑16，至少覆蓋裝載預定區域S全體即可，接合劑16的位置決定精確度，也可以比較低。在此，執行接合劑16的位置決定之際，以標記12為基準，確定裝載預定區域S，確定的位置上塗佈接合劑16時，由於接合劑16的位置決定精確度提高，是理想的。又，對應基板內零件14的端子存在位置之既定位置上，適當配置接合劑16的話，接合劑16覆蓋裝載預定區域S的一部分的形態也沒關係。
上述接合劑16，硬化成為既定厚度的接合層18。 得到的接合層18，固定基板內零件14至既定位置的同時，具 有既定的絕緣性。接合劑16，硬化後只要發揮既定的接合強度及既定的絕緣性的話，不特別限定，例如，使用熱硬化型的環氧系樹脂或聚醯亞胺(Polyimide)系樹脂中添加填充物之物。此填充物，例如使用二氧化矽(silica)、玻璃纖維等的微粉末。
本發明中，對裝載預定區域S供給接合劑16的形 態，不特別限定，可以採用以既定厚度塗佈液體狀的接合劑16之形態，也可以採用裝載既定厚度的薄板狀的接合劑16之形態。本實施例中，使用熱硬化型的環氧系樹脂內添加二氧化矽的微粉末之液體狀的接合劑。
其次，如第8圖所示，第1銅層4的第2面5上 的裝載預定區域S上塗佈接合劑16，並在其上裝載基板內零件14。此時，基板內零件14，以標記12為基準，在裝載預定區域S中決定位置。之後，接合劑16使用熱硬化爐等加熱，硬化成為接合層18。藉此，基板內零件14固定於既定位置。
細節根據第8圖很清楚地，基板內零件14係以樹 脂覆蓋IC晶片等(未圖示)的長方體狀的封裝零件，此封裝零件的下部設置複數的端子20。於是，接合層18介於基板內零件14及端子20與銅層4的第2面5之間。
其次，堆疊絕緣基材，進行埋設基板內零件14、標記12(埋設層形成步驟)。
首先，如第9圖所示，準備第1及第2絕緣基材22、24。這些絕緣基材22、24係樹脂製。在此，絕緣基材22、24係構成含浸未硬化狀態的熱硬化性樹脂至玻璃纖維之薄板狀，也就是所謂的膠片。此第1絕緣基材22具有貫通孔30。貫通孔30 係以其開口部可插通基板內零件14的大小形成的同時，其高度(相當於絕緣基材22的厚度)設定為比基板內零件14的高度高。另一方面，第2絕緣基材24，如第9圖所示，構成不設置貫通孔的平板狀。
其次，第1銅層4上堆疊第1絕緣基材22，在此 第1絕緣基材22上側重疊第2絕緣基材24，更在此第2絕緣基材24的上側重疊應成為第2銅層28的銅箔，成為積層體。 在此，第1絕緣基材22，配設為在貫通孔30內安排基板內零件14的位置。之後，對於上述積層體全體，加壓的同時加熱，進行所謂熱加壓。
藉此，膠片未硬化狀態的熱硬化性樹脂，加壓並 填充貫通孔30等的空隙後，以熱加壓的熱硬化，結果，如第10圖所示，形成絕緣基材22、24構成的絕緣基板(埋設層)34。 藉此，得到絕緣基板34內埋設基板內零件14的加壓成形體37。在此，絕緣基材22中，由於預先設置貫通孔30，熱加壓之際可以迴避施加至基板內零件14的壓力。因此，即使大型的基板內零件14也可以無破損地埋設至絕緣基板內。
其次，如第11圖所示，從加壓成形體37剝離支 持板2。藉此得到零件內藏基板的中間製品40。此中間製品40，包括內部包含基板內零件14的絕緣基板34、在絕緣基板34的一面(下面)36上形成的第1銅層4、以及另一面(上面)38上形成的第2銅層28。在此，第1銅層4中，由於剝離支持板2，露出第1面3。
其次，對於得到的中間製品40，除去第1銅層4 的既定處，形窗孔(窗孔形成步驟)。
首先，如第12圖所示，兩銅層4、28的表面上形成遮光罩層39、41。此遮光罩層39、41，例如是既定厚度的乾膜構成的蝕刻光阻，並在既定位置設置開口43。從開口43露出銅層4的第1面3。開口43分別設於標記12、12存在的部分及基板內零件14的端子20、20存在的部分(以下，稱作端子存在部)T、T。在此，這些開口43，例如以絕緣基板34的端部為基準，確定標記12、12存在的部分及端子存在部T、T，在其確定的位置中，形成得比標記12、12及端子20、20大一點。 由於此開口43形成得比標記12、端子20大一點，確定其位置之際的精確度比較低也沒關係。
其次，對於中間製品40，根據使用氯化第2銅水 溶液構成的銅蝕刻劑之通常的蝕刻法，除去露出部分的第1銅層4。之後，除去遮光罩層39、41。因此，如第13圖所示，形成露出標記12、12的同時部分露出絕緣基板34之第1窗孔W1以及露出包含端子存在部T的接合層18的部位之第2窗孔W2。在此，各窗孔W1、W2，仿照開口43，形成得比這些標記12、12及端子20、20大一點。
其次，端子存在部T的接合層18中形成貫孔(貫孔形成步驟)。
首先，以光學系位置決定裝置(未圖示)的光學系感應器辨識露出的標記12、12。於是，以標記12、12的位置為基準，確定接合層18隱藏的基板內零件14的端子20的位置。之後，對確定的端子位置的接合層18照射雷射，例如照射二氧化碳 雷射除去接合層18，如第14圖所示，形成到達端子20為止的雷射貫孔(以下，稱作LVH)46。藉此，露出基板內零件14的端子20。在此，由於各窗孔W1、W2形成得比標記12、12及端子20、20大一點，以第1窗孔W1，可以辨識標記12、12的全體，以第2窗孔W2，可以不被銅層4反射而效率良好地對目標處照射雷射。
根據上述形態很清楚地，本發明中，特徵在於使 用於基板內零件14的位置決定之標記12、12再度使用於LVH46的形成。即，因為本發明使用共用的標記於基板內零件14的位置決定及LVH46的位置決定，可發揮極高的位置決定精確度，對於接合層18中隱藏的端子20，可以在正確位置形成LVH46。
其次，形成LVH46的中間製品40中以去膠 (desmear)處理除去樹脂殘渣後，施行電鍍處理對中間製品40表面沉積銅，在LVH46內填充銅。藉此，形成電氣連接基板內零件14的端子20與第1銅層4之導通孔(導通孔形成步驟)。
首先，LVH46內施加銅的無電解電鍍處理，LVH46 的內壁面及基板內零件14的端子20的表面以銅覆蓋。之後，施加銅的電解電鍍處理，如第15圖所示，包含LVH46內，生長覆蓋第1銅層4全體及第2銅層28全體的鍍銅層48。藉此，LVH46內以銅填充形成導通孔47，此導通孔47與第1銅層4一體化，電氣連接基板內零件14的端子20與第1銅層4。
其次，除去絕緣基板34表面的第1銅層4及第2銅層28的一部分，形成既定的配線圖案50(圖案形成步驟)。
除去兩銅層4、28的一部分係使用通常的蝕刻法。藉此，如第16圖所示，在絕緣基板34表面上形成既定的配線圖案50。
形成配線圖案50後，在絕緣基板34的表面上， 要避免焊錫附著的部分塗佈焊錫光阻。藉此，在絕緣基板34的表面上形成焊錫光阻層60。在此，本實施例中，如第17圖所示，標記12的部分，不塗佈焊錫光阻，在焊錫光阻層60中設置開口62。結果，對應標記12的部分之鍍銅層48的部分，成為露出狀態，形成零件安裝面(land)61。
如上所述，得到內藏基板內零件14的零件內藏基 板1，表面上具有既定配線圖案50的絕緣基板34內，具有與此配線圖案50電氣連接的端子20。
如上述得到的零件內藏基板1，可以在表面上表面 實際組裝其他的電子零件，成為模組基板。又，此零件內藏基板1作為核心基板，使用通常實行的積層(Build up)法形成多層電路基板。
又，第一實施例，在窗孔形成步驟中，形成第1 窗孔的同時，形成第2窗孔，但本發明不限於此形態，只形成第1窗孔也沒關係。此時，以從第1窗孔露出的標記12作為基準，確定零件14的端子20的位置，例如，利用銅直接法，包含銅層4，除去接合層18，形成貫孔。
其次，說明關於第二~五實施例。說明這些之際， 關於與已經說明的步驟相同的步驟，省略其詳細說明。又，與已經說明的構成構件及部位發揮相同功能之物，附上相同符號，省略說明。
[第二實施例]
第二實施例，只有在第一實施例的標記形成步驟中，形成第18圖所示以平面所視形狀為正方形的標記90的點，不同於第一實施例。
第二實施例的標記形成步驟中，首先，如第18(b)圖所示，在準備的鋪銅鋼板6的第1銅層4上形成遮光罩層8。此遮光罩層8，在既定位置中，設置以平面所視形狀為正方形貫通孔構成的開口92。於是，對具有其遮光罩層8的鋪銅鋼板6，施加銅的電解電鍍，開口92內形成鍍銅層。藉此，如第18(a)圖，得到以平面所視形狀為正方形的標記90。根據第18圖，很清楚地，形成標記90的外形稜線94為正方形，位於比下限區域84更外側。
在此，本實施例中，使用搜尋範圍78的一邊長度為3mm的光學系感應器。又，本實施形態中各部的具體尺寸如下所示。標記90的寬度L1為1.541mm，頂面96的寬度M1為1.462mm，外周曲面98的寬度係P1為0.042mm以及P2為0.037mm。又，第18圖中，參照符號91表示標記90的基端面，參照符號93表示標記90的基端面91的外周緣，參照符號95表示標記90的側面，參照符號97表示此側面95的頂端緣，以及參照符號99表示外周曲面98的頂端緣。
[第三實施例]
第三實施例，只有在第一實施例的標記形成步驟中，形成第19圖所示以平面所視形狀為圓形的環狀100的點，不同於第一實施例。
第三實施例的標記形成步驟，首先，如第19(b)圖所示，在準備的鋪銅鋼板6的第1銅層4上形成遮光罩層8。此遮光罩層8，在既定位置中，設置以平面所視形狀為圓形的環狀貫通孔構成的開口102。於是，對具有其遮光罩層8的鋪銅鋼板6，施加銅的電解電鍍，開口102內形成鍍銅層。藉此，如第19(a)圖，得到以平面所視形狀為圓形的環狀標記100。根據第19圖，很清楚地，形成標記100的外形稜線104為圓形，位於比下限區域84更外側。又，此標記100中，中央存在圓形的中央貫通孔110，此中央貫通孔110的上端緣部中，形成內周曲面111及內形稜線112。
在此，本實施例中，使用搜尋範圍78的一邊長度為5mm的光學系感應器。又，本實施形態中各部的具體尺寸如下所示。標記100的寬度(直徑)L1為2.508mm，頂面106的寬度(直徑)M1為2.431mm，中央貫通孔110的寬度(直徑)係N1為1.300mm，內形稜線112的寬度(直徑)Q1為1.401mm，外周曲面108的寬度係P1為0.042mm以及P2為0.035mm，以及內周曲面111的寬度係P3為0.046mm以及P4為0.055mm。
又，第19圖，參照符號101表示標記100的基端面，參照符號103表示標記100的基端面101的外周緣，參照符號105表示標記100的側面，參照符號107表示此側面105的頂端緣，以及參照符號109表示外周曲面108的頂端緣。
[第四實施例]
第四實施例，只有在第一實施例的標記形成步驟中，形成第20圖所示以平面所視形狀的正方形中抽出中央矩 形的環狀標記120的點，不同於第一實施例。
第四實施例的標記形成步驟中，首先，如第20(b)圖所示，在準備的鋪銅鋼板6的第1銅層4上形成遮光罩層8。此遮光罩層8，在既定位置，設置開口122，由形成以平面所視形狀的正方形環狀的貫通孔構成。於是，對於具有其遮光罩層8的鋪銅鋼板6，施加銅的電解電鍍，在開口122內形成鍍銅層。藉此，如第20(a)圖所示，得到以平面所視形狀的正方形中抽出中央矩形的環狀標記120。根據第20圖，很清楚地，標記120的外形稜線124形成正方形，位於比下限區域84更外側。又，此標記120中，中央存在正方形的中央貫通孔130，此中央貫通孔130的上端緣部，形成內周曲面131及內形稜線132。
在此，本實施例中，使用搜尋範圍78的一邊長度為5mm的光學系感應器。又，本實施形態中各部的具體尺寸如下所示。標記120的寬度L1為2.559mm，頂面126的寬度M1為2.472mm，中央貫通孔130的寬度N1為0.500mm，內徑稜線132的寬度Q1為0.557mm，外周曲面128的寬度係P1為0.048mm、P2為0.039mm，以及內周曲面131的寬度係P3為0.036mm、P4為0.041mm。
又，第20圖中，參照符號121表示標記120的基端面，參照符號123表示標記120的基端面121的外周緣，參照符號125表示標記120的側面，參照符號127表示此側面125的頂端緣，以及參照符號129表示外周曲面128的頂端緣。
[第五實施例]
第五實施例，只有在第一實施例的標記形成步驟中，形成第21圖所示以平面所視形狀的正方形中抽出中央圓形的環狀標記140的點，不同於第一實施例。
第五實施例的標記形成步驟中，首先，如第21(b)圖所示，在準備的鋪銅鋼板6的第1銅層4上形成遮光罩層8。此遮光罩層8，在既定位置設置開口142。此開口142，在形成以平面所視形狀正方形的貫通孔中心，安排圓柱狀的遮光罩層8的一部分的位置，由全體形成環狀的貫通孔構成。於是，對於具有其遮光罩層8的鋪銅鋼板6，施加銅的電解電鍍，在開口142內形成鍍銅層。藉此，如第21(a)圖所示，得到以平面所視形狀的正方形中抽出中央圓形的環狀標記140。根據第21圖，很清楚地，標記140的外形稜線144形成正方形，位於比下限區域84更外側。又，此標記140中，中央存在圓形的中央貫通孔150，此中央貫通孔150的上端緣部，形成內周曲面151及內形稜線152。
在此，本實施例中，使用搜尋範圍78的一邊長度為5mm的光學系感應器。又，本實施形態中各部的具體尺寸如下所示。標記140的寬度L1為2.577mm，頂面146的寬度M1為2.475mm，中央貫通孔150的寬度N1為0.300mm，內徑稜線152的寬度Q1為0.408mm，外周曲面148的寬度係P1為0.057mm以及P2為0.045mm，以及內周曲面151的寬度係P3為0.048mm、P4為0.060mm。
又，第21圖中，參照符號141表示標記140的基端面，參照符號143表示標記140的基端面141的外周緣，參 照符號145表示標記140的側面，參照符號147表示此側面145的頂端緣，以及參照符號149表示外周曲面148的頂端緣。
如上述，第一~五實施例中標記12、90、100、120、140的外形稜線25、94、104、124、144都形成比下限區域84更位於外側的形狀。因此，標記基準線82的長度，因為滿足成為搜尋基準線80全長30%以上的關係，縮小外形稜線的讀取誤差，加強提高標記的檢測精確度。
又，本發明中，絕緣基板內內藏的零件，不限定於封裝零件，可以以晶片零件等的其他各種電子零件為對象。
又，形成標記的材料不限定為銅，其他的材料，例如也可以使用鎳等。在此，如同第三~五實施例，抽除標記中心時，由於可以降低標記用的電鍍材料量，當使用高價材料形成標記之際是有效的。
12‧‧‧標記
19‧‧‧外周曲面
23‧‧‧頂面
25‧‧‧外形稜線
70‧‧‧成像畫面
72‧‧‧搜尋範圍
74‧‧‧搜尋中心
76‧‧‧標記中心
78‧‧‧搜尋範圍
80‧‧‧搜尋基準線
82‧‧‧標記基準線
84‧‧‧下限區域

Claims (5)

  1. 一種零件內藏基板的製造方法，表面上具有配線圖案的絕緣基板內，內藏具有電氣連接上述配線圖案的端子之電氣或電子零件，其特徵在於：上述零件內藏基板的製造方法包括：標記形成步驟，支持板上形成應成為上述配線圖案的銅層，連接此銅層的上述支持板的第1面之相反側的第2面上以電鍍法形成的標記，形成的標記具有連接上述第2面的基端面、從上述基端面的外周緣往垂直上述第2面的方向延伸的側面、從上述側面的頂端緣變細並圓弧狀延伸的外周曲面、以及從上述外周曲面的頂端緣延伸並對向上述基端面的頂面；零件裝載步驟，放映成像的檢測對象的影像之成像畫面內設定正方形的搜尋範圍，上述搜尋範圍內使用檢測檢測對象的檢測裝置檢測上述標記後，以檢測的上述標記為基準，決定上述零件位置，並以絕緣性的接合層介於其間在上述銅層的第2面上裝載上述零件；埋設層形成步驟，裝載上述零件的上述銅層的第2面上，形成埋設層，作為埋設上述零件及上述標記的上述絕緣基板；窗孔形成步驟，從上述銅層剝離上述支持板後，從此剝離露出的上述銅層的第1面側，以銅蝕刻使用的銅蝕刻劑蝕刻除去上述銅層的一部分，形成窗孔，露出上述標記的基 端面全體的同時，部分露出上述埋設層；導通孔形成步驟，以從上述窗孔露出的上述標記為基準，確定上述零件的端子位置，形成到達上述端子為止的貫孔後，填充導電性材料至上述貫孔內，形成導通孔，電氣連接上述端子與上述銅層；以及圖案形成步驟，經由上述導通孔電氣連接上述端子的上述銅層形成上述配線圖案；其中，上述標記形成步驟，從上述搜尋範圍的中心之搜尋中心延伸到上述搜尋範圍的邊緣為止之假想線作為搜尋基準線，使上述標記的中心與上述搜尋中心一致的狀態下，從上述標記的中心開始，與上述搜尋基準線同方向，且延伸至上述標記中上述頂面與上述外周曲面間的邊界之外形稜線為止的假想線作為標記基準線時，上述標記基準線的長度在上述搜尋基準線的30%以上的範圍之位置中，以上述標記的外形稜線存在的形狀，形成上述標記。
  2. 如申請專利範圍第1項所述的零件內藏基板的製造方法，其中，上述標記形成平面視圓形。
  3. 如申請專利範圍第1項所述的零件內藏基板的製造方法，其中，上述標記形成平面視正方形。
  4. 如申請專利範圍第1項所述的零件內藏基板的製造方法，其中，上述標記形成平面視環狀。
  5. 一種零件內藏基板，其特徵在於：使用申請專利範圍第1至4項中任一項所述的製造方法製造，包括標記，具有：基端面，連接上述銅層的第2面； 側面，從上述基端面的外周緣往垂直上述第2面的方向延伸；外周曲面，從上述側面的頂端緣變細並圓弧狀延伸；以及頂面，從上述外周曲面的頂端緣延伸並對向上述基端面。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016025096A (ja) * 2014-07-16 2016-02-08 イビデン株式会社 プリント配線板およびその製造方法
TWI578416B (zh) * 2015-09-18 2017-04-11 Subtron Technology Co Ltd 封裝載板及其製作方法
CN113366935B (zh) * 2019-02-19 2022-10-14 株式会社富士 基准标记确定装置、基准标记确定方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200935992A (en) * 2008-02-11 2009-08-16 Ibiden Co Ltd Method for manufacturing board with built-in electronic
TW201218897A (en) * 2010-10-01 2012-05-01 Meiko Electronics Co Ltd Method for manufacturing substrate with built-in component, and substrate with built-in component manufactured using the method

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3166816B2 (ja) 1995-06-23 2001-05-14 エヌイーシーマシナリー株式会社 画像認識によるパターン位置出し方法及び装置
US5956564A (en) * 1997-06-03 1999-09-21 Ultratech Stepper, Inc. Method of making a side alignment mark
JP4514322B2 (ja) * 2000-12-08 2010-07-28 パナソニック株式会社 部品実装方法、及び部品実装装置
US7178229B2 (en) * 2003-11-20 2007-02-20 E. I. Du Pont De Nemours And Company Method of making interlayer panels
FI20041680A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
FI20040592A (fi) 2004-04-27 2005-10-28 Imbera Electronics Oy Lämmön johtaminen upotetusta komponentista
JP4812481B2 (ja) 2006-03-22 2011-11-09 日東電工株式会社 配線回路基板
US8024858B2 (en) * 2008-02-14 2011-09-27 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
JP4874305B2 (ja) 2008-07-22 2012-02-15 株式会社メイコー 電気・電子部品内蔵回路基板とその製造方法
EP2342958B1 (de) * 2008-10-30 2020-06-17 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Verfahren zur integration eines elektronischen bauteils in eine leiterplatte
EP2624673B1 (en) * 2010-10-01 2017-12-06 Meiko Electronics Co., Ltd. Substrate with built-in component and method for manufacturing substrate with built-in component

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200935992A (en) * 2008-02-11 2009-08-16 Ibiden Co Ltd Method for manufacturing board with built-in electronic
TW201218897A (en) * 2010-10-01 2012-05-01 Meiko Electronics Co Ltd Method for manufacturing substrate with built-in component, and substrate with built-in component manufactured using the method

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