TWI569248B - 畫素電路以及驅動方法 - Google Patents

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Description

畫素電路以及驅動方法
本揭露中所述實施例內容是有關於一種顯示畫素相關技術，且特別是有關於一種畫素電路以及驅動方法。
在顯示面板中，通常會配置畫素電路以有效地控制顯示畫素中的發光二極體。然而，在現有的畫素電路的設計下，其補償期間需等於資料寫入期間。也就是說，在資料寫入期間受到限制的情況下，畫素電路的補償期間亦受到限制而無法被延長。由此可見，現有的畫素電路仍存在不便與缺陷。
有鑒於此，本揭示內容提出一種畫素電路以及驅動方法。
本揭露內容之一實施方式係關於一種畫素電路。畫素電路包含一發光二極體、一第一電晶體、一第一電容、一補償電路、一第二電容、一第二電晶體以及一第三電晶體。第一電晶體用以提供一驅動電流予發光二極體。第一 電容的第一端電性耦接第一電晶體的閘極端。補償電路電性耦接第一電晶體且用以使第一電晶體透過補償電路對一參考電壓充放電。第二電晶體的第一端用以接收一資料電壓。第二電晶體的第二端電性耦接第二電容。第三電晶體的第一端電性耦接第二電晶體以及第二電容。第三電晶體的第二端電性耦接第一電容的第二端或第一電晶體的閘極端。
本揭露內容之一實施方式係關於一種驅動方法。驅動方法用以驅動畫素電路。驅動方法包含：於一補償期間，藉由關斷第三電晶體使第二電容與第一電容或第一電晶體電性隔絕；於補償期間，藉由補償電路使第一電晶體透過補償電路對參考電壓充放電；於補償期間內的一資料寫入期間，藉由第二電晶體接收一資料電壓且將資料電壓傳輸至第二電容；以及於一發光期間，藉由導通第三電晶體使第二電容與第一電容或第一電晶體電性耦接。
綜上所述，透過應用上述一實施例，藉由第三電晶體的配置可使畫素電路的補償期間不受限於資料寫入期間，使得畫素電路的補償期間得以延長，以有效地提升畫素電路的補償能力。
100、400、600‧‧‧畫素電路
110、410、610‧‧‧補償電路
A1、B1‧‧‧第一電晶體
A2、B2‧‧‧第二電晶體
A3、B3‧‧‧第三電晶體
A4、B4‧‧‧第四電晶體
A5‧‧‧第五電晶體
A6、B6‧‧‧第六電晶體
A7、B7‧‧‧第七電晶體
C1‧‧‧第一電容
C2‧‧‧第二電容
C3‧‧‧第三電容
S1‧‧‧第一控制訊號
S2‧‧‧第二控制訊號
S3‧‧‧第三控制訊號
DATA‧‧‧資料電壓
LED‧‧‧發光二極體
OVDD‧‧‧第一電壓
VREF、VINT‧‧‧第二電壓
OVSS‧‧‧第三電壓
VREF’‧‧‧第四電壓
VL、VH‧‧‧邏輯位準
T1‧‧‧重置期間
T2‧‧‧補償期間
T3‧‧‧發光期間
T21‧‧‧資料寫入期間
T22‧‧‧剩餘期間
N1、N2、N3、N4、N5‧‧‧節點
800‧‧‧驅動方法
S802~S808‧‧‧步驟
為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖是依照本揭露一實施例所繪示的一種畫素電路的示意圖； 第2圖是第1圖的畫素電路的控制訊號的時序圖；第3圖是對應於多列畫素電路的控制訊號的時序圖；第4圖是依照本揭露另一實施例所繪示的一種畫素電路的示意圖；第5圖是第4圖的畫素電路的控制訊號的時序圖；第6圖是依照本揭露又一實施例所繪示的一種畫素電路的示意圖；第7圖是第6圖的畫素電路的控制訊號的時序圖；以及第8圖是依照本揭露一實施例所繪示的一種驅動方法的流程圖。
下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本揭露所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭露所涵蓋的範圍。另外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。
在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。
關於本文中所使用之『第一』、『第二』、『第三』...等，並非特別指稱次序或順位的意思，亦非用以限定本 揭露，其僅僅是為了區別以相同技術用語描述的元件或操作而已。
第1圖是依照本揭露一實施例所繪示的一種畫素電路100的示意圖。在一些實施例中，如第1圖所示，畫素電路100包含發光二極體LED、補償電路110、第一電晶體A1、第二電晶體A2、第三電晶體A3、第一電容C1以及第二電容C2。在一些實施例中，發光二極體LED可為有機發光二極體(organic light emitting diode；OLED)。
在一些實施例中，補償電路110包含第六電晶體A6，但本揭露不以此為限，其他可用以實現補償電路110的電路架構亦在本揭露的範圍內。另外，在一些實施例中，畫素電路100更包含第四電晶體A4、第五電晶體A5及/或第七電晶體A7。
雖然第1圖中的該些電晶體是以P型半導體開關實現，但本揭露不以此為限。在進一步的實施例中，上述該些電晶體是以P型金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)實現，本揭露亦不以此為限。在一些其他的實施例中，上述該些電晶體亦可藉由雙接面電晶體(bipolar junction transistor；BJT)、絕緣柵雙極電晶體(insulated gate bipolar transistor；IGBT)或其他種類的電晶體實現。也就是說，任何熟習此技藝者在本發明實施例的精神下，當可依照實際需求以選擇性地採用適當的元件來實現上述該些電晶體。
上述該些電晶體分別具有第一端、第二端以及閘極端(Gate)。當其中一電晶體的第一端為源極端時(汲極端)，該電晶體的第二端則為汲極端(源極端)。另外，上述該些電容亦分別具有第一端以及第二端。
如第1圖所示，第一電晶體A1的第一端用以接收第一電壓OVDD。第一電晶體A1的第二端電性耦接第六電晶體A6的第一端以及第四電晶體A4的第一端。第四電晶體A4的第二端電性耦接發光二極體LED的陽極端以及第五電晶體A5的第一端。換句話說，第一電晶體A1透過第四電晶體A4電性耦接發光二極體LED，以協同第四電晶體A4提供驅動電流予發光二極體LED。
第五電晶體A5的第二端用以接收第二電壓VREF。發光二極體LED的陰極端用以接收第三電壓OVSS。第一電晶體A1的閘極端電性耦接第一電容C1的第一端以及第六電晶體A6的第二端。第二電晶體A2的第一端用以接收資料電壓DATA。第二電容C2的第一端用以接收第一電壓OVDD。第二電容C2的第二端電性耦接第二電晶體A2的第二端以及第三電晶體A3的第一端。第三電晶體A3的第二端電性耦接第一電容C1的第二端以及第七電晶體A7的第一端。第七電晶體A7的第二端用以接收第一電壓OVDD。
關於上述該些電晶體的控制方面，由於第五電晶體A5、第六電晶體A6以及第七電晶體A7的閘極端用以接收第一控制訊號S1，因此第五電晶體A5、第六電晶體A6 以及第七電晶體A7是受第一控制訊號S1控制而導通或關斷。另外，由於第二電晶體A2的閘極端用以接收第二控制訊號S2，因此第二電晶體A2是受第二控制訊號S2控制而導通或關斷。再者，由於第三電晶體A3以及第四電晶體A4的閘極端用以接收第三控制訊號S3，因此第三電晶體A3以及第四電晶體A4是受第三控制訊號S3控制而導通或關斷。
第2圖是第1圖的畫素電路100的控制訊號S1-S3的時序圖。如第2圖所示，在畫素電路100的控制時序中，一個週期至少可分為三個期間。三個期間分別為重置期間T1、補償期間T2以及發光期間T3。補償期間T2更包含資料寫入期間T21以及剩餘期間T22。需特別說明的是，第2圖中的該些期間的時間長度僅用以示例，非用以限制本揭露。
第一控制訊號S1在重置期間T1以及補償期間T2具有第一邏輯位準VL(例如：低邏輯位準)。第一控制訊號S1在發光期間T3具有第二邏輯位準VH(例如：高邏輯位準)。第二控制訊號S2在資料寫入期間T21具有第一邏輯位準VL。第二控制訊號S2在重置期間T1、剩餘期間T22以及發光期間T3具有第二邏輯位準VH。第三控制訊號S3在重置期間T1以及發光期間T3具有第一邏輯位準VL。第三控制訊號S3在補償期間T2具有第二邏輯位準VH。
雖然上述敘述中是以第一邏輯位準為低邏輯位準且第二邏輯位準為高邏輯位準作舉例，但本揭露不以此為限。
為使畫素電路100的整體操作更加清楚易懂，以 下請一併參考第1圖以及第2圖。
首先，在重置期間T1，由於第一控制訊號S1以及第三控制訊號S3具有低邏輯位準，因此第三電晶體A3、第四電晶體A4、第五電晶體A5、第六電晶體A6以及第七電晶體A7會導通。另一方面，由於第二控制訊號S2具有高邏輯位準，因此第二電晶體A2會關斷。
詳細而言，於重置期間T1，第一電容C1的第一端(節點N1)將透過第六電晶體A6、第四電晶體A4以及第五電晶體A5對第二電壓VREF充放電，使得位於節點N1的電壓位準實質等於第二電壓VREF。同時，第一電容C1的第二端(節點N3)將透過第七電晶體A7對第一電壓OVDD充放電，使得位於節點N3的電壓位準實質等於第一電壓OVDD。同時，第二電容C2的第二端(節點N2)將透過第三電晶體A3以及第七電晶體A7對第一電壓OVDD充放電，使得位於節點N2的電壓位準實質等於第一電壓OVDD。如此一來，畫素電路100即完成重置(reset)操作。
接著，於補償期間T2的剩餘期間T22，由於第一控制訊號S1仍具有低邏輯位準，因此第五電晶體A5、第六電晶體A6以及第七電晶體A7仍為導通。另外，由於第二控制訊號S2仍具有高邏輯位準，因此第二電晶體A2仍為關斷。再者，由於第三控制訊號S3具有高邏輯位準，因此第三電晶體A3以及第四電晶體A4會關斷。
詳細而言，於補償期間T2的剩餘期間T22，第一電晶體A1的閘極端(節點N1)會透過補償電路110以及第 一電晶體A1對第一電壓OVDD(參考電壓)充放電。在位於第一電晶體A1的第一端(例如：源極端)的電壓位準實質等於第一電壓OVDD的情況下，由於第一電晶體A1的元件特性，位於節點N1的電壓位準將會被充放電至一補償電壓。舉例來說，若第一電晶體A1的臨界電壓為Vth，位於節點N1的電壓位準將會被充放電至實質等於第一電壓OVDD減去第一電晶體A1的臨界電壓Vth。換言之，位於第一電晶體A1的閘極端的電壓位準將實質等於(OVDD-Vth)。
接著，於補償期間T2的資料寫入期間T21，由於第一控制訊號S1仍具有低邏輯位準，因此第五電晶體A5、第六電晶體A6以及第七電晶體A7仍為導通。此時，由於第二控制訊號S2從高邏輯位準轉變成低邏輯位準，因此第二電晶體A2從關斷轉變為導通。另外，由於第三控制訊號S3仍為高邏輯位準，因此第三電晶體A3以及第四電晶體A4仍為關斷。
詳細而言，於補償期間T2的資料寫入期間T21，資料電壓DATA將透過第二電晶體A2被傳輸至第二電容C2的第二端(節點N2)。此時，由於第三電晶體A3仍為關斷，因此資料電壓DATA會被儲存在節點N2，而不會透過第三電晶體A3傳輸至節點N3。
接著，於發光期間T3，由於第一控制訊號S1以及第二控制訊號S2具有高邏輯位準，因此第二電晶體A2、第五電晶體A5、第六電晶體A6以及第七電晶體A7皆會關斷。另一方面，由於第三控制訊號S3具有低邏輯位準， 因此第三電晶體A3以及第四電晶體A4會導通。
詳細而言，由於第三電晶體A3於發光期間T3為導通，因此儲存在節點N2的資料電壓DATA可透過第三電晶體A3被傳輸至節點N3，且透過電容耦合的方式耦合至節點N1。換句話說，儲存在節點N2的資料電壓DATA於發光期間T3將會透過第三電晶體A3以及第一電容C1被傳輸至第一電晶體A1的閘極端，使得位於第一電晶體A1的閘極端的電壓位準從上述的補償電壓(OVDD-Vth)變成(OVDD-Vth+DATA)。如此，第一電晶體A1的源極端與閘極端間的跨壓(Vsg)變成OVDD-(OVDD-Vth+DATA)，即實質等於(Vth-DATA)。此時，第一電晶體A1可依據其源極端與閘極端之間的跨壓且協同第四電晶體A4提供驅動電流ILED予發光二極體LED。
一般而言，P型電晶體所能提供的驅動電流ILED將遵守以下公式：驅動電流ILED=k(Vsg-vth)2，k為相關於第一電晶體A1的元件特性的一常數。
將上述第一電晶體A1的源極端與閘極端間的跨壓(Vsg)代入上述驅動電流ILED的公式中，驅動電流ILED會相關於k[(Vth-DATA)-Vth]2=k[(DATA)]2。由此可知，驅動電流ILED將相關於資料電壓DATA，但不受到第一電晶體A1的臨界電壓Vth的影響。
在上述實施例中，藉由於整個補償期間T2關斷第三電晶體A3以隔絕第二電容C2以及第一電容C1，使得畫 素電路100的補償操作與資料寫入操作可被第三電晶體A3分隔開來。由於補償操作與資料寫入操作被分隔開來，因此補償期間T2的時間長度可被設計成比資料寫入期間T21的時間長度更長。如此，相較於補償期間T2需等於資料寫入期間T21的傳統畫素電路，畫素電路100的補償期間T2將不受限於資料寫入期間T21，進而延長補償期間T2以及提升畫素電路100的補償能力。
雖然第2圖中的資料寫入期間T21位於補償期間T2的後半段，但本揭露不以此為限。詳細而言，由於第三電晶體A3於整個補償期間T2皆為關斷狀態，因此資料寫入期間T21可依實際需求被設計於補償期間T2中的任何一個時間區段。換句話說，資料寫入期間T21可位於補償期間T2的前半段、中半段或後半段。然而，第二電晶體A2較佳是等待第三電晶體A3被關斷後才被導通。換句話說，以第2圖為例，第二控制訊號S2的下降邊緣(falling edge)在時序上較佳是略晚於或晚於第三控制訊號S3的上升邊緣(rising edge)。
另一方面，當第五電晶體A5導通時，位於發光二極體LED的陽極端的電壓位準將為第二電壓VREF。在一些實施例中，第二電壓VREF的電壓位準低於第三電壓OVSS的電壓位準，且第五電晶體A5於整個補償期間T2皆為導通。也就是說，發光二極體LED於整個補償期間T2處於逆偏狀態。承上所述，由於補償期間T2得以被延長，這相當於發光二極體LED處於逆偏狀態的期間亦得以被延 長。藉此可提升畫素電路100中的發光二極體LED的生命週期(life time)。
另一方面，相較於傳統的畫素電路，畫素電路100利用第一電容C1協同第二電容C2進行資料寫入操作。在這種情況下，畫素電路100的資料接收範圍可有效地被提升。舉例來說，假設第一電容C1的電容值與第二電容C2的電容值相等。假設資料電壓DATA的電壓值為3伏特。假設第一電壓OVDD的電壓值為5伏特，位於節點N3的電壓值於重置期間T被拉至5伏特。當第三電晶體A3導通後，位於節點N2的電壓值以及位於節點N3的電壓值將透過電荷中和的方式變成4伏特。此時，由於位於節點N3的電壓值由5伏特轉變成4伏特，代表節點N3的電壓變化量為1伏特。此電壓變化量將會透過第一電容C1被耦合至節點N1。然而，假若畫素電路未配置有第二電容C2，當第三電晶體A3導通後，資料電壓DATA將會直接被傳輸至節點N3。也就是說，位於節點N3的電壓值將從5伏特轉變成3伏特，代表節點N3的電壓變化量為2伏特。
換句話說，在資料電壓DATA的電壓值為固定的情況下，若畫素電路未配置有第二電容C2，第一電晶體A1的閘極端所接收到的電壓變化量較大。而在畫素電路100配置有第二電容C2的情況下，第一電晶體A1的閘極端所接收到的電壓變化量較小。反過來說，在相同的電壓變化量下，配置有第二電容C2的畫素電路100可容忍的資料電壓DATA的範圍較大。由於畫素電路100的資料接收範圍有效 地被提升，使得顯示畫素得以提供更佳的彩度。
第3圖是對應於多列畫素電路的控制訊號S1-S2的時序圖。為了簡化及便於瞭解，第3圖僅繪示出第n列至第(n+3)列的第一控制訊號S1以及第二控制訊號S2的時序圖。
承上所述，畫素電路100的補償期間T2的時間長度大於資料寫入期間T21的時間長度。若顯示器中各列的顯示畫素均配置有畫素電路100，則各列的補償期間T2的時間長度皆可大於資料寫入期間T21的時間長度，如第3圖所示。換句話說，各列的補償期間T2的時間長度皆不受限於該列本身的資料寫入期間T21的時間長度。
以第3圖為例，第(n+1)列的補償期間T2在時序上晚於第n列的補償期間T2，第(n+2)列的補償期間T2在時序上晚於第(n+1)列的補償期間T2，以此類推。類似地，第(n+1)列的資料寫入期間T21在時序上晚於第n列的資料寫入期間T21，第(n+2)列的資料寫入期間T21在時序上晚於第(n+1)列的資料寫入期間T21，以此類推。
第4圖是依照本揭露另一實施例所繪示的一種畫素電路400的示意圖。在一些實施例中，如第4圖所示，畫素電路400包含發光二極體LED、補償電路410、第一電晶體B1、第二電晶體B2、第三電晶體B3、第一電容C1以及第二電容C2。
在一些實施例中，補償電路410包含第六電晶體B6，但本揭露不以此為限，其他可用以實現補償電路410的電路架構亦在本揭露的範圍內。另外，在一些實施例中， 畫素電路400更包含第三電容C3、第四電晶體B4及/或第七電晶體B7。
同樣的，雖然第4圖中的該些電晶體是以P型金屬氧化物半導體場效電晶體實現，但本揭露亦不以此為限。在一些其他的實施例中，上述該些電晶體亦可藉由雙接面電晶體、絕緣柵雙極電晶體或其他種類的電晶體實現。
上述該些電晶體分別具有第一端、第二端以及閘極端(Gate)。當其中一電晶體的第一端為源極端時(汲極端)，該電晶體的第二端則為汲極端(源極端)。另外，上述該些電容亦分別具有第一端以及第二端。
如第4圖所示，第四電晶體B4的第一端用以接收第一電壓OVDD。第四電晶體B4的第二端電性耦接第一電晶體B1的第一端、第一電容C1的第二端以及第三電容C3的第一端。第一電容C1的第一端電性耦接第一電晶體B1的閘極端。第三電容C3的第二端用以接收第一電壓OVDD。第一電晶體B1的第二端電性耦接發光二極體LED的陽極端以及第六電晶體B6的第一端。第六電晶體B6的第二端用以接收第二電壓VINT。發光二極體LED的陰極端用以接收第三電壓OVSS。第二電晶體B2的第一端用以接收資料電壓DATA。第二電容C2的第一端用以接收第一電壓OVDD。第二電容C2的第二端電性耦接第二電晶體B2的第二端以及第三電晶體B3的第一端。第三電晶體B3的第二端電性耦接第一電晶體B1的閘極端、第一電容C1的第一端以及第七電晶體B7的第一端。第七電晶體B7的第二端用以接收第四 電壓VREF’。
關於上述該些電晶體的控制方面，由於第六電晶體B6以及第七電晶體B7的閘極端用以接收第一控制訊號S1，因此第六電晶體B6以及第七電晶體B7是受第一控制訊號S1控制而導通或關斷。另外，由於第二電晶體B2的閘極端用以接收第二控制訊號S2，因此第二電晶體B2是受第二控制訊號S2控制而導通或關斷。再者，由於第三電晶體B3以及第四電晶體B4的閘極端用以接收第三控制訊號S3，因此第三電晶體B3以及第四電晶體B4是受第三控制訊號S3控制而導通或關斷。
第5圖是第4圖的畫素電路400的控制訊號S1-S3的時序圖。如第5圖所示，在畫素電路400的控制時序中，一個週期至少可分為三個期間。三個期間分別為重置期間T1、補償期間T2以及發光期間T3。補償期間T2更包含資料寫入期間T21以及剩餘期間T22。需特別說明的是，第5圖中的該些期間的時間長度僅用以示例，非用以限制本揭露。
第一控制訊號S1在重置期間T1以及補償期間T2具有第一邏輯位準VL(例如：低邏輯位準)。第一控制訊號S1在發光期間T3具有第二邏輯位準VH(例如：高邏輯位準)。第二控制訊號S2在資料寫入期間T21具有第一邏輯位準VL。第二控制訊號S2在重置期間T1、剩餘期間T22以及發光期間T3具有第二邏輯位準VH。第三控制訊號S3在重置期間T1以及發光期間T3具有第一邏輯位準VL。第三控制訊號S3在補償期間T2具有第二邏輯位準VH。
為使畫素電路400的整體操作更加清楚易懂，以下請一併參考第4圖以及第5圖。
首先，在重置期間T1，由於第一控制訊號S1以及第三控制訊號S3具有低邏輯位準，因此第三電晶體B3、第四電晶體B4、第六電晶體B6以及第七電晶體B7會導通。另一方面，由於第二控制訊號S2具有高邏輯位準，因此第二電晶體B2會關斷。
詳細而言，於重置期間T1，第二電容C2的第二端(節點N2)將透過第三電晶體B3以及第七電晶體B7對第四電壓VREF’充放電，使得位於節點N2的電壓位準實質等於第四電壓VREF’。同時，第一電容C1的第一端(節點N1)亦將透過第七電晶體B7對第四電壓VREF’充放電，使得位於節點N1的電壓位準亦實質等於第四電壓VREF’。另一方面，節點N4將透過第四電晶體B4對第一電壓OVDD充放電，使得位於節點N4的電壓位準實質等於第一電壓OVDD。另外，第一電晶體B1的第二端(節點N5)將透過第六電晶體B6對第二電壓VINT充放電，使得位於節點N5的電壓位準實質等於第二電壓VINT。如此一來，畫素電路400即完成重置操作。
接著，於補償期間T2的剩餘期間T22，由於第一控制訊號S1仍具有低邏輯位準，因此第六電晶體B6以及第七電晶體B7皆會導通。另外，由於第二控制訊號S2仍具有高邏輯位準，因此第二電晶體B2仍為關斷。再者，由於第三控制訊號S3具有高邏輯位準，因此第三電晶體B3以及 第四電晶體B4會關斷。
詳細而言，於補償期間T2的剩餘期間T22，第一電晶體B1的第一端(節點N4)會透過第一電晶體B1以及補償電路410對第二電壓VINT(參考電壓)充放電。在位於節點N1的電壓位準於重置期間T1已被拉至實質等於第四電壓VREF’的情況下，由於第一電晶體B1的元件特性，位於節點N4的電壓位準將會被充放電至一補償電壓。舉例來說，若第一電晶體B1的臨界電壓為Vth，位於節點N4的電壓位準會將會被充放電至實質等於第四電壓VREF’加上第一電晶體B1的臨界電壓Vth。換言之，位於第一電晶體B1的第一端(例如為源極端)(節點N4)的電壓位準將實質等於(VREF’+Vth)。
接著，於補償期間T2的資料寫入期間T21，由於第一控制訊號S1仍具有低邏輯位準，因此第六電晶體B6以及第七電晶體B7仍為導通。此時，由於第二控制訊號S2從高邏輯位準轉變成低邏輯位準，因此第二電晶體B2從關斷轉變為導通。另外，由於第三控制訊號S3仍為高邏輯位準，因此第三電晶體B3以及第四電晶體B4仍為關斷。
詳細而言，於補償期間T2的資料寫入期間T21，資料電壓DATA將透過第二電晶體B2被傳輸至第二電容C2的第二端(節點N2)。此時，由於第三電晶體B3仍為關斷，因此資料電壓DATA會被儲存在節點N2，而不會透過第三電晶體B3傳輸至節點N1。
接著，於發光期間T3，由於第一控制訊號S1 以及第二控制訊號S2具有高邏輯位準，因此第二電晶體B2、第六電晶體B6以及第七電晶體B7皆會關斷。另一方面，由於第三控制訊號S3具有低邏輯位準，因此第三電晶體B3以及第四電晶體B4會導通。
詳細而言，由於第三電晶體B3於發光期間T3為導通，因此儲存在節點N2的資料電壓DATA可透過第三電晶體B3被傳輸至節點N1，使得位於節點N1的電壓位準變成資料電壓DATA。由於位於節點N1的電壓位準從第四電壓VREF’變成資料電壓DATA，代表節點N1的電壓變化量實質等於(VREF’-DATA)。此電壓變化量會透過第一電容C1耦合至節點N4。如此，位於節點N4的電壓位準將會從(VREF’+Vth)變成實質等於[VREF’+Vth+a×(VREF’-DATA)]，a=c1/(c1+c3)，c1為第一電容C1的電容值，c3為第三電容C3的電容值。
如此一來，第一電晶體B1的源極端與閘極端之間的跨壓(Vsg)變成{[VREF’+Vth+a×(VREF’-DATA)]-DATA}。換言之，第一電晶體B1的源極端與閘極端之間的跨壓實質等於[Vth+(VREF’-DATA)×(1+a)]。
由於第四電晶體B4於發光期間T3為導通，第一電晶體B1可依據其源極端與閘極端之間的跨壓協同第四電晶體B4提供驅動電流ILED予發光二極體LED。
將上述第一電晶體B1的源極端與閘極端之間的跨壓(Vsg)代入上述驅動電流ILED的公式中，驅動電流ILED會相關於k{[Vth+(VREF’-DATA)×(1+a)]-Vth}2= k[(VREF’-DATA)×(1+a)]2。k為相關於第一電晶體B1的元件特性的一常數。由此可知，驅動電流ILED將相關於資料電壓DATA，但不受到第一電晶體B1的臨界電壓Vth的影響。
在上述實施例中，藉由於整個補償期間T2關斷第三電晶體B3以隔絕第二電容C2以及第一電晶體B1，使得畫素電路400的補償操作與資料寫入操作可被第三電晶體B3分隔開來。由於補償操作與資料寫入操作被分隔開來，因此補償期間T2的時間長度可被設計成比資料寫入期間T21的時間長度更長，進而延長補償期間T2以及提升畫素電路400的補償能力。
另一方面，當第六電晶體B6導通時，位於發光二極體LED的陽極端的電壓位準將為第二電壓VINT。在一些實施例中，第二電壓VINT的電壓位準低於第三電壓OVSS的電壓位準，且第六電晶體B6於整個補償期間T2皆為導通。也就是說，發光二極體LED於整個補償期間T2處於逆偏狀態。承上所述，由於補償期間T2得以被延長，這相當於發光二極體LED處於逆偏狀態的期間亦得以被延長。藉此可提升畫素電路400中的發光二極體LED的生命週期。
第6圖是依照本揭露又一實施例所繪示的一種畫素電路600的示意圖。在一些實施例中，如第6圖所示，畫素電路600包含發光二極體LED、補償電路610、第一電晶體D1、第二電晶體D2、第三電晶體D3、第一電容C1以及第 二電容C2。
在一些實施例中，補償電路610包含第六電晶體D6，但本揭露不以此為限，其他可用以實現補償電路610的電路架構亦在本揭露的範圍內。另外，在一些實施例中，畫素電路600更包含第四電晶體D4、第五電晶體D5及/或第七電晶體D7。
同樣的，雖然第6圖中的該些電晶體是以N型金屬氧化物半導體場效電晶體實現，但本揭露不以此為限。在一些其他的實施例中，上述該些電晶體亦可藉由雙接面電晶體、絕緣柵雙極電晶體或其他種類的電晶體實現。
上述該些電晶體分別具有第一端、第二端以及閘極端(Gate)。當其中一電晶體的第一端為源極端時(汲極端)，該電晶體的第二端則為汲極端(源極端)。另外，上述該些電容亦分別具有第一端以及第二端。
如第6圖所示，第四電晶體D4的第一端用以接收第一電壓OVDD。第四電晶體D4的第二端電性耦接第一電晶體D1的第一端以及第六電晶體D6的第一端。第六電晶體D6的第二端電性耦接第一電晶體D1的閘極端以及第一電容C1的第一端。第一電晶體D1的第二端電性耦接發光二極體LED的陽極端以及第五電晶體D5的第一端。第五電晶體D5的第二端用以接收第二電壓VINT。發光二極體LED的陰極端用以接收第三電壓OVSS。第二電晶體D2的第一端用以接收資料電壓DATA。第二電容C2的第一端用以接收第一電壓OVDD。第二電容C2的第二端電性耦接第二電 晶體D2的第二端以及第三電晶體D3的第一端。第三電晶體D3的第二端電性耦接第一電容C1的第二端以及第七電晶體D7的第一端。第七電晶體D7的第二端用以接收第一電壓OVDD。
關於上述該些電晶體的控制方面，由於第五電晶體D5、第六電晶體D6以及第七電晶體D7的閘極端用以接收第一控制訊號S1，因此第五電晶體D5、第六電晶體D6以及第七電晶體D7是受第一控制訊號S1控制而導通或關斷。另外，由於第二電晶體D2的閘極端用以接收第二控制訊號S2，因此第二電晶體D2是受第二控制訊號S2控制而導通或關斷。再者，由於第三電晶體D3以及第四電晶體D4的閘極端用以接收第三控制訊號S3，因此第三電晶體D3以及第四電晶體D4是受第三控制訊號S3控制而導通或關斷。
第7圖是第6圖的畫素電路600的控制訊號S1-S3的時序圖。如第7圖所示，在畫素電路600的控制時序中，一個週期至少可分為三個期間。三個期間分別為重置期間T1、補償期間T2以及發光期間T3。補償期間T2更包含資料寫入期間T21以及剩餘期間T22。需特別說明的是，第7圖中的該些期間的時間長度僅用以示例，非用以限制本揭露。
第一控制訊號S1在重置期間T1以及補償期間T2具有第一邏輯位準VH(例如：高邏輯位準)。第一控制訊號S1在發光期間T3具有第二邏輯位準VL(例如：低邏輯位準)。第二控制訊號S2在資料寫入期間T21具有第一邏輯位準VH。第二控制訊號S2在重置期間T1、剩餘期間T22以及 發光期間T3具有第二邏輯位準VL。第三控制訊號S3在重置期間T1以及發光期間T3具有第一邏輯位準VH。第三控制訊號S3在補償期間T2具有第二邏輯位準VL。
為使畫素電路600的整體操作更加清楚易懂，以下請一併參考第6圖以及第7圖。
首先，在重置期間T1，由於第一控制訊號S1以及第三控制訊號S3具有高邏輯位準，因此第三電晶體D3、第四電晶體D4、第五電晶體D5、第六電晶體D6以及第七電晶體D7會導通。另一方面，由於第二控制訊號S2具有低邏輯位準，因此第二電晶體D2會關斷。
詳細而言，於重置期間T1，第一電容C1的第一端(節點N1)將透過第六電晶體D6、第四電晶體D4對第一電壓OVDD充放電，使得位於節點N1的電壓位準實質等於第一電壓OVDD。同時，第一電晶體D1的第一端(節點N4)亦將透過第四電晶體D4對第一電壓OVDD充放電，使得位於節點N4的電壓位準亦實質等於第一電壓OVDD。同時，第二電容C2的第二端(節點N2)將透過第三電晶體D3以及第七電晶體D7對第一電壓OVDD充放電，使得位於節點N2的電壓位準實質等於第一電壓OVDD。另一方面，第一電容C1的第二端(節點N3)將透過第七電晶體D7對第一電壓OVDD充放電，使得位於節點N3的電壓位準實質等於第一電壓OVDD。如此一來，畫素電路600即完成重置操作。
接著，於補償期間T2的剩餘期間T22，由於第一控制訊號S1仍具有高邏輯位準，因此第六電晶體B6以及 第七電晶體B7皆會導通。另一方面，由於第二控制訊號S2以及第三控制訊號S3具有低邏輯位準，因此第二電晶體B2、第三電晶體B3以及第四電晶體B4會關斷。
詳細而言，於補償期間T2的剩餘期間T22，第一電晶體D1的閘極端(節點N1)會透過補償電路610、第一電晶體D1以及第五電晶體D5對第二電壓VINT充放電，且第一電晶體D1的第一端(節點N4)亦透過第一電晶體D1以及第五電晶體D5對第二電壓VINT充放電，且第一電晶體D1的第二端(節點N5)亦透過第五電晶體D5對第二電壓VINT進行充放電。在位於第一電晶體D1的第二端(例如：源極端)的電壓位準實質等於第二電壓VINT的情況下，由於第一電晶體D1的元件特性，位於節點N1的電壓位準將會被充放電至一補償電壓。舉例來說，若第一電晶體D1的臨界電壓為Vth，位於節點N1的電壓位準會將會被充放電至實質等於第二電壓VINT加上第一電晶體D1的臨界電壓Vth。換言之，位於第一電晶體D1的閘極端的電壓位準將實質等於(VINT+Vth)。
接著，於補償期間T2的資料寫入期間T21，由於第一控制訊號S1仍具有高邏輯位準，因此第五電晶體D5、第六電晶體D6以及第七電晶體D7仍為導通。此時，由於第二控制訊號S2從低邏輯位準轉變成高邏輯位準，因此第二電晶體D2從關斷轉變為導通。另外，由於第三控制訊號S3仍為低邏輯位準，因此第三電晶體D3以及第四電晶體D4仍為關斷。
詳細而言，於補償期間T2的資料寫入期間T21，資料電壓DATA將透過第二電晶體D2被傳輸至第二電容C2的第二端(節點N2)。此時，由於第三電晶體D3仍為關斷，因此資料電壓DATA會被儲存在節點N2，而不會透過第三電晶體D3傳輸至節點N3。
接著，於發光期間T3，由於第一控制訊號S1以及第二控制訊號S2具有低邏輯位準，因此第二電晶體D2、第五電晶體D5、第六電晶體D6以及第七電晶體D7皆會關斷。另一方面，由於第三控制訊號S3具有高邏輯位準，因此第三電晶體D3以及第四電晶體D4會導通。
詳細而言，由於第三電晶體D3於發光期間T3為導通，因此儲存在節點N2的資料電壓DATA可透過第三電晶體D3被傳輸至節點N3，且透過電容耦合的方式將資料電壓DATA耦合至節點N1。換句話說，儲存在節點N2的資料電壓DATA於發光期間T3將會透過第三電晶體D3以及第一電容C1被傳輸至第一電晶體D1的閘極端，使得位於第一電晶體D1的閘極端的電壓位準從上述的補償電壓(VINT+Vth)變成(VINT+Vth+DATA)。如此，第一電晶體D1可依據其閘極端與源極端之間的跨壓且協同第四電晶體D4提供驅動電流ILED予發光二極體LED。
一般而言，N型電晶體所能提供的驅動電流ILED將遵守以下公式：驅動電流ILED=k(Vgs-Vth)2，k為相關於第一電晶體D1的元件特性的一常數。
將上述第一電晶體D1的閘極端與源極端(Vgs)間的跨壓代入上述驅動電流ILED的公式中，驅動電流ILED會相關於k[(VINT+Vth+DATA)-(OVSS+Voled)-Vth]2=k(VINT+DATA-OVSS-Voled)2。由此可知，驅動電流ILED將不受到第一電晶體D1的臨界電壓Vth的影響。
在上述實施例中，藉由於整個補償期間T2關斷第三電晶體D3以隔絕第二電容C2以及第一電容C1，使得畫素電路600的補償操作與資料寫入操作可被第三電晶體D3分隔開來。由於補償操作與資料寫入操作被分隔開來，因此補償期間T2的時間長度可被設計成比資料寫入期間T21的時間長度更長。如此，相較於補償期間T2需等於資料寫入期間T21的傳統畫素電路，畫素電路600的補償期間T2將不受限於資料寫入期間T21，進而延長補償期間T2以及提升畫素電路600的補償能力。
另外，在一些實施例中，第二電壓VINT的電壓位準低於第三電壓OVSS的電壓位準，且第五電晶體D5於整個補償期間T2為導通。也就是說，發光二極體LED於整個補償期間T2處於逆偏狀態。承上所述，由於補償期間T2得以被延長，這相當於發光二極體LED處於逆偏狀態的期間亦得以被延長。藉此可提升發光二極體LED的生命週期。
第8圖是依照本揭露一實施例所繪示的一種驅動方法800的流程圖。在一些實施例中，驅動方法800是應用於第1圖的畫素電路100、第4圖的畫素電路400或第6圖的畫 素電路600。
假設驅動方法800是應用於第1圖的畫素電路100。
在步驟S802中，於補償期間T2，藉由關斷畫素電路100的第三電晶體A3使第二電容C2與第一電容C1電性隔絕。
在步驟S804中，於補償期間T2，藉由補償電路110使第一電晶體A1透過補償電路110對一參考電壓(例如：第一電壓OVDD)充放電。
在步驟S806中，於補償期間T2內的資料寫入期間T21，藉由第二電晶體A2接收資料電壓DATA且將資料電壓DATA傳輸至第二電容C2。
在步驟S808中，於發光期間T3，藉由導通第三電晶體A3使第二電容C2與第一電容C1電性耦接，以使第一電晶體A1的閘極端的電壓相應於資料電壓DATA而操作。
假設驅動方法800是應用於第4圖的畫素電路400。
在步驟S802中，於補償期間T2，藉由關斷畫素電路400的第三電晶體B3使第二電容C2與第一電晶體B1電性隔絕。
在步驟S804中，於補償期間T2，藉由補償電路410使第一電晶體B1透過補償電路410對一參考電壓(例如：第二電壓VINT)充放電。
在步驟S806中，於補償期間T2內的資料寫入期 間T21，藉由第二電晶體B2接收資料電壓DATA且將資料電壓DATA傳輸至第二電容C2。
在步驟S808中，於發光期間T3，藉由導通第三電晶體B3使第二電容C2與第一電晶體B1電性耦接，以使第一電晶體B1的閘極端的電壓相應於資料電壓DATA而操作。
假設驅動方法800是應用於第6圖的畫素電路600。
在步驟S802中，於補償期間T2，藉由關斷畫素電路600的第三電晶體D3使第二電容C2與第一電容C1電性隔絕。
在步驟S804中，於補償期間T2，藉由補償電路610使第一電晶體D1透過補償電路610對一參考電壓(例如：第二電壓VINT)充放電。
在步驟S806中，於補償期間T2內的資料寫入期間T21，藉由第二電晶體D2接收資料電壓DATA且將資料電壓DATA傳輸至第二電容C2。
在步驟S808中，於發光期間T3，藉由導通第三電晶體D3使第二電容C2與第一電容C1電性耦接，以使第一電晶體D1的閘極端的電壓相應於資料電壓DATA而操作。
關於驅動方法800的詳細內容，已記載於前述的該些實施例的敘述中，於此不再贅述之。另外，需特別說明的是，上述例示包含依序的示範步驟，但該些步驟不必依所顯示的順序被執行。以不同順序執行該些步驟皆在本案的考量 範圍內。另外，在本揭露之實施例的精神與範圍內，可視情況增加、取代、變更順序及/或省略該些步驟。
綜上所述，透過應用上述一實施例，藉由第三電晶體的配置可使畫素電路的補償期間不受限於資料寫入期間，使得畫素電路的補償期間得以延長，以有效地提升畫素電路的補償能力。
雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何本領域具通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧畫素電路
110‧‧‧補償電路
A1‧‧‧第一電晶體
A2‧‧‧第二電晶體
A3‧‧‧第三電晶體
A4‧‧‧第四電晶體
A5‧‧‧第五電晶體
A6‧‧‧第六電晶體
A7‧‧‧第七電晶體
C1‧‧‧第一電容
C2‧‧‧第二電容
S1‧‧‧第一控制訊號
S2‧‧‧第二控制訊號
S3‧‧‧第三控制訊號
DATA‧‧‧資料電壓
LED‧‧‧發光二極體
OVDD‧‧‧第一電壓
VREF‧‧‧第二電壓
OVSS‧‧‧第三電壓
N1、N2、N3、N4‧‧‧節點

Claims (13)

  1. 一種畫素電路，包含：一發光二極體；一第一電晶體，用以提供一驅動電流予該發光二極體；一第一電容，其第一端電性耦接該第一電晶體的閘極端；一補償電路，電性耦接該第一電晶體且用以使該第一電晶體透過該補償電路對一參考電壓充放電；一第二電容；一第二電晶體，其第一端用以接收一資料電壓，其第二端電性耦接該第二電容；以及一第三電晶體，其第一端電性耦接該第二電晶體以及該第二電容，其第二端電性耦接該第一電容的一第二端或該第一電晶體的閘極端，其中該第二電容之第一端用以接收一第一電壓，該第二電容之第二端電性耦接該第二電晶體及該第三電晶體。
  2. 如申請專利範圍第1項所述之畫素電路，更包含：一第五電晶體，其第一端電性耦接該發光二極體之陽極，其第二端用以接收一第二電壓，且該第五電晶體用以於當該第一電晶體透過該補償電路對該參考電壓充放電時導通，其中該發光二極體之陰極用以接收一第三電壓，該第 二電壓的電壓位準低於該第三電壓的電壓位準。
  3. 如申請專利範圍第1項所述之畫素電路，更包含：一第四電晶體，該第三電晶體用以於當該第一電晶體透過該補償電路對該參考電壓充放電時關斷，且於之後導通而使該第一電晶體的閘極端的電壓相應於該資料電壓而操作，該第四電晶體用以於一發光期間內導通，以使該第一電晶體依據其閘極端的電壓提供該驅動電流予該發光二極體。
  4. 如申請專利範圍第3項所述之畫素電路，其中該第四電晶體之第一端電性耦接該第一電晶體之第二端，該第四電晶體之第二端電性耦接該發光二極體之陽極，且該第四電晶體之閘極端用以接收一第三控制訊號。
  5. 如申請專利範圍第3項所述之畫素電路，其中該第四電晶體之第一端用以接收一第一電壓，該第四電晶體之第二端耦接該第一電晶體之第一端，且該第四電晶體之閘極端用以接收一第三控制訊號。
  6. 如申請專利範圍第3項所述之畫素電路，更包含：一第三電容，其第一端電性耦接該第一電容、該第一 電晶體及該第四電晶體，其第二端用以接收一第一電壓。
  7. 如申請專利範圍第1項所述之畫素電路，其中該補償電路包含一第六電晶體，該第六電晶體之第一端電性耦接該第一電晶體之第二端，該第六電晶體之第二端電性耦接該第一電晶體之閘極端，該第六電晶體之閘極端用以接收一第一控制訊號。
  8. 如申請專利範圍第1項所述之畫素電路，其中該第二電晶體之閘極端用以接收一第二控制訊號，以依據該第二控制訊號將該資料電壓傳輸至該第二電容之第二端。
  9. 如申請專利範圍第1項所述之畫素電路，更包含：一第七電晶體，其第一端電性耦接該第三電晶體及該第一電容，其第二端用以接收一第一電壓，且其閘極端用以接收一第一控制訊號。
  10. 如申請專利範圍第1項所述之畫素電路，其中該第一電晶體之第一端電性耦接該第一電容之第二端，該第一電晶體之第二端電性耦接該補償電路及該發光二極體之陽極，該發光二極體之陰極用以接收一第三電壓，該參考電壓的電壓位準低於該第三電壓的電壓位準。
  11. 如申請專利範圍第1項所述之畫素電路，其中該補償電路包含一第六電晶體，該第一電晶體之第一端電性耦接該第六電晶體之第一端，該第一電晶體之第二端電性耦接該發光二極體之陽極，且該第六電晶體之第二端電性耦接該第一電晶體之閘極端。
  12. 一種驅動方法，用以驅動一畫素電路，該畫素電路包含一發光二極體、一第一電晶體、一第一電容、一補償電路、一第二電容、一第二電晶體以及一第三電晶體，該第一電晶體用以提供一驅動電流予該發光二極體，該第一電容的第一端電性耦接該第一電晶體的閘極端，該補償電路電性耦接該第一電晶體且用以使該第一電晶體透過該補償電路對一參考電壓充放電，該第二電晶體的第一端用以接收一資料電壓，該第二電晶體的第二端電性耦接該第二電容，該第三電晶體的第一端電性耦接該第二電晶體以及該第二電容，該第三電晶體的第二端電性耦接該第一電容的一第二端或該第一電晶體的閘極端，該驅動方法包含：於一補償期間，藉由關斷該第三電晶體使該第二電容與該第一電容或該第一電晶體電性隔絕；於該補償期間，藉由該補償電路使該第一電晶體透過該補償電路對該參考電壓充放電；於該補償期間內的一資料寫入期間，藉由該第二電晶 體接收一資料電壓且將該資料電壓傳輸至該第二電容；以及於一發光期間，藉由導通該第三電晶體使該第二電容與該第一電容或該第一電晶體電性耦接。
  13. 如申請專利範圍第12項所述之驅動方法，其中該補償電路包含一第六電晶體，該驅動方法更包含：提供一第一控制訊號至該第六電晶體之閘極端；提供一第二控制訊號至該第二電晶體之閘極端；以及提供一第三控制訊號至該第三電晶體之閘極端；其中該第一控制訊號於該補償期間具有一第一邏輯位準且於該發光期間具有一第二邏輯位準，該第二控制訊號於該資料寫入期間具有該第一邏輯位準且於該發光期間具有該第二邏輯位準，該第三控制訊號於該補償期間具有該第二邏輯位準且於該發光期間具有該第一邏輯位準。
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