CN105654907A - 像素电路以及驱动方法 - Google Patents

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Abstract

本发明公开了像素电路以及驱动方法，该像素电路包含发光二极管、第一晶体管、第一电容、补偿电路、第二电容、第二晶体管以及第三晶体管。第一晶体管用以提供驱动电流予发光二极管。第一电容的第一端电性耦接第一晶体管的栅极端。补偿电路电性耦接第一晶体管且用以使第一晶体管透过补偿电路对参考电压充放电。第二晶体管的第一端用以接收数据电压。第二晶体管的第二端电性耦接第二电容。第三晶体管的第一端电性耦接第二晶体管以及第二电容。第三晶体管的第二端电性耦接第一电容的第二端或第一晶体管的栅极端。

Description

像素电路以及驱动方法
技术领域
本发明中所述实施例内容是有关于一种显示像素相关技术，且特别是有关于一种像素电路以及驱动方法。
背景技术
在显示面板中，通常会配置像素电路以有效地控制显示像素中的发光二极管。然而，在现有的像素电路的设计下，其补偿期间需等于数据写入期间。也就是说，在数据写入期间受到限制的情况下，像素电路的补偿期间亦受到限制而无法被延长。由此可见，现有的像素电路仍存在不便与缺陷。
发明内容
有鉴于此，本发明内容提出一种像素电路以及驱动方法。
本发明内容的一实施方式关于一种像素电路。像素电路包含一发光二极管、一第一晶体管、一第一电容、一补偿电路、一第二电容、一第二晶体管以及一第三晶体管。第一晶体管用以提供一驱动电流予发光二极管。第一电容的第一端电性耦接第一晶体管的栅极端。补偿电路电性耦接第一晶体管且用以使第一晶体管透过补偿电路对一参考电压充放电。第二晶体管的第一端用以接收一数据电压。第二晶体管的第二端电性耦接第二电容。第三晶体管的第一端电性耦接第二晶体管以及第二电容。第三晶体管的第二端电性耦接第一电容的第二端或第一晶体管的栅极端。
本发明内容的一实施方式关于一种驱动方法。驱动方法用以驱动像素电路。驱动方法包含：于一补偿期间，藉由关断第三晶体管使第二电容与第一电容或第一晶体管电性隔绝；于补偿期间，藉由补偿电路使第一晶体管透过补偿电路对参考电压充放电；于补偿期间内的一数据写入期间，藉由第二晶体管接收一数据电压且将数据电压传输至第二电容；以及于一发光期间，藉由导通第三晶体管使第二电容与第一电容或第一晶体管电性耦接。
综上所述，透过应用上述一实施例，藉由第三晶体管的配置可使像素电路的补偿期间不受限于数据写入期间，使得像素电路的补偿期间得以延长，以有效地提升像素电路的补偿能力。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图说明如下：
图1是依照本发明一实施例所绘示的一种像素电路的示意图；
图2是图1的像素电路的控制信号的时序图；
图3是对应于多列像素电路的控制信号的时序图；
图4是依照本发明另一实施例所绘示的一种像素电路的示意图；
图5是图4的像素电路的控制信号的时序图；
图6是依照本发明又一实施例所绘示的一种像素电路的示意图；
图7是图6的像素电路的控制信号的时序图；以及
图8是依照本发明一实施例所绘示的一种驱动方法的流程图。
其中，附图标记：
100、400、600：像素电路110、410、610：补偿电路
A1、B1：第一晶体管A2、B2：第二晶体管
A3、B3：第三晶体管A4、B4：第四晶体管
A5：第五晶体管A6、B6：第六晶体管
A7、B7：第七晶体管
C1：第一电容
C2：第二电容
C3：第三电容
S1：第一控制信号
S2：第二控制信号
S3：第三控制信号
DATA：数据电压
LED：发光二极管
OVDD：第一电压
VREF、VINT：第二电压
OVSS：第三电压
VREF’：第四电压
VL、VH：逻辑位准
T1：重置期间
T2：补偿期间
T3：发光期间
T21：数据写入期间
T22：剩余期间
N1、N2、N3、N4、N5：节点
800：驱动方法
S802～S808：步骤
具体实施方式
下文举实施例配合附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。另外，附图仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件或相似元件将以相同的符号标示来说明。
在全篇说明书与权利要求保护范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在本发明的内容中与特殊内容中的平常意义。
关于本文中所使用的“第一”、“第二”、“第三”等，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅仅是为了区别以相同技术用语描述的元件或操作而已。
图1是依照本发明一实施例所绘示的一种像素电路100的示意图。在一些实施例中，如图1所示，像素电路100包含发光二极管LED、补偿电路110、第一晶体管A1、第二晶体管A2、第三晶体管A3、第一电容C1以及第二电容C2。在一些实施例中，发光二极管LED可为有机发光二极管(organiclightemittingdiode；OLED)。
在一些实施例中，补偿电路110包含第六晶体管A6，但本发明不以此为限，其他可用以实现补偿电路110的电路架构亦在本发明的范围内。另外，在一些实施例中，像素电路100更包含第四晶体管A4、第五晶体管A5及/或第七晶体管A7。
虽然图1中的该些晶体管是以P型半导体开关实现，但本发明不以此为限。在进一步的实施例中，上述该些晶体管是以P型金属氧化物半导体场效晶体管(metaloxidesemiconductorfieldeffecttransistor；MOSFET)实现，本发明亦不以此为限。在一些其他的实施例中，上述该些晶体管亦可藉由双接面晶体管(bipolarjunctiontransistor；BJT)、绝缘栅双极晶体管(insulatedgatebipolartransistor；IGBT)或其他种类的晶体管实现。也就是说，任何本领域的技术人员在本发明实施例的精神下，当可依照实际需求以选择性地采用适当的元件来实现上述该些晶体管。
上述该些晶体管分别具有第一端、第二端以及栅极端(Gate)。当其中一晶体管的第一端为源极端时(漏极端)，该晶体管的第二端则为漏极端(源极端)。另外，上述该些电容亦分别具有第一端以及第二端。
如图1所示，第一晶体管A1的第一端用以接收第一电压OVDD。第一晶体管A1的第二端电性耦接第六晶体管A6的第一端以及第四晶体管A4的第一端。第四晶体管A4的第二端电性耦接发光二极管LED的阳极端以及第五晶体管A5的第一端。换句话说，第一晶体管A1透过第四晶体管A4电性耦接发光二极管LED，以协同第四晶体管A4提供驱动电流予发光二极管LED。
第五晶体管A5的第二端用以接收第二电压VREF。发光二极管LED的阴极端用以接收第三电压OVSS。第一晶体管A1的栅极端电性耦接第一电容C1的第一端以及第六晶体管A6的第二端。第二晶体管A2的第一端用以接收数据电压DATA。第二电容C2的第一端用以接收第一电压OVDD。第二电容C2的第二端电性耦接第二晶体管A2的第二端以及第三晶体管A3的第一端。第三晶体管A3的第二端电性耦接第一电容C1的第二端以及第七晶体管A7的第一端。第七晶体管A7的第二端用以接收第一电压OVDD。
关于上述该些晶体管的控制方面，由于第五晶体管A5、第六晶体管A6以及第七晶体管A7的栅极端用以接收第一控制信号S1，因此第五晶体管A5、第六晶体管A6以及第七晶体管A7是受第一控制信号S1控制而导通或关断。另外，由于第二晶体管A2的栅极端用以接收第二控制信号S2，因此第二晶体管A2是受第二控制信号S2控制而导通或关断。再者，由于第三晶体管A3以及第四晶体管A4的栅极端用以接收第三控制信号S3，因此第三晶体管A3以及第四晶体管A4是受第三控制信号S3控制而导通或关断。
图2是图1的像素电路100的控制信号S1-S3的时序图。如图2所示，在像素电路100的控制时序中，一个周期至少可分为三个期间。三个期间分别为重置期间T1、补偿期间T2以及发光期间T3。补偿期间T2更包含数据写入期间T21以及剩余期间T22。需特别说明的是，图2中的该些期间的时间长度仅用以示例，非用以限制本发明。
第一控制信号S1在重置期间T1以及补偿期间T2具有第一逻辑位准VL(例如：低逻辑位准)。第一控制信号S1在发光期间T3具有第二逻辑位准VH(例如：高逻辑位准)。第二控制信号S2在数据写入期间T21具有第一逻辑位准VL。第二控制信号S2在重置期间T1、剩余期间T22以及发光期间T3具有第二逻辑位准VH。第三控制信号S3在重置期间T1以及发光期间T3具有第一逻辑位准VL。第三控制信号S3在补偿期间T2具有第二逻辑位准VH。
虽然上述叙述中是以第一逻辑位准为低逻辑位准且第二逻辑位准为高逻辑位准作举例，但本发明不以此为限。
为使像素电路100的整体操作更加清楚易懂，以下请一并参考图1以及图2。
首先，在重置期间T1，由于第一控制信号S1以及第三控制信号S3具有低逻辑位准，因此第三晶体管A3、第四晶体管A4、第五晶体管A5、第六晶体管A6以及第七晶体管A7会导通。另一方面，由于第二控制信号S2具有高逻辑位准，因此第二晶体管A2会关断。
详细而言，于重置期间T1，第一电容C1的第一端(节点N1)将透过第六晶体管A6、第四晶体管A4以及第五晶体管A5对第二电压VREF充放电，使得位于节点N1的电压位准实质等于第二电压VREF。同时，第一电容C1的第二端(节点N3)将透过第七晶体管A7对第一电压OVDD充放电，使得位于节点N3的电压位准实质等于第一电压OVDD。同时，第二电容C2的第二端(节点N2)将透过第三晶体管A3以及第七晶体管A7对第一电压OVDD充放电，使得位于节点N2的电压位准实质等于第一电压OVDD。如此一来，像素电路100即完成重置(reset)操作。
接着，于补偿期间T2的剩余期间T22，由于第一控制信号S1仍具有低逻辑位准，因此第五晶体管A5、第六晶体管A6以及第七晶体管A7仍为导通。另外，由于第二控制信号S2仍具有高逻辑位准，因此第二晶体管A2仍为关断。再者，由于第三控制信号S3具有高逻辑位准，因此第三晶体管A3以及第四晶体管A4会关断。
详细而言，于补偿期间T2的剩余期间T22，第一晶体管A1的栅极端(节点N1)会透过补偿电路110以及第一晶体管A1对第一电压OVDD(参考电压)充放电。在位于第一晶体管A1的第一端(例如：源极端)的电压位准实质等于第一电压OVDD的情况下，由于第一晶体管A1的元件特性，位于节点N1的电压位准将会被充放电至一补偿电压。举例来说，若第一晶体管A1的临界电压为Vth，位于节点N1的电压位准将会被充放电至实质等于第一电压OVDD减去第一晶体管A1的临界电压Vth。换言之，位于第一晶体管A1的栅极端的电压位准将实质等于(OVDD-Vth)。
接着，于补偿期间T2的数据写入期间T21，由于第一控制信号S1仍具有低逻辑位准，因此第五晶体管A5、第六晶体管A6以及第七晶体管A7仍为导通。此时，由于第二控制信号S2从高逻辑位准转变成低逻辑位准，因此第二晶体管A2从关断转变为导通。另外，由于第三控制信号S3仍为高逻辑位准，因此第三晶体管A3以及第四晶体管A4仍为关断。
详细而言，于补偿期间T2的数据写入期间T21，数据电压DATA将透过第二晶体管A2被传输至第二电容C2的第二端(节点N2)。此时，由于第三晶体管A3仍为关断，因此数据电压DATA会被储存在节点N2，而不会透过第三晶体管A3传输至节点N3。
接着，于发光期间T3，由于第一控制信号S1以及第二控制信号S2具有高逻辑位准，因此第二晶体管A2、第五晶体管A5、第六晶体管A6以及第七晶体管A7皆会关断。另一方面，由于第三控制信号S3具有低逻辑位准，因此第三晶体管A3以及第四晶体管A4会导通。
详细而言，由于第三晶体管A3于发光期间T3为导通，因此储存在节点N2的数据电压DATA可透过第三晶体管A3被传输至节点N3，且透过电容耦合的方式耦合至节点N1。换句话说，储存在节点N2的数据电压DATA于发光期间T3将会透过第三晶体管A3以及第一电容C1被传输至第一晶体管A1的栅极端，使得位于第一晶体管A1的栅极端的电压位准从上述的补偿电压(OVDD-Vth)变成(OVDD-Vth+DATA)。如此，第一晶体管A1的源极端与栅极端间的跨压(Vsg)变成OVDD-(OVDD-Vth+DATA)，即实质等于(Vth-DATA)。此时，第一晶体管A1可依据其源极端与栅极端之间的跨压且协同第四晶体管A4提供驱动电流Iled予发光二极管LED。
一般而言，P型晶体管所能提供的驱动电流ILED将遵守以下公式：
驱动电流ILED＝k(Vsg-Vth)2，k为相关于第一晶体管A1的元件特性的一常数。
将上述第一晶体管A1的源极端与栅极端间的跨压(Vsg)代入上述驱动电流ILED的公式中，驱动电流ILED会相关于k[(Vth-DATA)-Vth]2＝k[(DATA)]2。由此可知，驱动电流ILED将相关于数据电压DATA，但不受到第一晶体管A1的临界电压Vth的影响。
在上述实施例中，藉由于整个补偿期间T2关断第三晶体管A3以隔绝第二电容C2以及第一电容C1，使得像素电路100的补偿操作与数据写入操作可被第三晶体管A3分隔开来。由于补偿操作与数据写入操作被分隔开来，因此补偿期间T2的时间长度可被设计成比数据写入期间T21的时间长度更长。如此，相较于补偿期间T2需等于数据写入期间T21的传统像素电路，像素电路100的补偿期间T2将不受限于数据写入期间T21，进而延长补偿期间T2以及提升像素电路100的补偿能力。
虽然图2中的数据写入期间T21位于补偿期间T2的后半段，但本发明不以此为限。详细而言，由于第三晶体管A3于整个补偿期间T2皆为关断状态，因此数据写入期间T21可依实际需求被设计于补偿期间T2中的任何一个时间区段。换句话说，数据写入期间T21可位于补偿期间T2的前半段、中半段或后半段。然而，第二晶体管A2较佳是等待第三晶体管A3被关断后才被导通。换句话说，以图2为例，第二控制信号S2的下降边缘(fallingedge)在时序上较佳是略晚于或晚于第三控制信号S3的上升边缘(risingedge)。
另一方面，当第五晶体管A5导通时，位于发光二极管LED的阳极端的电压位准将为第二电压VREF。在一些实施例中，第二电压VREF的电压位准低于第三电压OVSS的电压位准，且第五晶体管A5于整个补偿期间T2皆为导通。也就是说，发光二极管LED于整个补偿期间T2处于逆偏状态。承上所述，由于补偿期间T2得以被延长，这相当于发光二极管LED处于逆偏状态的期间亦得以被延长。藉此可提升像素电路100中的发光二极管LED的生命周期(lifetime)。
另一方面，相较于传统的像素电路，像素电路100利用第一电容C1协同第二电容C2进行数据写入操作。在这种情况下，像素电路100的数据接收范围可有效地被提升。举例来说，假设第一电容C1的电容值与第二电容C2的电容值相等。假设数据电压DATA的电压值为3伏特。假设第一电压OVDD的电压值为5伏特，位于节点N3的电压值于重置期间T被拉至5伏特。当第三晶体管A3导通后，位于节点N2的电压值以及位于节点N3的电压值将透过电荷中和的方式变成4伏特。此时，由于位于节点N3的电压值由5伏特转变成4伏特，代表节点N3的电压变化量为1伏特。此电压变化量将会透过第一电容C1被耦合至节点N1。然而，假若像素电路未配置有第二电容C2，当第三晶体管A3导通后，数据电压DATA将会直接被传输至节点N3。也就是说，位于节点N3的电压值将从5伏特转变成3伏特，代表节点N3的电压变化量为2伏特。
换句话说，在数据电压DATA的电压值为固定的情况下，若像素电路未配置有第二电容C2，第一晶体管A1的栅极端所接收到的电压变化量较大。而在像素电路100配置有第二电容C2的情况下，第一晶体管A1的栅极端所接收到的电压变化量较小。反过来说，在相同的电压变化量下，配置有第二电容C2的像素电路100可容忍的数据电压DATA的范围较大。由于像素电路100的数据接收范围有效地被提升，使得显示像素得以提供更佳的彩度。
图3是对应于多列像素电路的控制信号S1-S2的时序图。为了简化及便于了解，图3仅绘示出第n列至第(n+3)列的第一控制信号S1以及第二控制信号S2的时序图。
承上所述，像素电路100的补偿期间T2的时间长度大于数据写入期间T21的时间长度。若显示器中各列的显示像素均配置有像素电路100，则各列的补偿期间T2的时间长度皆可大于数据写入期间T21的时间长度，如图3所示。换句话说，各列的补偿期间T2的时间长度皆不受限于该列本身的数据写入期间T21的时间长度。
以图3为例，第(n+1)列的补偿期间T2在时序上晚于第n列的补偿期间T2，第(n+2)列的补偿期间T2在时序上晚于第(n+1)列的补偿期间T2，以此类推。类似地，第(n+1)列的数据写入期间T21在时序上晚于第n列的数据写入期间T21，第(n+2)列的数据写入期间T21在时序上晚于第(n+1)列的数据写入期间T21，以此类推。
图4是依照本发明另一实施例所绘示的一种像素电路400的示意图。在一些实施例中，如图4所示，像素电路400包含发光二极管LED、补偿电路410、第一晶体管B1、第二晶体管B2、第三晶体管B3、第一电容C1以及第二电容C2。
在一些实施例中，补偿电路410包含第六晶体管B6，但本发明不以此为限，其他可用以实现补偿电路410的电路架构亦在本发明的范围内。另外，在一些实施例中，像素电路400更包含第三电容C3、第四晶体管B4及/或第七晶体管B7。
同样的，虽然图4中的该些晶体管是以P型金属氧化物半导体场效晶体管实现，但本发明亦不以此为限。在一些其他的实施例中，上述该些晶体管亦可藉由双接面晶体管、绝缘栅双极晶体管或其他种类的晶体管实现。
上述该些晶体管分别具有第一端、第二端以及栅极端(Gate)。当其中一晶体管的第一端为源极端时(漏极端)，该晶体管的第二端则为漏极端(源极端)。另外，上述该些电容亦分别具有第一端以及第二端。
如图4所示，第四晶体管B4的第一端用以接收第一电压OVDD。第四晶体管B4的第二端电性耦接第一晶体管B1的第一端、第一电容C1的第二端以及第三电容C3的第一端。第一电容C1的第一端电性耦接第一晶体管B1的栅极端。第三电容C3的第二端用以接收第一电压OVDD。第一晶体管B1的第二端电性耦接发光二极管LED的阳极端以及第六晶体管B6的第一端。第六晶体管B6的第二端用以接收第二电压VINT。发光二极管LED的阴极端用以接收第三电压OVSS。第二晶体管B2的第一端用以接收数据电压DATA。第二电容C2的第一端用以接收第一电压OVDD。第二电容C2的第二端电性耦接第二晶体管B2的第二端以及第三晶体管B3的第一端。第三晶体管B3的第二端电性耦接第一晶体管B1的栅极端、第一电容C1的第一端以及第七晶体管B7的第一端。第七晶体管B7的第二端用以接收第四电压VREF’。
关于上述该些晶体管的控制方面，由于第六晶体管B6以及第七晶体管B7的栅极端用以接收第一控制信号S1，因此第六晶体管B6以及第七晶体管B7是受第一控制信号S1控制而导通或关断。另外，由于第二晶体管B2的栅极端用以接收第二控制信号S2，因此第二晶体管B2是受第二控制信号S2控制而导通或关断。再者，由于第三晶体管B3以及第四晶体管B4的栅极端用以接收第三控制信号S3，因此第三晶体管B3以及第四晶体管B4是受第三控制信号S3控制而导通或关断。
图5是图4的像素电路400的控制信号S1-S3的时序图。如图5所示，在像素电路400的控制时序中，一个周期至少可分为三个期间。三个期间分别为重置期间T1、补偿期间T2以及发光期间T3。补偿期间T2更包含数据写入期间T21以及剩余期间T22。需特别说明的是，图5中的该些期间的时间长度仅用以示例，非用以限制本发明。
第一控制信号S1在重置期间T1以及补偿期间T2具有第一逻辑位准VL(例如：低逻辑位准)。第一控制信号S1在发光期间T3具有第二逻辑位准VH(例如：高逻辑位准)。第二控制信号S2在数据写入期间T21具有第一逻辑位准VL。第二控制信号S2在重置期间T1、剩余期间T22以及发光期间T3具有第二逻辑位准VH。第三控制信号S3在重置期间T1以及发光期间T3具有第一逻辑位准VL。第三控制信号S3在补偿期间T2具有第二逻辑位准VH。
为使像素电路400的整体操作更加清楚易懂，以下请一并参考图4以及图5。
首先，在重置期间T1，由于第一控制信号S1以及第三控制信号S3具有低逻辑位准，因此第三晶体管B3、第四晶体管B4、第六晶体管B6以及第七晶体管B7会导通。另一方面，由于第二控制信号S2具有高逻辑位准，因此第二晶体管B2会关断。
详细而言，于重置期间T1，第二电容C2的第二端(节点N2)将透过第三晶体管B3以及第七晶体管B7对第四电压VREF’充放电，使得位于节点N2的电压位准实质等于第四电压VREF’。同时，第一电容C1的第一端(节点N1)亦将透过第七晶体管B7对第四电压VREF’充放电，使得位于节点N1的电压位准亦实质等于第四电压VREF’。另一方面，节点N4将透过第四晶体管B4对第一电压OVDD充放电，使得位于节点N4的电压位准实质等于第一电压OVDD。另外，第一晶体管B1的第二端(节点N5)将透过第六晶体管B6对第二电压VINT充放电，使得位于节点N5的电压位准实质等于第二电压VINT。如此一来，像素电路400即完成重置操作。
接着，于补偿期间T2的剩余期间T22，由于第一控制信号S1仍具有低逻辑位准，因此第六晶体管B6以及第七晶体管B7皆会导通。另外，由于第二控制信号S2仍具有高逻辑位准，因此第二晶体管B2仍为关断。再者，由于第三控制信号S3具有高逻辑位准，因此第三晶体管B3以及第四晶体管B4会关断。
详细而言，于补偿期间T2的剩余期间T22，第一晶体管B1的第一端(节点N4)会透过第一晶体管B1以及补偿电路410对第二电压VINT(参考电压)充放电。在位于节点N1的电压位准于重置期间T1已被拉至实质等于第四电压VREF’的情况下，由于第一晶体管B1的元件特性，位于节点N4的电压位准将会被充放电至一补偿电压。举例来说，若第一晶体管B1的临界电压为Vth，位于节点N4的电压位准会将会被充放电至实质等于第四电压VREF’加上第一晶体管B1的临界电压Vth。换言之，位于第一晶体管B1的第一端(例如为源极端)(节点N4)的电压位准将实质等于(VREF’+Vth)。
接着，于补偿期间T2的数据写入期间T21，由于第一控制信号S1仍具有低逻辑位准，因此第六晶体管B6以及第七晶体管B7仍为导通。此时，由于第二控制信号S2从高逻辑位准转变成低逻辑位准，因此第二晶体管A2从关断转变为导通。另外，由于第三控制信号S3仍为高逻辑位准，因此第三晶体管B3以及第四晶体管B4仍为关断。
详细而言，于补偿期间T2的数据写入期间T21，数据电压DATA将透过第二晶体管B2被传输至第二电容C2的第二端(节点N2)。此时，由于第三晶体管B3仍为关断，因此数据电压DATA会被储存在节点N2，而不会透过第三晶体管B3传输至节点N1。
接着，于发光期间T3，由于第一控制信号S1以及第二控制信号S2具有高逻辑位准，因此第二晶体管B2、第六晶体管B6以及第七晶体管B7皆会关断。另一方面，由于第三控制信号S3具有低逻辑位准，因此第三晶体管B3以及第四晶体管B4会导通。
详细而言，由于第三晶体管B3于发光期间T3为导通，因此储存在节点N2的数据电压DATA可透过第三晶体管B3被传输至节点N1，使得位于节点N1的电压位准变成数据电压DATA。由于位于节点N1的电压位准从第四电压VREF’变成数据电压DATA，代表节点N1的电压变化量实质等于(VREF’-DATA)。此电压变化量会透过第一电容C1耦合至节点N4。如此，位于节点N4的电压位准将会从(VREF’+Vth)变成实质等于[VREF’+Vth+a×(VREF’-DATA)]，a＝c1/(c1+c3)，c1为第一电容C1的电容值，c3为第三电容C3的电容值。
如此一来，第一晶体管B1的源极端与栅极端之间的跨压(Vsg)变成{[VREF’+Vth+a×(VREF’-DATA)]-DATA}。换言之，第一晶体管B1的源极端与栅极端之间的跨压实质等于[Vth+(VREF’-DATA)×(1+a)]。
由于第四晶体管B4于发光期间T3为导通，第一晶体管B1可依据其源极端与栅极端之间的跨压协同第四晶体管B4提供驱动电流ILED予发光二极管LED。
将上述第一晶体管B1的源极端与栅极端之间的跨压(Vsg)代入上述驱动电流ILED的公式中，驱动电流ILED会相关于k{[Vth+(VREF’-DATA)×(1+a)]-Vth}2＝k[(VREF’-DATA)×(1+a)]2。k为相关于第一晶体管B1的元件特性的一常数。由此可知，驱动电流ILED将相关于数据电压DATA，但不受到第一晶体管B1的临界电压Vth的影响。
在上述实施例中，藉由于整个补偿期间T2关断第三晶体管B3以隔绝第二电容C2以及第一晶体管B1，使得像素电路400的补偿操作与数据写入操作可被第三晶体管B3分隔开来。由于补偿操作与数据写入操作被分隔开来，因此补偿期间T2的时间长度可被设计成比数据写入期间T21的时间长度更长，进而延长补偿期间T2以及提升像素电路400的补偿能力。
另一方面，当第六晶体管B6导通时，位于发光二极管LED的阳极端的电压位准将为第二电压VINT。在一些实施例中，第二电压VINT的电压位准低于第三电压OVSS的电压位准，且第六晶体管B6于整个补偿期间T2皆为导通。也就是说，发光二极管LED于整个补偿期间T2处于逆偏状态。承上所述，由于补偿期间T2得以被延长，这相当于发光二极管LED处于逆偏状态的期间亦得以被延长。藉此可提升像素电路400中的发光二极管LED的生命周期。
图6是依照本发明又一实施例所绘示的一种像素电路600的示意图。在一些实施例中，如图6所示，像素电路600包含发光二极管LED、补偿电路610、第一晶体管D1、第二晶体管D2、第三晶体管D3、第一电容C1以及第二电容C2。
在一些实施例中，补偿电路610包含第六晶体管D6，但本发明不以此为限，其他可用以实现补偿电路610的电路架构亦在本发明的范围内。另外，在一些实施例中，像素电路600更包含第四晶体管D4、第五晶体管D5及/或第七晶体管D7。
同样的，虽然图6中的该些晶体管是以N型金属氧化物半导体场效晶体管实现，但本发明不以此为限。在一些其他的实施例中，上述该些晶体管亦可藉由双接面晶体管、绝缘栅双极晶体管或其他种类的晶体管实现。
上述该些晶体管分别具有第一端、第二端以及栅极端(Gate)。当其中一晶体管的第一端为源极端时(漏极端)，该晶体管的第二端则为漏极端(源极端)。另外，上述该些电容亦分别具有第一端以及第二端。
如图6所示，第四晶体管D4的第一端用以接收第一电压OVDD。第四晶体管D4的第二端电性耦接第一晶体管D1的第一端以及第六晶体管D6的第一端。第六晶体管D6的第二端电性耦接第一晶体管D1的栅极端以及第一电容C1的第一端。第一晶体管D1的第二端电性耦接发光二极管LED的阳极端以及第五晶体管D5的第一端。第五晶体管D5的第二端用以接收第二电压VINT。发光二极管LED的阴极端用以接收第三电压OVSS。第二晶体管D2的第一端用以接收数据电压DATA。第二电容C2的第一端用以接收第一电压OVDD。第二电容C2的第二端电性耦接第二晶体管D2的第二端以及第三晶体管D3的第一端。第三晶体管D3的第二端电性耦接第一电容C1的第二端以及第七晶体管D7的第一端。第七晶体管D7的第二端用以接收第一电压OVDD。
关于上述该些晶体管的控制方面，由于第五晶体管D5、第六晶体管D6以及第七晶体管D7的栅极端用以接收第一控制信号S1，因此第五晶体管D5、第六晶体管D6以及第七晶体管D7是受第一控制信号S1控制而导通或关断。另外，由于第二晶体管D2的栅极端用以接收第二控制信号S2，因此第二晶体管D2是受第二控制信号S2控制而导通或关断。再者，由于第三晶体管D3以及第四晶体管D4的栅极端用以接收第三控制信号S3，因此第三晶体管D3以及第四晶体管D4是受第三控制信号S3控制而导通或关断。
图7是图6的像素电路600的控制信号S1-S3的时序图。如图7所示，在像素电路600的控制时序中，一个周期至少可分为三个期间。三个期间分别为重置期间T1、补偿期间T2以及发光期间T3。补偿期间T2更包含数据写入期间T21以及剩余期间T22。需特别说明的是，图7中的该些期间的时间长度仅用以示例，非用以限制本发明。
第一控制信号S1在重置期间T1以及补偿期间T2具有第一逻辑位准VH(例如：高逻辑位准)。第一控制信号S1在发光期间T3具有第二逻辑位准VL(例如：低逻辑位准)。第二控制信号S2在数据写入期间T21具有第一逻辑位准VH。第二控制信号S2在重置期间T1、剩余期间T22以及发光期间T3具有第二逻辑位准VL。第三控制信号S3在重置期间T1以及发光期间T3具有第一逻辑位准VH。第三控制信号S3在补偿期间T2具有第二逻辑位准VL。
为使像素电路600的整体操作更加清楚易懂，以下请一并参考图6以及图7。
首先，在重置期间T1，由于第一控制信号S1以及第三控制信号S3具有高逻辑位准，因此第三晶体管D3、第四晶体管D4、第五晶体管D5、第六晶体管D6以及第七晶体管D7会导通。另一方面，由于第二控制信号S2具有低逻辑位准，因此第二晶体管D2会关断。
详细而言，于重置期间T1，第一电容C1的第一端(节点N1)将透过第六晶体管D6、第四晶体管D4对第一电压OVDD充放电，使得位于节点N1的电压位准实质等于第一电压OVDD。同时，第一晶体管D1的第一端(节点N4)亦将透过第四晶体管D4对第一电压OVDD充放电，使得位于节点N4的电压位准亦实质等于第一电压OVDD。同时，第二电容C2的第二端(节点N2)将透过第三晶体管D3以及第七晶体管D7对第一电压OVDD充放电，使得位于节点N2的电压位准实质等于第一电压OVDD。另一方面，第一电容C1的第二端(节点N3)将透过第七晶体管D7对第一电压OVDD充放电，使得位于节点N3的电压位准实质等于第一电压OVDD。如此一来，像素电路600即完成重置操作。
接着，于补偿期间T2的剩余期间T22，由于第一控制信号S1仍具有高逻辑位准，因此第六晶体管B6以及第七晶体管B7皆会导通。另一方面，由于第二控制信号S2以及第三控制信号S3具有低逻辑位准，因此第二晶体管B2、第三晶体管B3以及第四晶体管B4会关断。
详细而言，于补偿期间T2的剩余期间T22，第一晶体管D1的栅极端(节点N1)会透过补偿电路610、第一晶体管D1以及第五晶体管D5对第二电压VINT充放电，且第一晶体管D1的第一端(节点N4)亦透过第一晶体管D1以及第五晶体管D5对第二电压VINT充放电，且第一晶体管D1的第二端(节点N5)亦透过第五晶体管D5对第二电压VINT进行充放电。在位于第一晶体管D1的第二端(例如：源极端)的电压位准实质等于第二电压VINT的情况下，由于第一晶体管D1的元件特性，位于节点N1的电压位准将会被充放电至一补偿电压。举例来说，若第一晶体管D1的临界电压为Vth，位于节点N1的电压位准会将会被充放电至实质等于第二电压VINT加上第一晶体管D1的临界电压Vth。换言之，位于第一晶体管D1的栅极端的电压位准将实质等于(VINT+Vth)。
接着，于补偿期间T2的数据写入期间T21，由于第一控制信号S1仍具有高逻辑位准，因此第五晶体管D5、第六晶体管D6以及第七晶体管D7仍为导通。此时，由于第二控制信号S2从低逻辑位准转变成高逻辑位准，因此第二晶体管D2从关断转变为导通。另外，由于第三控制信号S3仍为低逻辑位准，因此第三晶体管D3以及第四晶体管D4仍为关断。
详细而言，于补偿期间T2的数据写入期间T21，数据电压DATA将透过第二晶体管D2被传输至第二电容C2的第二端(节点N2)。此时，由于第三晶体管D3仍为关断，因此数据电压DATA会被储存在节点N2，而不会透过第三晶体管D3传输至节点N3。
接着，于发光期间T3，由于第一控制信号S1以及第二控制信号S2具有低逻辑位准，因此第二晶体管D2、第五晶体管D5、第六晶体管D6以及第七晶体管D7皆会关断。另一方面，由于第三控制信号S3具有高逻辑位准，因此第三晶体管D3以及第四晶体管D4会导通。
详细而言，由于第三晶体管D3于发光期间T3为导通，因此储存在节点N2的数据电压DATA可透过第三晶体管D3被传输至节点N3，且透过电容耦合的方式将数据电压DATA耦合至节点N1。换句话说，储存在节点N2的数据电压DATA于发光期间T3将会透过第三晶体管D3以及第一电容C1被传输至第一晶体管D1的栅极端，使得位于第一晶体管D1的栅极端的电压位准从上述的补偿电压(VINT+Vth)变成(VINT+Vth+DATA)。如此，第一晶体管D1可依据其栅极端与源极端之间的跨压且协同第四晶体管D4提供驱动电流ILED予发光二极管LED。
一般而言，N型晶体管所能提供的驱动电流ILED将遵守以下公式：
驱动电流ILED＝k(Vgs-Vth)2，k为相关于第一晶体管D1的元件特性的一常数。
将上述第一晶体管D1的栅极端与源极端(Vgs)间的跨压代入上述驱动电流ILED的公式中，驱动电流ILED会相关于k[(VINT+Vth+DATA)-(OVSS+Voled)-Vth]2＝k(VINT+DATA-OVSS-Voled)2。由此可知，驱动电流ILED将不受到第一晶体管D1的临界电压Vth的影响。
在上述实施例中，藉由于整个补偿期间T2关断第三晶体管D3以隔绝第二电容C2以及第一电容C1，使得像素电路600的补偿操作与数据写入操作可被第三晶体管D3分隔开来。由于补偿操作与数据写入操作被分隔开来，因此补偿期间T2的时间长度可被设计成比数据写入期间T21的时间长度更长。如此，相较于补偿期间T2需等于数据写入期间T21的传统像素电路，像素电路600的补偿期间T2将不受限于数据写入期间T21，进而延长补偿期间T2以及提升像素电路600的补偿能力。
另外，在一些实施例中，第二电压VINT的电压位准低于第三电压OVSS的电压位准，且第五晶体管D5于整个补偿期间T2为导通。也就是说，发光二极管LED于整个补偿期间T2处于逆偏状态。承上所述，由于补偿期间T2得以被延长，这相当于发光二极管LED处于逆偏状态的期间亦得以被延长。藉此可提升发光二极管LED的生命周期。
图8是依照本发明一实施例所绘示的一种驱动方法800的流程图。在一些实施例中，驱动方法800是应用于图1的像素电路100、图4的像素电路400或图6的像素电路600。
假设驱动方法800是应用于图1的像素电路100。
在步骤S802中，于补偿期间T2，藉由关断像素电路100的第三晶体管A3使第二电容C2与第一电容C1电性隔绝。
在步骤S804中，于补偿期间T2，藉由补偿电路110使第一晶体管A1透过补偿电路110对一参考电压(例如：第一电压OVDD)充放电。
在步骤S806中，于补偿期间T2内的数据写入期间T21，藉由第二晶体管A2接收数据电压DATA且将数据电压DATA传输至第二电容C2。
在步骤S808中，于发光期间T3，藉由导通第三晶体管A3使第二电容C2与第一电容C1电性耦接，以使第一晶体管A1的栅极端的电压相应于数据电压DATA而操作。
假设驱动方法800是应用于图4的像素电路400。
在步骤S802中，于补偿期间T2，藉由关断像素电路400的第三晶体管B3使第二电容C2与第一晶体管B1电性隔绝。
在步骤S804中，于补偿期间T2，藉由补偿电路410使第一晶体管B1透过补偿电路410对一参考电压(例如：第二电压VINT)充放电。
在步骤S806中，于补偿期间T2内的数据写入期间T21，藉由第二晶体管B2接收数据电压DATA且将数据电压DATA传输至第二电容C2。
在步骤S808中，于发光期间T3，藉由导通第三晶体管B3使第二电容C2与第一晶体管B1电性耦接，以使第一晶体管B1的栅极端的电压相应于数据电压DATA而操作。
假设驱动方法800是应用于图6的像素电路600。
在步骤S802中，于补偿期间T2，藉由关断像素电路600的第三晶体管D3使第二电容C2与第一电容C1电性隔绝。
在步骤S804中，于补偿期间T2，藉由补偿电路610使第一晶体管D1透过补偿电路610对一参考电压(例如：第二电压VINT)充放电。
在步骤S806中，于补偿期间T2内的数据写入期间T21，藉由第二晶体管D2接收数据电压DATA且将数据电压DATA传输至第二电容C2。
在步骤S808中，于发光期间T3，藉由导通第三晶体管D3使第二电容C2与第一电容C1电性耦接，以使第一晶体管D1的栅极端的电压相应于数据电压DATA而操作。
关于驱动方法800的详细内容，已记载于前述的该些实施例的叙述中，于此不再赘述之。另外，需特别说明的是，上述例示包含依序的示范步骤，但该些步骤不必依所显示的顺序被执行。以不同顺序执行该些步骤皆在本案的考量范围内。另外，在本发明的实施例的精神与范围内，可视情况增加、取代、变更顺序及/或省略该些步骤。
综上所述，透过应用上述一实施例，藉由第三晶体管的配置可使像素电路的补偿期间不受限于数据写入期间，使得像素电路的补偿期间得以延长，以有效地提升像素电路的补偿能力。
虽然本发明已以实施方式公开如上，但其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与修改，因此本发明的保护范围当视后附的权利要求保护范围所界定者为准。

Claims (14)

1.一种像素电路，其特征在于，包含：
一发光二极管；
一第一晶体管，用以提供一驱动电流予该发光二极管；
一第一电容，其第一端电性耦接该第一晶体管的栅极端；
一补偿电路，电性耦接该第一晶体管且用以使该第一晶体管透过该补偿电路对一参考电压充放电；
一第二电容；
一第二晶体管，其第一端用以接收一数据电压，其第二端电性耦接该第二电容；以及
一第三晶体管，其第一端电性耦接该第二晶体管以及该第二电容，其第二端电性耦接该第一电容的一第二端或该第一晶体管的栅极端。
2.如权利要求1所述的像素电路，其特征在于，该第二电容的第一端用以接收一第一电压，该第二电容的第二端电性耦接该第二晶体管及该第三晶体管。
3.如权利要求1所述的像素电路，其特征在于，还包含：
一第五晶体管，其第一端电性耦接该发光二极管的阳极，其第二端用以接收一第二电压，且该第五晶体管用以于当该第一晶体管透过该补偿电路对该参考电压充放电时导通，
其中该发光二极管的阴极用以接收一第三电压，该第二电压的电压位准低于该第三电压的电压位准。
4.如权利要求1所述的像素电路，其特征在于，还包含：
一第四晶体管，该第三晶体管用以于当该第一晶体管透过该补偿电路对该参考电压充放电时关断，且于之后导通而使该第一晶体管的栅极端的电压相应于该数据电压而操作，该第四晶体管用以于一发光期间内导通，以使该第一晶体管依据其栅极端的电压提供该驱动电流予该发光二极管。
5.如权利要求4所述的像素电路，其特征在于，该第四晶体管的第一端电性耦接该第一晶体管的第二端，该第四晶体管的第二端电性耦接该发光二极管的阳极，且该第四晶体管的栅极端用以接收一第三控制信号。
6.如权利要求4所述的像素电路，其特征在于，该第四晶体管的第一端用以接收一第一电压，该第四晶体管的第二端耦接该第一晶体管的第一端，且该第四晶体管的栅极端用以接收一第三控制信号。
7.如权利要求4所述的像素电路，其特征在于，还包含：
一第三电容，其第一端电性耦接该第一电容、该第一晶体管及该第四晶体管，其第二端用以接收一第一电压。
8.如权利要求1所述的像素电路，其特征在于，该补偿电路包含一第六晶体管，该第六晶体管的第一端电性耦接该第一晶体管的第二端，该第六晶体管的第二端电性耦接该第一晶体管的栅极端，该第六晶体管的栅极端用以接收一第一控制信号。
9.如权利要求1所述的像素电路，其特征在于，该第二晶体管的栅极端用以接收一第二控制信号，以依据该第二控制信号将该数据电压传输至该第二电容的第二端。
10.如权利要求1所述的像素电路，其特征在于，还包含：
一第七晶体管，其第一端电性耦接该第三晶体管及该第一电容，其第二端用以接收一第一电压，且其栅极端用以接收一第一控制信号。
11.如权利要求1所述的像素电路，其特征在于，该第一晶体管的第一端电性耦接该第一电容的第二端，该第一晶体管的第二端电性耦接该补偿电路及该发光二极管的阳极，该发光二极管的阴极用以接收一第三电压，该参考电压的电压位准低于该第三电压的电压位准。
12.如权利要求1所述的像素电路，其特征在于，该补偿电路包含一第六晶体管，该第一晶体管的第一端电性耦接该第六晶体管的第一端，该第一晶体管的第二端电性耦接该发光二极管的阳极，且该第六晶体管的第二端电性耦接该第一晶体管的栅极端。
13.一种驱动方法，用以驱动如权利要求1所述的像素电路，其特征在于，该驱动方法包含：
于一补偿期间，藉由关断该第三晶体管使该第二电容与该第一电容或该第一晶体管电性隔绝；
于该补偿期间，藉由该补偿电路使该第一晶体管透过该补偿电路对该参考电压充放电；
于该补偿期间内的一数据写入期间，藉由该第二晶体管接收一数据电压且将该数据电压传输至该第二电容；以及
于一发光期间，藉由导通该第三晶体管使该第二电容与该第一电容或该第一晶体管电性耦接。
14.如权利要求13所述的驱动方法，其特征在于，该补偿电路包含一第六晶体管，该驱动方法还包含：
提供一第一控制信号至该第六晶体管的栅极端；
提供一第二控制信号至该第二晶体管的栅极端；以及
提供一第三控制信号至该第三晶体管的栅极端；
其中该第一控制信号于该补偿期间具有一第一逻辑位准且于该发光期间具有一第二逻辑位准，该第二控制信号于该数据写入期间具有该第一逻辑位准且于该发光期间具有该第二逻辑位准，该第三控制信号于该补偿期间具有该第二逻辑位准且于该发光期间具有该第一逻辑位准。
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