TWI565013B - 半導體裝置及其形成方法 - Google Patents

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TWI565013B
TWI565013B TW104138199A TW104138199A TWI565013B TW I565013 B TWI565013 B TW I565013B TW 104138199 A TW104138199 A TW 104138199A TW 104138199 A TW104138199 A TW 104138199A TW I565013 B TWI565013 B TW I565013B
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邱銘彥
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Description

半導體裝置及其形成方法
本揭露係關於一種半導體技術，且特別是關於一種半導體裝置及其形成方法。
半導體積體電路(IC)工業已經經歷了快速增長。IC材料和設計中的技術進展已經產生了多代IC。其中，每一代IC都比前一代IC具有更小和更複雜的電路。然而，這些進展也已經增加了處理和製造IC的複雜度，且對於實現的進展，IC製程及製造也需要有相似的發展。在IC演進的過程中，功能密度(即，每晶片面積的內連裝置的數量)普遍增大，而幾何尺寸(即，可以使用製造製程產生的最小部件)卻減小。
因此，半導體裝置需具有越來越多數量的輸入/輸出(I/O)墊裝入較小的面積內，因而I/O墊的密度快速增加。如此一來，半導體晶粒的封裝變得更加困難，其嚴重影響封裝良率。現已使用後鈍化內連接(post-passivation interconnect,PPI)結構自半導體晶粒進行連接的佈線、增加I/O墊的數量、重分佈凸塊佈局及/或促進封裝體接觸。
現有PPI結構遭受到來自電路佈線缺失的困擾。舉例來說，現有PPI結構的電路佈線能力缺乏彈性。如此一來，需要更多的PPＩ層以提供更多佈線面積來克服信號完整性的問 題，因而需更小的製程容許度(process window)而帶來更多的成本。
根據一些實施例，本揭露提供一種半導體裝置，包括：一晶粒，包括一基底及一接合墊；以及一連接層，設置於晶粒上方，其中連接層包括：一支撐墊；一導電通道，其中一部分的導電通道至少局部穿過支撐墊；以及至少一介電區，夾設於支撐墊與上述部分的導電通道之間。
根據一些實施例，本揭露提供一種半導體裝置，包括：一晶粒，包括一多層內連接(MLI)結構，其中多層內連接結構包括一第一導電部件及一第二導電部件；一連接層，設置於晶粒上方，其中連接層包括一支撐墊，其中支撐墊電性連接至多層內連接結構的第一導電部件，其中支撐墊具有一開口，自支撐墊的一邊緣延伸至支撐墊內的一處，其中開口包括：一連續導電平面路徑，其中連續導電平面路徑電性連接至多層內連接結構的第二導電部件；以及至少一介電部件，夾設於連續導電平面路徑與支撐墊之間。
根據一些實施例，本揭露提供一種半導體裝置之形成方法，包括：提供一晶粒，其中晶粒包括一基底及位於基底上方的一接合墊；形成一連接層於晶粒上方，其中形成連接層包括：沉積由介電材料構成的一介電層於晶粒上方；圖案化介電層，其中圖案化介電層包括：形成一支撐墊區域；以及形成一導電通道區域，其中一部分的導電通道區域至少局部穿過支撐墊區域，其中至少一介電區夾設於上述部分的導電通道區 域與支撐墊區域之間；以及填入一導電材料於支撐墊區域及導電通道區域，其中支撐墊區域的導電材料形成一支撐墊，且其中導電通道區域的導電材料形成一導電通道。
100‧‧‧方法
102、104、106、108、110、112、114、116、118‧‧‧區塊
200、1304、1306、1400、1402、1404、1406‧‧‧裝置
202‧‧‧基底
204、204á、204b‧‧‧半導體裝置
206‧‧‧前側
208‧‧‧背側
210‧‧‧內連接結構
212‧‧‧內層介電(ILD)層
214‧‧‧多層內連接(MLI)結構
216、216a、216b、510、704‧‧‧導線
218、218a、218b、404、404a、404b、404c、408a、408b、408c、602、604‧‧‧(導電)接觸連接窗/介層連接窗
220、220a、220b、220c、220d‧‧‧導電墊/接合墊
300‧‧‧鈍化護層
302‧‧‧第一保護層
304、512、804‧‧‧開口
306‧‧‧模塑材料
308‧‧‧基底通孔電極(TSV)結構
400、400a、400b‧‧‧底層後鈍化內連接(PPI)結構
402、402a、402b‧‧‧導電區
403‧‧‧第一底層連接層
405‧‧‧第二底層連接層
406、406a、406b、406c、510‧‧‧導線
407‧‧‧第三底層連接層
410、412、414‧‧‧絕緣層
500‧‧‧第一上層連接層
502、706‧‧‧介電區
504‧‧‧支撐墊
506‧‧‧介電區/介電部件
506a、506b‧‧‧介電部件
508、520‧‧‧導電通道
508a、508b‧‧‧導電通道分支
512a、512b‧‧‧開口分支
514‧‧‧處
516‧‧‧邊緣
600‧‧‧上層中間層
606‧‧‧介電層
700‧‧‧第二上層連接層
702‧‧‧搭接墊
708‧‧‧上層後鈍化內連接(PPI)結構
800‧‧‧第二保護層
802‧‧‧保護區
900‧‧‧凸塊底部金屬化(UBM)層
902‧‧‧凸塊底部金屬化(UBM)部件/UBM墊
904‧‧‧下表面/凸塊底部金屬化(UBM)墊接觸區
906‧‧‧重疊區域
1000‧‧‧導電凸塊
1002‧‧‧凸塊結構接觸區
1300‧‧‧承載板
1302‧‧‧高分子基體層
c1、c2‧‧‧中心
d1、d2‧‧‧寬度
d3‧‧‧距離
第1圖係繪示出根據本揭露一或多個型態之半導體裝置或其部分的形成方法流程圖。
第2圖係繪示出根據本揭露一實施例之一部分的半導體裝置剖面示意圖。
第3A至3B圖係繪示出根據一些實施例之於形成鈍化護層及第一保護層之後的一部份的半導體裝置剖面示意圖。
第4圖係繪示出根據一些實施例之於形成底層PPI結構之後的一部份的半導體裝置剖面示意圖。
第5A圖係繪示出根據一些實施例之於形成上層PPI結構的第一上連接層之後的一部份的半導體裝置的上視示意圖。
第5B圖係繪示出根據一些實施例之沿著第5A圖中A-A’線的一部份的半導體裝置剖面示意圖。
第6A及6C圖係分別繪示出根據一些實施例之於形成上層PPI結構的中間層之後的一部份的半導體裝置的上視示意圖。
第6B及6D圖係分別繪示出根據一些實施例之沿著第6A圖中B-B’線及沿著第6C圖中C-C’線的一部份的半導體裝置剖面示意圖。
第7A至7D圖係繪示出根據一些實施例之於形成上層PPI結構的第二上連接層之後的一部份的半導體裝置的剖面示意 圖。
第8圖係繪示出根據一些實施例之於形成第二保護層之後的一部份的半導體裝置剖面示意圖。
第9A圖係繪示出根據一些實施例之於形成凸塊底部金屬化(UBM)層之後的一部份的半導體裝置剖面示意圖。
第9B至9C圖係繪示出根據一些實施例之於形成UBM層之後的一部份的半導體裝置的上視示意圖。
第10A至10B圖係繪示出根據一些實施例之於形成導電凸塊之後的一部份的半導體裝置剖面示意圖。
第11A至11E圖係繪示出根據一些實施例之一部份的半導體裝置的上視示意圖。
第12A至12C圖係分別繪示出根據一些實施例之沿著第11A圖中D-D’線、E-E’線及F-F’線的一部份的半導體裝置的剖面示意圖。
第13及14圖係繪示出根據一些實施例之一部分的封裝體的上視示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的 特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容在各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如”之下”、”下方”、”下”、”上方”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
也請注意到本揭露的實施例的形式為整合型扇出型(integrated fan-out,InFO)封裝體，其具有包括扇出重佈線的PPI結構。任何所屬技術領域中具有通常知識者可瞭解到半導體裝置的其他範例也可從本揭露的型態中受惠。舉例來說，此處所述的一些實施例也可應用於具有包括扇出重佈線的PPI結構的晶圓級封裝體。進一步舉例來說，此處所述的一些實施例也可應用於三維(3D)封裝體，其中晶片彼此垂直疊置。
以下配合第1至14圖說明用以形成PPI結構的技術，全文中的圖式及實施例中相同的標用於表示相同的部件。
請參照第1圖，其繪示出一實施例之流程圖，用於形成PPI結構的方法100。方法100始於區塊102，其中一裝置或其一部分形成或局部形成於一基底上。請參照第2圖的範例， 於區塊102的一實施例中，提供一裝置200。裝置200包括一基底202(也稱作一晶圓)，複數個半導體裝置204形成於基底202內或其上。一內連接結構210形成於基底202一側的上方，且複數個導電墊220形成於內連接結構210上方。
基底202可為一半導體基底，例如一矽基底。基底202可包括各種不同膜層，其包括導電或絕緣層形成於一半導體基底上方。基底可包括各種不同的摻雜配置，取決於習知的設計需求。基底也可包括其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或鑽石。另外，基底可包括一化合物半導體及/或一合金半導體。再者，基底也可選擇性包括一磊晶層(epi-layer)，其可受應變以加強效能，也可包括一絕緣層覆矽(silicon-on-insulator,SOI)結構及/或具有其他適合的加強特徵部件。
形成於基底202內或其上的半導體裝置204可包括主動部件(例如，場效電晶體(Field Effect Transistor,TFT)或雙極接面電晶體(Bipolar Junction Transistor,BJT))或被動部件(例如，電阻、電容或電感)。裝置200可包括數以百萬或億計的這些半導體裝置，但僅些許繪示於第2圖中以簡化圖式。
內連接結構210形成於基底202的一側上方。請參照第2圖的範例，基底202具有一前側206(或前表面)及一背側208(或背表面)。前側與背側為相對的，且內連接結構可形成於前側、背側或兩者上。在一範例中，內連接結構210以可視作一部份的基底。內連接結構210包括複數個圖案化的介 電層及導電層，其提供內連線(例如，接線)於各個不同的摻雜特徵部件、電路及裝置200的輸入/輸出之間。舉例來說，內連接結構210包括一內層介電(ILD)層212及一多層內連接(multilayer interconnect,MLI)結構214。ILD層212可包括氧化矽、低介電常數(low-k)介電材料、其他適合的介電材料或其組合。
MLI結構214包括導電內連接特徵部件，例如接觸連接窗(contact)、介層連接窗(via)及導線。為了說明目的，複數個導線216(也稱作金屬線或金屬內連線)及接觸連接窗/介層連接窗218繪示於第2圖中。可理解的是繪示出的導線216及接觸連接窗/介層連接窗218僅為例示，而導線216及接觸連接窗/介層連接窗218的實際位置、數量及配置可依照設計及製造需要而改變。MLI結構214包括導線，藉由適合的方法而形成，包括物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)、電鍍、濺鍍及/或其他適合製程。MLI結構214通常由適合的製程所定義，例如光學微影及蝕刻製程。MLI結構214的導線及/或介層連接窗可包括多層結構，例如阻障層、種子層、黏著層及/或其他適合的特徵部件。在一實施例中，MLI結構214包括由銅構成的導線216。MLI結構214的其他適合的組成包括鋁、鋁/矽/銅合金、金屬矽化物(例如，鎳矽化物、鈷矽化物、鎢矽化物、鉭矽化物、鈦矽化物、鉑矽化物、鉺矽化物、鈀矽化物或其組合)、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金、銀及/或其組合。
複數個導電墊220形成於內連接結構212上方。導電墊220可稱作接合墊。導電墊220可包括一金屬材料，例如鋁(Al)，但在其他實施例則包括其他導電材料。導電墊220各自電性耦接於至少一半導體裝置204，因而可構成半導體裝置204與外部裝置之間的電性連接。可透過內連接結構210進行耦接，其包括一或多個導線216及一或多個接觸連接窗/介層連接窗218。
方法100進行至區塊104，其中一鈍化護層形成於一基底上方，基底包括複數個半導體裝置。在區塊104的一實施例中，一第一保護層形成於導電墊上方的鈍化護層上方。第3A圖繪示出一裝置200，其中一鈍化護層300形成於內連接結構210上方及導電墊220上方，且一第一保護層302形成於導電墊220上方的鈍化護層300上方。開口304形成於部分的鈍化護層300及第一保護層302內且露出部分的導電墊220。
如第3A圖的範例所示，鈍化護層300可覆蓋導電墊220的周圍部分，同時透過對應的開口304而露出至少一部份的導電墊220。鈍化護層300可對裝置200的各種不同裝置及特徵部件提供一密封功能，使其減少因外部部件而磨損或損害的可能性。舉例來說，鈍化護層300可防止水氣、灰塵及其他汙染顆粒進入裝置200內，這些會降低裝置200的效能及/或縮短其使用期限。在一實施例中，鈍化護層300具有一厚度，其約在8微米(μm)至30微米的範圍。
鈍化護層300可包括氮化矽或氧化矽材料或其組合。鈍化護層300可藉由一製程而形成，該製程包括化學氣相 沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電漿輔助化學氣相沉積(PECVD)、旋轉塗佈、上述組合或其他適合的技術。
在區塊104的一實施例中，一保護層沉積於鈍化護層上。利用第3A圖的範例，一第一保護層302形成於鈍化護層300的上方，並經由對應的開口304而露出至少一部份的導電墊220。
第一保護層302可為一高分子層。在另一實施例中，第一保護層302可為一聚醯亞胺(polyimide)層。第一保護層302可包括由亞胺單體(imide monomer)構成的高分子，例如苯均四甲二酸酐(pyromellitic dianhydride)單體。在一實施例中，第一保護層302具有一厚度，其約在5μm至30μm的範圍。在一些實施例中，第一保護層302藉由旋塗法及/或適合的沉積方法而形成。進行圖案化及蝕刻，舉例來說，透過濕蝕刻或乾蝕刻而經由對應的開口304而露出至少一部份的導電墊220。
請參照第3B圖，在一實施例中，一模塑材料306設置於裝置200的基底202、內連接結構210、鈍化護層300及第一保護層302周圍。模塑材料306可包括模塑成型材料(molding compound)、模塑底膠材料、環氧化物、樹脂及/或其他適合的材料。模塑材料306的上表面可與第一保護層302的上表面具有相同的高度。模塑材料306可包括基底通孔電極(Through-Substrate-Via,TSV)結構308以在3D封裝體中提供晶粒通孔連接。
方法100進行至區塊106，其中形成一底層PPI結構。底層PPI結構為複數個導線及圍繞的介電層形成於第一保護層及導電墊上方。在一些實施例中，底層PPI結構連接至導電墊。在一些實施例中，底層PPI結構可作為電源線、重佈線(RDL)、電感、電容、虛置線(dummy line)、接地線、信號線或其他功能或任何被動部件。
如區塊106的範例，第4圖係繪示出裝置200，其中底層PPI結構400形成於第一保護層302及模塑材料306上方。底層PPI結構400包括導電區402、一第一底層連接層403(也稱作第一底層RDL層)、一第二底層連接層405(也稱作第二底層RDL層)及一第三底層連接層407(也稱作第三底層RDL層)。
導電區402填入導電墊(例如，接合墊)上方對應的開口。如第4圖的範例所示，導電區402包括導電區402a及402b。導電區402a及402b填入導電墊220a及220b上方對應的開口，且分別與導電墊220a及220b直接實體接觸並且電性連接。
底層PPI結構400的第一底層連接層403形成於第一保護層302、模塑材料306及導電區302上方。第一底層連接層403包括導電接觸連接窗/介層連接窗404，其包括導電接觸連接窗/介層連接窗404a、404b及404c。導電接觸連接窗/介層連接窗404可連接至導電區402及TSV結構308。在一實施例中，導電接觸連接窗/介層連接窗404a、404b及404c分別與導電區402a、導電區402b及TSV結構308直接實體接觸並且電性連接。第一底層連接層403更包括一絕緣層410。在一些實施例中，絕緣層410圍繞導電接觸連接窗/介層連接窗404且與導電 接觸連接窗/介層連接窗404電性絕緣。
底層PPI結構400的第二底層連接層405形成於第一底層連接層403上方且包括導線406，其包括例示的導線406a、406b及406c。導線406可連接至第一底層連接層403內的導電接觸連接窗/介層連接窗404。在一實施例中，導線406a、406b及406c分別與導電接觸連接窗/介層連接窗404a、404b及404c直接實體接觸並且電性連接。第二底層連接層405更包括一絕緣層412。在一些實施例中，絕緣層412圍繞導線406且與導線406電性絕緣。
底層PPI結構400的第三底層連接層407形成於第二底層連接層405上方且包括導電接觸連接窗/介層連接窗408，其包括例示的導電接觸連接窗/介層連接窗408a、408b及408c。導電接觸連接窗/介層連接窗408可連接至第二底層連接層405內的導線406。在一實施例中，導電接觸連接窗/介層連接窗408a、408b及408c分別與導線406a、406b及406c直接實體接觸並且電性連接。第三底層連接層407更包括一絕緣層414。在一些實施例中，絕緣層414圍繞導電接觸連接窗/介層連接窗408且與導電接觸連接窗/介層連接窗408電性絕緣。
複數個底層連接層406、405及407僅為例示且並未限定超出於後續申請專利範圍中所特別列舉出的。底層PPI結構400可包括任何數量的膜層。在一些實施例中，底層PPI結構400可包括位於含銅層頂部上的含鎳層。底層PPI結構400的導電結構包括導電區402、導電接觸連接窗/介層連接窗404、導線406及導電接觸連接窗/介層連接窗408，且其可包括但未限 於銅、鋁、銅合金或其他適合的導電材料。底層PPI結構400的絕緣結構包括絕緣層410、412及414，且其可包括氧化矽、具有低介電常數的材料(例如，介電常數(k)低於約2.5(例如，超低介電常數(ELK)))、氮化矽、氮氧化矽、聚醯亞胺、旋塗玻璃(SOG)、摻氟矽玻璃(FSG)、未摻雜矽玻璃(USG)、摻碳氧化矽(SiOC)、黑鑽石(Black Diamond®，產自美國加州聖塔克拉拉的應用材料公司)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、氟化非晶碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、雙-苯並環丁烯(bis-benzocyclobutene,BCB)、SiLK(產自美國密西根州米德蘭的陶氏化學公司)、聚醯亞胺及/或其他適合材料。
底層PPI結構400可包括導線及接觸連接窗/介層連接窗，其藉由適合的方法形成，包括了物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、電鍍、濺鍍及/或其他適合製程。底層PPI結構400可藉由適合的製程來定義，例如光學微影及蝕刻製程。
方法100進行至區塊108，其中形成上層PPI結構的一第一上連接層(也稱作第一上層RDL層)。除了第一上層連接層外，上層PPI結構更包括一上層中間層及一第二上層連接層，其將於以下配合第6A至7D圖詳細說明。在一些實施例中，上層PPI結構可作為電源線、重佈線(RDL)、電感、電容、虛置線、接地線、信號線或其他功能或任何被動部件。在一些實施例中，上層PPI結構可用於支撐凸塊結構及分散機械應力，其將於以下配合第9A至9C圖說明。
現請參照第5A至5B圖，僅為說明目的，第5A至5B圖繪示出於形成第一上層連接層500之後的裝置200。第5A圖提供一部分的第一上層連接層500的上視示意圖。第5B圖為根據一些實施例之沿著第5A圖中A-A’線的一部份的裝置200的剖面示意圖。請參照區塊108及第5A至5B圖的範例，第一上層連接層500包括一介電區502。第一上層連接層500更包括導電部件，導電部件包括具有一開口512的一支撐墊504、包括一導電通道508的導電通道(也稱作導電路徑)以及包括一導線510的導線。
如第5A圖的範例所示，支撐墊504內具有一開口512。開口512自支撐墊504的一邊緣516延伸至支撐墊504內的一處514。開口512包括導電通道508的一第一部，其局部穿過支撐墊504。開口512更包括一介電區506，其設置於導電通道508的第一部與支撐墊504之間。在一些實施例中，支撐墊504不與導電通道508直接實體接觸。在一些實施例中，支撐墊504至少藉由介電區506與導電通道508電性隔離。在不同的實施例中，支撐墊504全無開口或具有一或多個開口，以下配合第11A至11E圖席細說明。在一些實施例中，第一上層連接層500可包括一支撐墊504，其具有一或多個開口。上述一或多個開口可包括一或多個導電通道，其局部或完全穿過支撐墊504，且一或多個介電區使上述一或多個導電通道與支撐墊504隔離。在不同的實施例中，支撐墊504可具有不同形狀(例如，圓形、矩形或是具有以介電區及/或導電通道隔開的多重部的形狀)。在不同的實施例中，支撐墊504可用於電源線、虛置線、 接地線、信號線或其他功能。在一些實施例中，支撐墊504可用於提供機械支撐於一凸塊結構，其形成於支撐墊504上方，支撐墊504增加上層PPI結構的強度並分散機械應力，其將於以下配合第9A至9C圖說明。
第一上層連接層500的導電部件包括支撐墊504、導電通道508及導線510且接觸並連接至底層PPI結構400內的各個不同部件。在一些實施例中，支撐墊504連接至導電墊220a，而導電通道508連接至導電墊220b。在第5B圖的範例中，支撐墊504的一下表面與導電接觸連接窗/介層連接窗408a的一上表面直接實體接觸。支撐墊504藉由底層PPI結構400(其包括使用導電接觸連接窗/介層連接窗408a及404a、導線406a及導電區402a)的一連續導電路徑而電性連接至導電墊220a。再者，支撐墊504藉由導電墊220a及MLI結構214(其包括使用一接觸連接窗/介層連接窗218a及一導線216a)的一連續導電路徑而電性連接至一半導體裝置204a(例如，電晶體或二極體)。同樣如第5B圖的範例所示，導電通道508經由底層PPI結構400(其包括使用導電接觸連接窗/介層連接窗408b及404b、導線406b及導電區402b)而連接至導電墊220b，其不同於上述連接支撐墊504及連接導電墊220b連接方式。再者，支撐墊504藉由導電墊220b及MLI結構214(其包括使用一接觸連接窗/介層連接窗218b及一導線216b)的一連續導電路徑而電性連接至一半導體裝置204b(例如，電晶體或二極體)。同樣地，在第5B圖的範例中，導線510的一下表面與導電接觸連接窗/介層連接窗408c的一上表面直接實體接觸。導線510經由底層PPI結構 400(其包括使用導電接觸連接窗/介層連接窗408c及導線406c)而電性連接至TSV結構308。
可採用提供支撐墊504與位於基底202及/或TSV結構308內的半導體裝置204之間的連接的許多其他實施例。再者，可採用提供導電通道508與位於基底202及/或TSV結構308內的半導體裝置204之間的連接的許多其他實施例。需注意的是第5A至5B圖所繪示的配置及連接僅為例示而並未限定超出於後續申請專利範圍中所特別列舉出的。任何所屬技術領域中具有通常知識者也可理解對於特定的裝置設計或製程技術或其他製程條件來說，需要或可選擇其他的配置及連接。在一些實施例中，選擇的配置及連接取決於電路佈線及/或信號完整性的需求。在一實施例中，支撐墊504藉由一連續導電路徑(一導線或介層連接窗)連接至基底202內的一(第一)半導體裝置204a(例如，電晶體或二極體)，而導電通道508並未藉由一連續導電路徑(一導線或介層連接窗)連接至基底202內的一(第一)半導體裝置204a。在另一實施例中，支撐墊504藉由一連續導電路徑(一導線或介層連接窗)連接至一(第一)接合墊220a，而導電通道508並未藉由一連續導電路徑(一導線或介層連接窗)連接至一(第一)接合墊220a。在一實施例中，導電通道508藉由一連續導電路徑(一導線或介層連接窗)連接至基底202內的一(第二)半導體裝置204b(例如，電晶體或二極體)，而支撐墊504並未藉由一連續導電路徑(一導線或介層連接窗)連接至基底202內的一(第二)半導體裝置204b。在另一實施例中，導電通道508藉由一連續導電路徑(一 導線或介層連接窗)連接至一(第二)接合墊220b，而支撐墊504並未藉由一連續導電路徑(一導線或介層連接窗)連接至一(第二)接合墊220b。又另一實施例中，支撐墊504藉由一連續導電路徑(一導線或介層連接窗)連接至MLI結構214的一第一導電部件，而導電通道508藉由一連續導電路徑(一導線或介層連接窗)連接至MLI結構214的一第二導電部件，其不同於MLI結構214的第一導電部件。又另一實施例中，支撐墊504與導電通道508的其中一者藉由一連續導電路徑連接至TSV結構308(其提供3D封裝體內的晶粒通孔連接)，以下配合第14圖詳細說明。而支撐墊504與導電通道508的另一者並未藉由一連續導電路徑連接至TSV結構308。
在一實施例中，裝置200內的底層PPI結構400不包括一或多個底層連接層403、405及407。舉例來說，第一上層連接層500可直接形成於第一保護層302、模塑材料306及導電區402上方。舉例來說，第一上層連接層500的下表面可分別與第一保護層302、模塑材料306及導電區402的上表面直接實體接觸。
在一實施例中，第一上層連接層500內的導電部件(包括支撐墊504、導電通道508及/或導線510)後續可與第一上層連接層500上方的一上層中間層600內形成的導線及/或導電接觸連接窗/介層連接窗直接實體連接，其將於以下配合第6A至6D圖詳細說明。第一上層連接層500內的導電部件(包括支撐墊504、導電通道508及/或導線510)可電性連接至膜層及結構(其後續將形成於上層中間層上方)內的導電結構，例如 第二上層連接層及凸塊結構，其將於以下配合第7至10圖詳細說明。支撐墊504可提供凸塊結構(將形成於支撐墊504上方)機械支撐。在一實施例中，支撐墊504(一併考慮包括位於開口512內的介電區506及穿過支撐墊504的導電通道508部分)具有一導電密度大於約50%。
第一上層連接層500內的導電部件(包括支撐墊504、導電通道508及/或導線510)可包括銅。適用於支撐墊504及導電通道508的其他材料範例包括鋁、鋁/矽/銅合金、金屬矽化物(例如，鎳矽化物、鈷矽化物、鎢矽化物、鉭矽化物、鈦矽化物、鉑矽化物、鉺矽化物、鈀矽化物或其組合)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金、銀及/或其組合。支撐墊504、導電通道508及/或導線510可包括相同材料或可包括彼此不同的材料。
介電區502及506可包括氧化矽、具有低介電常數的材料(例如，介電常數(k)低於約2.5(例如，超低介電常數(ELK)))、氮化矽、氮氧化矽、聚醯亞胺、旋塗玻璃(SOG)、摻氟矽玻璃(FSG)、未摻雜矽玻璃(USG)、摻碳氧化矽(SiOC)、黑鑽石(Black Diamond®，產自美國加州聖塔克拉拉的應用材料公司)、乾凝膠、氣凝膠、氟化非晶碳、聚對二甲苯、雙-苯並環丁烯(BCB)、SiLK(產自美國密西根州米德蘭的陶氏化學公司)、聚醯亞胺及/或其他適合材料。介電區502及506可包括相同或不同的材料。
第一上層連接層500可藉由使用習知微影技術(包括形成光阻層、烘烤製程、曝光製程、顯影製程及/或其他適 合製程)來圖案化位於底層PPI結構400上方的一介電層而形成。
另外，第一上層連接層500可藉由在底層PPI結構400上方形成一實心導電層而形成。可使用一或多個圖案化製成(例如，光學微影製程)蝕刻或圖案化實心導電層，以形成包括支撐墊504、導電通道508及/或導線510的導電部件。一介電材料層可接著沉積於圖案化的導電層上方。可接著回蝕刻及/或利用化學機械研磨(CMP)處理介電層，以形成介電區502及506。
方法100進行至區塊110，其中上層PPI結構的一上層中間層(也稱作一上層中間RDL層)形成於第一上層連接層500上方。請參照第6A至6D圖，其繪示出裝置200，其中一上層中間層600形成於第一上層連接層500上方。上層中間層600包括位於介電層606內的導電接觸連接窗/介層連接窗602及604。第6A及6C圖分別為二個實施例之部分的上層中間層600及第一上層連接層500的上視示意圖。第6B圖為沿著第6A圖中B-B’線的一第一實施例之一部分的裝置200的剖面示意圖。第6D圖為沿著第6C圖中C-C’線的一第二實施例之一部分的裝置200的剖面示意圖。
參照區塊104，導電接觸連接窗/介層連接窗602及604可連接至上述第一上層連接層500內不同的部件(包括支撐墊504、導電通道508及/或導線510)。線請參照第6A及6B圖，在一實施例中，導電接觸連接窗/介層連接窗602的下表面直接實體接觸導電通道508於開口512內的一區域。如第6B圖所示， 導電接觸連接窗/介層連接窗602經由第一上層連接層500內的導電通道508、包括使用導電接觸連接窗/介層連接窗408a及404a、導線406a以及導電區402a的底層PPI結構而電性連接至導電墊220a。同樣如第6B圖所示，導電接觸連接窗/介層連接窗604的下表面與導線510直接實體接觸並電性連接。導電接觸連接窗/介層連接窗604經由第一上層連接層500內的導線510以及底層PPI結構400內的導電接觸連接窗/介層連接窗408c及404c及導線406c而電性連接至TSV結構308。
請參照第6C及6D圖，在一實施例中，導電接觸連接窗/介層連接窗602的下表面與支撐墊504直接實體接觸並電性連接。如第6C及6D圖所示，導電接觸連接窗/介層連接窗602經由第一上層連接層500內的支撐墊504、包括使用導電接觸連接窗/介層連接窗408a及404a的底層PPI結構400以及底層PPI結構400內的導電區402a而電性連接至導電墊220a。如第6C圖所示，在一些實施例中，導電接觸連接窗/介層連接窗604的下表面與導電通道508直接實體接觸並電性連接於未位於開口512內的一區域。
需注意的是第6A至6D圖所繪示的配置及連接僅為例示而並未限定超出於後續申請專利範圍中所特別列舉出的。任何所屬技術領域中具有通常知識者也可理解可使用上層中間層600內的導電接觸連接窗/介層連接窗以及第一上層連接層500內的支撐墊、導電通道及導線的其他配置。在一些實施例中，對特定的裝置設計或製程技術或其他製程條件選擇其配置。在一些實施例中，選擇的配置取決於電路佈線及/或信 號完整性的需求。在一實施例中，導電通道508藉由一連續導電路徑(一導線或介層連接窗)連接至基底202內的其中一半導體裝置204(例如，利用導電墊220a)，且支撐墊504藉由另一連續導電路徑(一導線或介層連接窗)連接至基底202內的另一半導體裝置204(例如，利用導電墊220b)。
上層中間層600內的導電接觸連接窗/介層連接窗可與膜層及結構(其後續將形成於上層中間層600上方)內的導電結構直接實體接觸及/或電性連接，例如第二上層連接層及凸塊結構，其將於以下配合第7至10B圖詳細說明。
導電接觸連接窗/介層連接窗602及604可包括銅。適用於導電接觸連接窗/介層連接窗的材料實質上相似於使用於支撐墊504、導電通道508及導線510的適合材料，如以上配合第5A至5B圖所述。
介電區606可包括氧化矽、低介電常數介電材料、其他適合的介電材料或其組合。適用於介電區606的材料實質上相似於使用於介電區502及506的適合材料，如以上配合第5A至5B圖所述。
上層中間層600可藉由使用習知微影技術(包括形成光阻層、烘烤製程、曝光製程、顯影製程及/或其他適合製程)來圖案化位於第一上層連接層500上方的一介電層而形成。
方法100進行至區塊112，其中一第二上層連接層(也稱作第二上層RDL層)形成於上層中間層上方。現請參照第7A至7D圖，其繪示出裝置200的不同實施例，其中上層PPI結構708的一第二上層連接層700形成於上層中間層600上方。 如第7A至7D圖的範例所示，第二上層連接層700包括一搭接墊(landing pad)702、一導線704及介電區706。
如第7A圖所示，在一實施例中，搭接墊702的一下表面與導電接觸連接窗/介層連接窗602直接實體接觸。搭接墊702經由導電接觸連接窗/介層連接窗602、導電通道508、包括導電接觸連接窗/介層連接窗408a及404a、導線406a及導電區402a的底層PPI結構而電性連接至導電墊220a。同樣如第7A圖所示，導線704的一下表面與導電接觸連接窗/介層連接窗604直接實體接觸。導線704經由導電接觸連接窗/介層連接窗604、導線510、包括導電接觸連接窗/介層連接窗408c及404c及導線406c的底層PPI結構而電性連接至TSV結構308。如第7A圖所示，支撐墊504的一下表面與導電接觸連接窗/介層連接窗408b的一上表面直接實體接觸。支撐墊504經由包括導電接觸連接窗/介層連接窗408b及404b、導線406b及導電區402b的底層PPI結構而電性連接至導電墊220b。
如第7B圖所示，在一實施例中，搭接墊702的一下表面與導電接觸連接窗/介層連接窗602直接實體接觸，其按順序與支撐墊504直接實體接觸。搭接墊702經由導電接觸連接窗/介層連接窗602、支撐墊504、包括導電接觸連接窗/介層連接窗408b及404b、導線406b及導電區402b的底層PPI結構而電性連接至導電墊220b。同樣如第7B圖所示，導電通道508的一下表面與導電接觸連接窗/介層連接窗408a直接實體接觸。導電通道508經由包括導電接觸連接窗/介層連接窗408a及404a、導線406a及導電區402a的底層PPI結構而電性連接至導電墊 220a。
如第7C圖所示，在一實施例中，搭接墊702的一下表面與導電接觸連接窗/介層連接窗602直接實體接觸，其按順序與導線510直接實體接觸。搭接墊702經由導電接觸連接窗/介層連接窗602、導線510、底層PPI結構內的部件而電性連接至導電墊220b。同樣如第7C圖所示，其相似於第6D圖的實施例，支撐墊504經由包括導電接觸連接窗/介層連接窗408a及404a、導線406a及導電區402a的底層PPI結構而電性連接至導電墊220a。
如第7D圖所示，在一實施例中，搭接墊702的一下表面與導電接觸連接窗/介層連接窗602直接實體接觸，其按順序與導線510直接實體接觸。搭接墊702經由導電接觸連接窗/介層連接窗602、導線510、底層PPI結構內的部件(包括導電接觸連接窗/介層連接窗408c及404c及導線406c)而電性連接至TSV結構308。同樣如第7D圖所示，其相似於第6D圖的實施例，支撐墊504經由包括導電接觸連接窗/介層連接窗408a及404a、導線406a及導電區402a的底層PPI結構而電性連接至導電墊220a。
可採用提供搭接墊702與位於基底202內的半導體裝置204之間的連接的許多其他實施例。需注意的是第7A至7D圖所繪示的配置及連接僅為例示而並未限定超出於後續申請專利範圍中所特別列舉出的。任何所屬技術領域中具有通常知識者也可理解對於特定的裝置設計或製程技術或其他製程條件來說，需要或可選擇其他的配置及連接。在一些實施例中， 選擇的配置及連接取決於電路佈線及/或信號完整性的需求。在一實施例中，搭接墊702藉由一連續導電路徑(一導線或介層連接窗)連接至支撐墊504及導電通道508的其中一者。在另一實施例中，搭接墊702並未藉由一連續導電路徑連接至支撐墊504或導電通道508。又在一實施例中，搭接墊702藉由不同的連續導電路徑(例如，不同的導線及/或介層連接窗)連接至支撐墊504及導電通道508兩者。又在另一實施例中，搭接墊702藉由一連續導電路徑連接至一導線510。又另一實施例中，搭接墊702藉由一連續導電路徑連接至MLI結構214的一第一部件。支撐墊504藉由一連續導電路徑連接至MLI結構214的一第二部件。導電通道508藉由一連續導電路徑連接至MLI結構214的一第三部件。又另一實施例中，搭接墊702、支撐墊504、導電通道508及/或導線510藉由不同的連續導電路徑分別連接至MLI結構214的相同部件或MLI結構214的不同部件。又另一實施例中，搭接墊702藉由一連續導電路徑連接至TSV結構(其提供3D封裝體內的晶粒通孔連接)，以下配合第14圖詳細說明。
以下配合第9B至9C圖詳細說明，上層PPI結構708(包括第一上層連接層500、上層中間層600及第二上層連接層700)的部件(例如，搭接墊702及支撐墊504)的尺寸及位置對於上層PPI結構708的強度及機械應力的分佈來說為重要的。在一些實施例中，搭接墊702的中心及支撐墊504的中心實質上垂直對準。在一些實施例中，上視的搭接墊702實質上與上視的支撐墊504重疊。在一些實施例中，上視的搭接墊702具有一面積實質上小於上視的支撐墊504的面積。在一範例中， 上視的搭接墊702完全被上視的支撐墊504所包圍。在一些實施例中，支撐墊504具有一寬度，其大於搭接墊702的一寬度。在一範例中，支撐墊504與搭接墊702的寬度差異大於約40μm。
搭接墊702與導線704可包括銅。適用於搭接墊702與導線704的材料實質上相似於使用於支撐墊504、導電通道508及導線510的適合材料，如以上配合第5A至5B圖所述。
介電區706可包括氧化矽、低介電常數介電材料、其他適合的介電材料或其組合。適用於介電區706的材料實質上相似於使用於介電區502及506的適合材料，如以上配合第5A至5B圖所述。
第二上層連接層700可藉由使用習知微影技術(包括形成光阻層、烘烤製程、曝光製程、顯影製程及/或其他適合製程)來圖案化位於上層中間層600上方的一介電層而形成。
另外，第二上層連接層700可藉由在上層中間層600上方形成一實心導電層而形成。可使用一或多個圖案化製成(例如，光學微影製程)蝕刻或圖案化實心導電層，以形成搭接墊702與導線704。一介電材料層可接著沉積於圖案化的導電層上方。可接著回蝕刻及/或利用化學機械研磨(CMP)處理介電層，以形成介電區706。
方法100進行至區塊114，其中一第二保護層形成於第二上層連接層上方。現請參照第8圖的範例，其繪示出一裝置200，其中一第二保護層800形成於第二上層連接層700上方。第二保護層800可包含複數個膜層以提供下方材料的保護。如第8圖所示，第二保護層800包括保護區802及一開口804。
在一實施例中，第二保護層800具有一厚度約在5μm至30μm的範圍。一開口804形成於搭接墊702上方的第二保護層800內。位於第二保護層800內的開口804露出至少一部份的搭接墊702的上表面。在一實施例中，一凸塊結構可設置於第二保護層800上方且至少局部填入第二保護層800的開口804內，而凸塊結構的下表面可直接實體接觸上述搭接墊702的上表面部分，以下將配合第9A至10B圖詳細說明。
保護區802可包括亞胺單體構成的高分子。保護區802的適合材料實質上相似於第一保護層302所使用的適合材料，如以上配合第3A至3B圖所述。保護區802可包括相同於第一保護層302的材料或包括不同於第一保護層302的材料。在一些實施例中，第二保護層800利用旋塗法及/或適合的沉積方法所形成。圖案化及蝕刻第二保護層800，例如經由濕蝕刻或乾蝕刻，而經由開口804露出至少一部份的搭接墊702。
方法100進行至區塊116，其中一UBM層形成於第二保護層上方。第9A圖係繪示出一裝置200，其中一UBM層900形成於第二保護層800上方。UBM層900可視為部分的凸塊結構。UBM層900包括一UBM部件902，其局部填入第二保護層800的開口804內。UBM部件902可為一金屬墊，其上將於後續製程中形成一導電凸塊(例如，一焊球或焊料凸塊)。確切而言，UBM部件902可稱作一UBM墊。
請參照第9A圖的範例，UBM部件902具有一下表面904直接實體接觸搭接墊702的上表面。此下表面稱作UBM墊接觸區904。UBM部件902經由搭接墊702、導電接觸連接窗/介層 連接窗602、導電通道508以及包括導電接觸連接窗/介層連接窗408a及404a、導線406a及導電區402a的底層PPI結構400而電性連接至導電墊22a。
各個不同的應力源(例如，接合、電性測試)可能會引發機械應利於凸塊結構(包括UBM墊及導電凸塊)及環繞區域。機械應力會對凸塊結構及下方的膜層造成損害。損害的類型範例包括破裂及遲滯(delaying)。凸塊結構(包括UBM部件902及導電凸塊)的尺寸及位置與下方膜層(包括支撐墊)內的部件對於包括第一上層連接層500、上層中間層600及第二上層連接層700的上層PPI結構708的強度及機械應力的分佈來說是重要的。現請參照第9B及9C圖的範例，UBM墊接觸區904具有一中心c1及一寬度d1。支撐墊504的上表面具有一中心c2及一寬度d2。現請參照第9B圖，其提供UBM墊接觸區904及相關的支撐墊504的上視示意圖。在一實施例中，中心c1實質上對準於中心c2。舉例來說，中心c1與中心c2之間的距離d3小於寬度d1的20%。在一些實施例中，UBM墊接觸區904具有小於支撐墊504的面積，且上視的UBM墊接觸區904完全重疊於上視的支撐墊504。
現請參照第9C圖的範例，在一些實施例中，UBM墊接觸區904具有小於支撐墊504的面積，且上視的UBM墊接觸區904實質上重疊於上視的支撐墊504。在一些實施例中，UBM墊接觸區904具有一重疊區域906，其中上視的UBM墊接觸區904完全重疊於上視的支撐墊504。在一範例中，上視的重疊區域906具有一面積，其大於UBM墊接觸區904的80%。又一範例 中，中心c1實質上未對準於中心c2。又一範例中，中心c1與中心c2之間的距離d3大於寬度d1的40%。
需注意的是第9A至9C圖中UBM墊接觸區904及支撐墊504中包括相對尺寸及位置的配置僅為例示且並未限定超出於後續申請專利範圍中所特別列舉出的。任何所屬技術領域中具有通常知識者應瞭解到可使用其他的配置。UBM墊接觸區904及支撐墊504可具有相同的外型或不同的外型。UBM墊接觸區904或支撐墊504可採用任何的外型。在一些實施例中，UBM墊接觸區904的中心c1實質上對準於支撐墊504的中心c2。又一實施例中，中心c1與中心c2之間的距離d3小於UBM墊接觸區904的寬度d1的20%。又另一實施例中，UBM墊接觸區904具有一面積，其小於支撐墊504。又另一實施例中，上視的UBM墊接觸區904完全重疊於上視的支撐墊504。又另一實施例中，超過UBM墊接觸區904的面積的80%重疊於支撐墊504。
UBM層900可包含複數個金屬層以提供足夠的黏著性於下方的搭接墊702，並提供下方材料的保護。在一實施例中，UBM層900可藉由使用濺鍍製程形成一鈦層於第二保護層800上，接著藉由使用濺鍍製程形成一第一銅層於鈦層上，再接著使用電鍍製程形成一第二銅層於第一銅層上而形成。在一實施例中，鈦層具有一厚度在0.4千埃(KÅ)至0.6KÅ的範圍。在另一實施例中，第一銅層(例如，藉由濺鍍製程形成)具有一厚度在2KÅ至4KÅ的範圍。又另一實施例中，第二銅層(例如，藉由電鍍製程形成)具有一厚度在2μm至10μm的範圍。
在另一實施例中，UBM層900可藉由使用濺鍍製程形成一鈦層於第二保護層800上，接著藉由使用濺鍍製程形成一第一銅層於鈦層上，再接著使用電鍍製程形成一第二銅層於第一銅層上，再接著使用電鍍製程形成一鎳層於第二銅層上而形成。在一實施例中，鈦層具有一厚度在0.4KÅ至0.6KÅ的範圍。在另一實施例中，第一銅層(例如，藉由濺鍍製程形成)具有一厚度在2KÅ至4KÅ的範圍。又另一實施例中，第二銅層(例如，藉由電鍍製程形成)具有一厚度在1μm至3μm的範圍。又另一實施例中，鎳層具有一厚度在0.2μm至0.4μm的範圍。
方法100進行至區塊118，其中一導電凸塊設置於裝置上。導電凸塊可提供一輸入/輸出(I/O)至裝置。根據區塊118的一實施例，第10A圖繪示出裝置200，其中一導電凸塊1000形成於UBM墊902上方並與其連接(例如，電性連接)。導電凸塊1000為部分的凸塊結構。在一實施例中，導電凸塊1000直接形成於UBM墊902上。如第10A圖所示，導電凸塊1000電性連接至導電墊220a，而容許外部裝置電性耦接(或得到電性存取)至半導體裝置204。因此，導電凸塊1000作為裝置200的一導電端。
導電凸塊1000的相對於下方膜層的位置是重要的。舉例來說，對於機械應力分佈的理由實質上相似於上述配合第9A至9C圖的詳細說明。在一實施例中，導電凸塊1000的中心實質上對準於UBM墊接觸區904的中心。在一實施例中，導電凸塊1000的中心實質上對準於支撐墊504的中心。
請參照區塊118及第10B圖的範例，在一實施例中，一UBM層位形成於搭接墊702上方。如第10B圖所示，導電凸塊1000形成於(且電性耦接至)搭接墊702且至少局部填入第二保護層800的開口504內。導電凸塊1000可視為部分的凸塊結構。導電凸塊1000具有一下表面實體接觸搭接墊702的上表面。導電凸塊1000的下表面稱作凸塊結構接觸區1002。在一些實施例中，凸塊結構接觸區1002及支撐墊504的尺寸及位置實質上相似於以上配合第9A至9C圖所述的UBM墊接觸區904及支撐墊504的尺寸及位置。
在一實施例中，導電凸塊1000包括一焊球或焊料凸塊，其可形成於植球製程或電鍍製程中。在一實施例中，導電凸塊1000包括金屬材料，例如鉛(Pb)。在一實施例中，導電凸塊1000為球柵陣列(ball grid array,BGA)球。
需注意的是第10A至10B圖中凸塊結構的配置僅為例示且並未限定超出於後續申請專利範圍中所特別列舉出的。任何所屬技術領域中具有通常知識者應瞭解到複數個凸塊結構可形成於基底202上。在一些實施例中，不同的凸塊結構分別藉由不同的連續導電路徑(例如，使用導電墊220a及220b)而連接至基底202內不同的半導體裝置204。
裝置200可進一步進行習知製程。再者，額外的製程步驟可實施於進行方法100之前、期間及之後，且根據方法100的不同實施例，以上所述的某些步驟可被取代或省略。
如以上所述，此處所述一些實施例之一特徵為導電通道及第一上層導電層500內的支撐墊可實施電路佈線，且 可直接實體接觸及/或經由不同路徑電性連接至其他膜層(例如，第二上層連接層、上層中間層、底層PPI結構及/或導電墊)內的各個不同部件。現請參照第11A至11E圖的範例，其說明一些例示性實施例。第11A至11E圖繪示出上層中間層600內的導電接觸連接窗/介層連接窗以及第一上層連接層500內的部件的上視示意圖。請參照第11A圖的範例，在一實施例中，在第一上層連接層500內，一導電通道508的一第一部局部穿過支撐墊504，其位於支撐墊504的一開口512內。開口512具有二個開口分支512a及512b。導電通道508的一第一部包括設置於開口分支512a內的一導電通道分支508a以及設置於開口分支512b內的一導電通道分支508b。一介電部件506(包括介電部件506a及506b)夾設於導電通道508的一第一部(包括其導電通道分支508a及508b)與支撐墊504之間。包括導電接觸連接窗/介層連接窗602及604的一上層中間層600形成於第一上層連接層500上方。導電接觸連接窗/介層連接窗602及604分別與導電通道分支508a及508b直接接觸。導電接觸連接窗/介層連接窗602及604可直接實體接觸第二上層連接層700內的各個不同部件。在一範例中，導電接觸連接窗/介層連接窗602及604兩者與第二上層連接層700內的搭接墊702直接接觸。又一範例中，導電接觸連接窗/介層連接窗602及604兩者直接實體接觸第二上層連接層700內的導線704。
請參照第11B圖的範例，在第一上層連接層500內，一導電通道508的一第一部穿過整個支撐墊504，其位於支撐墊504的一開口512內。支撐墊504包括一第一支撐墊部504a 及一第二支撐墊部504b。一介電區506a夾設於導電通道的一第一部508與第一支撐墊部504a之間。一介電區506b夾設於導電通道的一第一部508與第二支撐墊部504b之間。第一支撐墊部504a與第二支撐墊部504b可用於電源供應接線、虛置接線、接地接線或信號接線，且可具有彼此不同的接線功能或彼此一致的接線功能。第一支撐墊部504a與第二支撐墊部504b可電性連接至不同的導電墊。舉例來說，第一支撐墊部504a經由底層PPI結構400而電性連接至導電墊220a，且第二支撐墊部504b經由底層PPI結構400而電性連接至導電墊220b。一上層中間層600形成於第一上層連接層500上方。上層中間層600包括導電接觸連接窗/介層連接窗602及604，其分別連接至導電通道508的一部分以及未穿過支撐墊504的導電通道508的部分。導電接觸連接窗/介層連接窗602及604可直接實體接觸第二上層連接層700內的各個不同部件，其相似於以上配合第11A圖所述的導電接觸連接窗/介層連接窗602及604。
請參照第11C圖的範例，在一實施例中，在第一上層連接層500內，一導電通道508的一第一部及一導電通道520的一第一部分別至少局部穿過支撐墊504。一上層中間層600形成於第一上層連接層500上方。上層中間層600包括導電接觸連接窗/介層連接窗602及604，其連接至導電通道508的第一部及導電通道520的一第二部。導電接觸連接窗/介層連接窗602及604可分別直接實體接觸第二上層連接層700內的搭接墊702及導線704。
現請參照第11D及11E圖的範例，在一些實施例 中，一支撐墊504不具有任何開口，且無導電通道至少局部穿過支撐墊504。請參照第11D圖，在一實施例中，上層中間層600包括導電接觸連接窗/介層連接窗602連接至支撐墊504。導電接觸連接窗/介層連接窗602可直接實體接觸第二上層連接層700內的搭接墊702或導線704。請參照第11E圖，上層中間層600不具有直接實體接觸支撐墊504的任何導電接觸連接窗/介層連接窗。
需注意的是第11A至11E圖所繪示的配置及連接僅為例示而並未限定超出於後續申請專利範圍中所特別列舉出的。任何所屬技術領域中具有通常知識者也可理解對於特定的裝置設計或製程技術或其他製程條件來說，需要或可選擇其他的配置及連接。在一些實施例中，選擇的配置及連接取決於電路佈線及/或信號完整性的需求。在一實施例中，開口512可包括複數個開口分支，每一開口分支包括一導電通道分支。在另一實施例中，支撐墊504可包括多個導電通道，其包括一導電通道穿過整個支撐墊504。又另一實施例中，支撐墊504不具有任何開口。又另一實施例中，一導電通道連接至上層中間層600內的多個導電接觸連接窗/介層連接窗。又另一實施例中，第一上層連接層500內的多個導電通道分別連接至上層中間層600內的導電接觸連接窗/介層連接窗。又另一實施例中，支撐墊504為連接至上層中間層600內的任何導電接觸連接窗/介層連接窗。可以理解的是可採用上述的許多配置及連接的組合。
配合繪示於第11A圖中沿著不同剖線的相同裝置200的剖面示意圖來說明本揭露的一些實施例。第12A至12C圖 係分別繪示出沿著第11A圖中D-D’線、E-E’線、F-F’線的相同裝置200的剖面示意圖。如第12A圖所示，在沿著第11A圖中D-D’線的剖面示意圖中，上層中間層600內的導電接觸連接窗/介層連接窗602及604分別直接實體接觸導電通道分支508a及508b。導電接觸連接窗/介層連接窗602及604直接實體接觸一搭接墊702。如第12A圖所示，導電凸塊經由UBM墊902、搭接墊702、導電接觸連接窗/介層連接窗602、導電通道分支508a以及包括導電接觸連接窗/介層連接窗408a及404a、導線406a及導電區402a的底層PPI結構400而電性連接至導電墊220a。
現請參照第12B圖的範例，在沿著第11A圖中E-E’線的剖面示意圖中，上層中間層600內無導電接觸連接窗/介層連接窗直接實體接觸導電通道分支508a、導電通道分支508b或搭接墊702。現請參照第12C圖的範例，在沿著第11A圖中F-F’線的剖面示意圖中，上層中間層600內無導電接觸連接窗/介層連接窗直接實體接觸導電通道508或搭接墊702。
需注意的是第12A至12C圖所繪示的連接僅為例示而並未限定超出於後續申請專利範圍中所特別列舉出的。任何所屬技術領域中具有通常知識者也可理解對於特定的裝置設計或製程技術或其他製程條件來說，需要或可選擇其他的連接。舉例來說，導電通道分支508a及508b可藉由除了第12A至12C圖所繪示(例如，採用底層PPI結構400內的導線/接觸連接窗/介層連接窗)以外的不同的連續導電路徑而分別連接至基底202內的不同半導體裝置204(例如，採用導電墊220)。
一些實施例係用於多晶片InFO封裝體。現請參照 第13圖，在一實施例中，提供一承載板1300及層疊於承載板1300上的一高分子基體層1302。承載板1300可為一空白(blank)玻璃承載板或空白陶瓷承載板等等。高分子基體層1302可由增層絕緣膜(Ajinomoto Buildup Film,ABF，產自日本味之素公司)、聚醯亞胺、聚苯噁唑(polybenzoxazole,PBO)、雙-苯並環丁烯(BCB)、阻焊(solder resist,SR)膜或晶粒黏貼膜(die-attach film,DAF)等等而形成，然而也可採用其他類型的高分子。高分子基體層1302具有一平整上表面。相似於上述裝置200的裝置1304及1306放置於高分子基體層1302上方。裝置1304及1306具有彼此不同的結構或具有彼此一致的結構。一模塑材料306模塑成型於裝置1304及1306上，並填入裝置1304及1306之間的間隙。
本揭露的一些實施例係用於3D封裝體。現請參照第14圖，一裝置1400(相似於以上配合第1至12C圖說明的裝置200)疊置於裝置1402上，且一裝置1404(相似於以上配合第1至12C圖說明的裝置200)疊置於裝置1406上。裝置1400、1402、1404及1406包括TSV結構308，其提供3D封裝體內的晶粒通孔連接。在一實施例中，如第14圖所示，裝置1404包括一搭接墊702，其藉由一連續導電路徑(包括導電接觸連接窗/介層連接窗602、導線510、包括導電接觸連接窗/介層連接窗408c及404c、導線406c的底層PPI結構400a、裝置1404的TSV結構308以及裝置1406的底層PPI結構400b)而電性連接至裝置1406的一第一接合墊220d(及/或一第一半導體裝置，例如電晶體或二極體)。在第14圖的範例中，裝置1404的支撐墊504及導電 通道508都沒有藉由一連續導電路徑(包括裝置1404的TSV結構308)電性連接至裝置1406的一第一接合墊220d(或一第一半導體裝置)。在第14圖的範例中，裝置1404的導電通道508藉由一連續導電路徑(裝置1404的TSV結構308)而電性連接至裝置1406的一第二接合墊220a(及/或一第二半導體裝置，例如電晶體或二極體)，然而支撐墊504及搭接墊702皆未藉由一連續導電路徑電性連接至裝置1404的第二接合墊220a(或一第二半導體裝置)。又另一實施例中，裝置1404的第一上層連接層500的一支撐墊或一導電通道可藉由一連續導電路徑(包括裝置1404的底層PPI結構400a及TSV結構308以及裝置1406的底層PPI結構400b)電性連接至裝置1406的一第三接合墊220c(及/或一第三半導體裝置，例如電晶體或二極體)，然而裝置1404的搭接墊702並未藉由一連續導電路徑(包括裝置1404的底層PPI結構400a及TSV結構308以及裝置1406的底層PPI結構400b)電性連接至裝置1406的第三接合墊220c(或一第三半導體裝置)。
以上本揭露所述的各個不同的實施例帶來優於習知PPI結構的優點。所有實施例並不無需具一特定優點，且不同實施例可帶來不同的優點。一些實施例中的一優點在於導電通道可形成於第一上層連接層的支撐墊內，且支撐墊及導電通道皆作為電路佈線。通過這樣做，本揭露的一些實施例帶來更彈性的電路佈線能力、較高的設計彈性及較佳的信號完整性。再者，採用本揭露的一些實施例，所需的PPI層較少，其降低成本並增加製程容許度。
因此，本揭露提供一實施例之半導體裝置。半導體裝置包括：一晶粒，其包括一基底及一接合墊。一連接層設置於晶粒上方，連接層包括一支撐墊及一導電通道。一部分的導電通道至少局部穿過支撐墊。至少一介電區夾設於支撐墊與部分的導電通道(其至少局部穿過支撐墊)之間。
本揭露亦提供另一實施例之半導體裝置。半導體裝置包括一晶粒，其包括一多層內連接(MLI)結構，其中多層內連接結構包括一第一導電部件及一第二導電部件。一連接層設置於晶粒上方，連接層包括一支撐墊。支撐墊電性連接至多層內連接結構的第一導電部件。支撐墊具有一開口，自支撐墊的一邊緣延伸至支撐墊內的一處。開口包括一連續導電平面路徑，其電性連接至多層內連接結構的第二導電部件。開口更包括至少一介電部件，夾設於連續導電平面路徑與支撐墊之間。
本揭露亦提供一實施例之半導體裝置之形成方法。在此實施例中，上述方法包括提供一晶粒，其包括一基底及位於基底上方的一接合墊。上述方法更包括形成一連接層於晶粒上方，其中形成連接層包括沉積由介電材料構成的一介電層於晶粒上方以及圖案化介電層。圖案化介電層包括形成一支撐墊區域。圖案化介電層更包括形成一導電通道區域，其中一部分的導電通道區域至少局部穿過支撐墊區域。至少一介電區夾設於上述部分的導電通道區域與支撐墊區域之間。填入一導電材料於支撐墊區域及導電通道區域。支撐墊區域的導電材料形成一支撐墊，且導電通道區域的導電材料形成一導電通道。
雖然本揭露及一些實施例的優點已詳細說明如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。
220、220a、220b、220c、220d‧‧‧導電墊/接合墊
306‧‧‧模塑材料
308‧‧‧基底通孔電極(TSV)結構
400a、400b‧‧‧底層後鈍化內連接(PPI)結構
404c、408c、602‧‧‧(導電)接觸連接窗/介層連接窗
406c、510‧‧‧導線
500‧‧‧第一上層連接層
504‧‧‧支撐墊
508‧‧‧導電通道
600‧‧‧上層中間層
700‧‧‧第二上層連接層
702‧‧‧搭接墊
708‧‧‧上層後鈍化內連接(PPI)結構
800‧‧‧第二保護層
1400、1402、1404、1406‧‧‧裝置

Claims (10)

  1. 一種半導體裝置，包括：一晶粒，包括一基底及一接合墊；以及一連接層，設置於該晶粒上方，其中該連接層包括：一支撐墊；一導電通道，其中一部分的該導電通道至少局部穿過該支撐墊；以及至少一介電區，夾設於該支撐墊與該部分的導電通道之間。
  2. 如申請專利範圍第1項所述之半導體裝置，更包括：一中間層，設置於該通道層上方；一第二連接層，設置於該中間層上方，其中該第二連接層包含一搭接墊；以及一凸塊結構，設置於該搭接墊上方，其中該凸塊結構包括一導電凸塊，其中該凸塊結構包括一凸塊接觸區，直接實體接觸該搭接墊的一上表面，其中該凸塊接觸區的一中心對準於該支撐墊的一中心，且其中該凸塊接觸區的面積小於該支撐墊的一上表面的面積。
  3. 如申請專利範圍第1項所述之半導體裝置，更包括：一中間層，設置於該通道層上方；一第二連接層，設置於該中間層上方，其中該第二連接層包含一搭接墊，其中位於該第二連接層內的該搭接墊經由位於該中間層內的一導電介層連接窗而電性耦接至位於該連接層內的該導電通道；以及一凸塊結構，設置於該搭接墊上方，其中該凸塊結構包括 一導電凸塊，其中該凸塊結構包括一凸塊底部金屬化層，設置於該搭接墊上方。
  4. 一種半導體裝置，包括：一晶粒，包括一多層內連接(MLI)結構，其中該多層內連接結構包括一第一導電部件及一第二導電部件；一連接層，設置於該晶粒上方，其中該連接層包括一支撐墊，其中該支撐墊電性連接至該多層內連接結構的該第一導電部件，其中該支撐墊具有一開口，自該支撐墊的一邊緣延伸至該支撐墊內的一處，其中該開口包括：一連續導電平面路徑，其中該連續導電平面路徑電性連接至該多層內連接結構的該第二導電部件；以及至少一介電部件，夾設於該連續導電平面路徑與該支撐墊之間。
  5. 如申請專利範圍第4項所述之半導體裝置，其中位於該支撐墊內的該處為該支撐墊的一第二邊緣，或其中該開口延伸至該支撐墊內的一第二處，以形成一開口分支。
  6. 如申請專利範圍第4項所述之半導體裝置，更包括：一中間層，形成於該連接層上方；一第二連接層，設置於該中間層上方，其中該第二連接層包含一搭接墊；一凸塊結構，設置於該搭接墊上方，其中該凸塊結構包括一導電凸塊，其中該凸塊結構包括一凸塊接觸區直接實體接觸該搭接墊的一上表面；以及一基底通孔電極(TSV)結構，其中該搭接墊利用該基底通 孔電極結構電性連接至一第二晶粒。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該凸塊接觸區的面積小於該支撐墊的一上表面的面積，且其中該凸塊接觸區的一中心對準於該支撐墊的一中心。
  8. 如申請專利範圍第6項所述之半導體裝置，其中該搭接墊經由位於該中間層內的一導電接觸連接窗而電性連接至該連續導電平面路徑或該支撐墊。
  9. 一種半導體裝置之形成方法，包括：提供一晶粒，其中該晶粒包括一基底及位於該基底上方的一接合墊；形成一連接層於該晶粒上方，其中形成該連接層包括：沉積由介電材料構成的一介電層於該晶粒上方；圖案化該介電層，其中圖案化該介電層包括：形成一支撐墊區域；形成一導電通道區域，其中一部分的導電通道區域至少局部穿過該支撐墊區域，其中至少一介電區夾設於該部分的導電通道區域與該支撐墊區域之間；以及填入一導電材料於該支撐墊區域及該導電通道區域，其中該支撐墊區域的該導電材料形成一支撐墊，且其中該導電通道區域的該導電材料形成一導電通道。
  10. 如申請專利範圍第9項所述之半導體裝置之形成方法，更包括：形成一搭接墊於該連接層上方；以及將一凸塊結構裝設於該搭接墊上方，其中該凸塊結構包括 一凸塊接觸區直接實體接觸該搭接墊的一上表面，其中該凸塊結構的一中心對準該支撐墊的一中心。
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