TWI555167B - 半導體封裝件及其製法 - Google Patents

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陳彥亨
廖宴逸
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Description

半導體封裝件及其製法
本發明係關於一種半導體封裝件及其製法，特別是指一種具有複數面對面之晶片之扇出型(Fan-Out type)半導體封裝件及其製法。
在扇出型半導體封裝件之技術中，常將二晶片崁埋於封裝膠體內，並將二線路形成於該封裝膠體上以電性連接該二晶片，且透過複數銲球分別電性連接該二線路以傳遞該二晶片之輸出入(I/O)訊號。
第1A圖與第1B圖係分別繪示習知技術之半導體封裝件之剖視示意圖及俯視示意圖。如圖所示，半導體封裝件1係包括一封裝膠體10、一第一晶片11、一第二晶片12、一第一線路13、一第二線路14、一介電層15、複數第一銲球16以及複數第二銲球17，且該半導體封裝件1係具有長度L1、寬度W1及高度H1。
該封裝膠體10係具有相對之第一表面10a與第二表面10b。該第一晶片11與該第二晶片12係分別嵌埋於該封裝膠體10內，該第一晶片11係具有第一作用面111與位於 該第一作用面111之複數第一銲墊112，該第二晶片12係具有第二作用面121與位於該第二作用面121之複數第二銲墊122，該第一作用面111與該第二作用面121均外露於該封裝膠體10之第一表面10a。
該第一線路13係形成於該封裝膠體10之第一表面10a與該第一晶片11之第一作用面111上以電性連接該些第一銲墊112，該第二線路14係形成於該封裝膠體10之第一表面10a與該第二晶片12之第二作用面121上以電性連接該些第二銲墊122。
該介電層15係形成於該封裝膠體10之第一表面10a、第一晶片11之第一作用面111、第二晶片12之第二作用面121、第一線路13及第二線路14上，並具有複數第一開孔151與複數第二開孔152以分別外露出部分該第一線路13及該第二線路14。
該些第一銲球16與該些第二銲球17均設置於該介電層15之頂面153，並分別電性連接該些第一開孔151所外露之第一線路13及該些第二開孔152所外露之第二線路14。
上述習知技術之缺點，在於該第一晶片11與該第二晶片12均嵌埋於該封裝膠體10內並外露於該第一表面10a，故該半導體封裝件1會具有較大的面積(長度L1乘以寬度W1)。同時，該些第一銲球16與該些第二銲球17係分別配置於該介電層15之頂面153之右邊區域及左邊區域，故該些第一銲球16或該些第二銲球17之間距較大、分布較 鬆散且使用面積較大。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
本發明係提供一種半導體封裝件，其包括：封裝膠體，係具有相對之第一表面與第二表面；至少一第一晶片，係嵌埋於該封裝膠體內，並具有第一作用面與位於該第一作用面之複數第一銲墊，該第一作用面係外露於該封裝膠體之第一表面；增層結構，係形成於該封裝膠體之第一表面與該第一晶片之第一作用面上，並具有第一線路層、第二線路層與相對之第三表面及第四表面，其中，該第三表面係接觸該第一表面，且該第一線路層係電性連接該第一晶片之第一銲墊；以及至少一第二晶片，係形成於該增層結構之第四表面上以電性連接該第二線路層。
本發明亦提供一種半導體封裝件之製法，其包括：提供一具有相對之第一表面與第二表面之封裝膠體，該封裝膠體內係嵌埋有至少一第一晶片，且該第一晶片係具有第一作用面與位於該第一作用面之複數第一銲墊，該第一作用面係外露於該封裝膠體之第一表面；形成增層結構於該封裝膠體之第一表面與該第一晶片之第一作用面上，該增層結構係具有第一線路層、第二線路層與相對之第三表面及第四表面，其中，該第一線路層係電性連接該第一晶片之第一銲墊，該第三表面係接觸該封裝膠體之第一表面；以及設置至少一第二晶片於該增層結構之第四表面上以電 性連接該第二線路層。
於一具體實施例中，該第一晶片嵌埋於該封裝膠體內之製程係包括：形成膠片於載體上；以該第一作用面將該第一晶片設置於該膠片上；形成該封裝膠體於該膠片上以包覆該第一晶片；以及移除該載體與該膠片以外露出該第一晶片之第一作用面與第一銲墊。
該增層結構之製程可包括：形成該第一線路層於該封裝膠體之第一表面與該第一晶片之第一作用面上以電性連接該些第一銲墊；形成第一介電層於該封裝膠體之第一表面與該第一線路層上；形成該第二線路層於該第一介電層上；形成第二介電層於該第一介電層與該第二線路層上；以及形成複數第一導電盲孔、第二導電盲孔與第三導電盲孔，其中，該第一導電盲孔係貫穿該第一介電層及該第二介電層以電性連接該第一線路層，且該第二導電盲孔與該第三導電盲孔係貫穿該第二介電層以電性連接該第二線路層。
在上述之半導體封裝件及其製法中，該第一線路層與該第二線路層可互相電性獨立或電性隔絕。
該第一線路層係形成於該封裝膠體之第一表面與該第一晶片之第一作用面上以電性連接該些第一銲墊。該增層結構可包括第一介電層，係形成於該封裝膠體之第一表面與該第一線路層上，並具有複數第一開孔以外露出部分該第一線路層。
該第二線路層係形成於該第一介電層上。該增層結構 可包括第二介電層，係形成於該第一介電層與該第二線路層上，並具有複數第二開孔與複數第三開孔以分別外露出部分該第二線路層。
該增層結構可包括複數第一導電盲孔、第二導電盲孔與第三導電盲孔，該第一導電盲孔係貫穿該第一介電層及第二介電層以電性連接該第一線路層，且該第二導電盲孔與該第三導電盲孔係貫穿該第二介電層以電性連接該第二線路層。
該第二晶片係具有第二作用面與位於該第二作用面之複數第二銲墊，該第二作用面係面向該增層結構之第四表面，且該些第二銲墊係電性連接該些第三導電盲孔。
該半導體封裝件可包括形成於該些第二銲墊與該些第三導電盲孔間之凸塊、以及形成於該第二晶片之第二作用面與該第二介電層之間以包覆該些凸塊之底膠。
該第一晶片或該第二晶片可為複數個，該複數個第一晶片可配置於該增層結構之第三表面上，且該複數個第二晶片可配置於該增層結構之第四表面上。該第一晶片之第一置晶區可不重疊或部分重疊該第二晶片之第二置晶區。
該半導體封裝件可包括複數第一銲球與複數第二銲球，該些第一銲球係形成於該增層結構之第四表面以電性連接該第一線路層，而該些第二銲球係形成於該增層結構之第四表面以電性連接該第二線路層。
該些第一銲球與該些第二銲球可分別形成於該些第一導電盲孔及該些第二導電盲孔上。
該些第一銲球可配置於該第二晶片之第二置晶區之周圍，且該些第二銲球可配置於該些第一銲球之內圍或外圍；或者，該些第一銲球與該些第二銲球可混合配置於該第二晶片之第二置晶區之周圍。
由上可知，本發明之半導體封裝件及其製法中，主要係在增層結構之相對兩表面分別設置面對面之第一晶片與第二晶片，且將該第一晶片與該第二晶片分別電性連接該增層結構之第一線路層及第二線路層。藉此，本發明能在不大增加該半導體封裝件之厚度(高度)下，縮小該半導體封裝件之面積。
同時，本發明之複數第一銲球可配置於該第二晶片之第二置晶區之周圍，而複數第二銲球可配置於該些第一銲球之內圍、外圍或彼此混合分布，使得該些第一銲球或該些第二銲球之間距較小且分布較緊密，讓該半導體封裝件能在具有較小之使用面積下，即可達成與習知技術第1A圖與第1B圖之半導體封裝件相等或更多的輸出入(I/O)訊號之數量。
1、2a至2h‧‧‧半導體封裝件
10、23‧‧‧封裝膠體
10a、23a‧‧‧第一表面
10b、23b‧‧‧第二表面
11、22‧‧‧第一晶片
111、221‧‧‧第一作用面
112、222‧‧‧第一銲墊
12、26‧‧‧第二晶片
121、261‧‧‧第二作用面
122、262‧‧‧第二銲墊
13‧‧‧第一線路
14‧‧‧第二線路
15‧‧‧介電層
151‧‧‧第一開孔
152‧‧‧第二開孔
153‧‧‧頂面
16、291‧‧‧第一銲球
17、292‧‧‧第二銲球
20‧‧‧載體
21‧‧‧膠片
223‧‧‧第一置晶區
24‧‧‧增層結構
24a‧‧‧第三表面
24b‧‧‧第四表面
241‧‧‧第一線路層
242‧‧‧第一介電層
243‧‧‧第二線路層
244‧‧‧第二介電層
245‧‧‧第一開孔
246‧‧‧第二開孔
247‧‧‧第三開孔
248‧‧‧中央區域
251‧‧‧第一導電盲孔
252‧‧‧第二導電盲孔
253‧‧‧第三導電盲孔
263‧‧‧第二置晶區
27‧‧‧凸塊
28‧‧‧底膠
H1、H2‧‧‧高度
L1、L2‧‧‧長度
W1、W2‧‧‧寬度
S‧‧‧切割線
第1A圖與第1B圖係分別繪示習知技術之半導體封裝件之剖視示意圖及俯視示意圖；第2A圖至第2I圖係繪示本發明之半導體封裝件及其製法之第一實施例之剖視示意圖，其中，第2G'圖為第2G圖之另一實施態樣；第3A圖至第3D圖係分別繪示本發明之半導體封裝件 之第二實施例至第五實施例之放大後俯視示意圖；第4A圖與第4B圖係分別繪示本發明之半導體封裝件之第六實施例及第七實施例之放大後俯視示意圖；以及第5A圖至第5C圖係分別繪示本發明之半導體封裝件之第八實施例至第十實施例之放大後俯視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。
同時，本說明書中所引用之如「上」、「一」、「第一」、「第二」、「表面」、「作用面」等用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A圖至第2I圖係繪示本發明之半導體封裝件及其製法之第一實施例之剖視示意圖，其中，第2G'圖為第2G圖之另一實施態樣。
如第2A圖所示，先提供一載體20與一膠片(tape)21，並形成該膠片21於該載體20上；或者，可直接提供一具有該膠片21之載體20。該膠片21可為剝離層(release layer)或黏著層等。
如第2B圖所示，提供一具有第一作用面221與複數第一銲墊222之第一晶片22，並以該第一作用面221將該第一晶片22設置於該膠片21上，該些第一銲墊222係位於該第一作用面221。
如第2C圖所示，形成一具有相對之第一表面23a與第二表面23b之封裝膠體23於該膠片21上以包覆該第一晶片22，俾使該封裝膠體23內嵌埋有該第一晶片22。
如第2D圖所示，藉由雷射光、紫外線光或化學處理方式剝除該膠片21以移除該載體20，使得該封裝膠體23之第一表面23a外露出該第一晶片22之第一作用面221及第一銲墊222。
如第2E圖所示，形成增層結構24於該封裝膠體23之第一表面23a與該第一晶片22之第一作用面221上。該增層結構24可具有第一線路層241、第一介電層242、第二線路層243、與相對之第三表面24a及第四表面24b，該第一線路層241與該第二線路層243可互相電性獨立或電性隔絕，但不以此為限。在其他實施例中，該增層結構24亦可具有三層以上之線路層及介電層。
該增層結構24之製程可包括：形成該第一線路層241於該封裝膠體23之第一表面23a與該第一晶片22之第一 作用面221上以電性連接該些第一銲墊222；接著，形成該第二線路層243於該第一介電層242上，並形成貫穿該第一介電層242及該第二介電層244之複數第一開孔245以外露出部分該第一線路層241，亦可形成貫穿該第二介電層244之複數第二開孔246與複數第三開孔247以分別外露出部分該第二線路層243。
如第2F圖所示，形成複數第一導電盲孔251於該些第一開孔245內以電性連接該第一線路層241，並分別形成複數第二導電盲孔252與複數第三導電盲孔253於該些第二開孔246及該些第三開孔247內以電性連接該第二線路層243。該些第一導電盲孔251至該些第三導電盲孔253之材質可為導電材料或金屬材料(如銅材)。
如第2G圖所示，設置第二晶片26於該增層結構24之第四表面24b上以電性連接該第二線路層243。該第二晶片26可具有第二作用面261與位於該第二作用面261之複數第二銲墊262，該第二作用面261係面向該增層結構24之第四表面24b，該些第二銲墊262係電性連接該些第三導電盲孔253。
在本實施例中，可形成複數凸塊27於該些第二銲墊262與該些第三導電盲孔253之間，亦可形成一底膠28於該第二晶片26之第二作用面261與該第二介電層244之間以包覆該些凸塊27。
在本實施例中，該第三導電盲孔253與該凸塊27係分別成形。但在其他實施例中，該第三導電盲孔253與該凸 塊27亦可為一體成形。
如第2G'圖所示，係為第2G圖之另一實施態樣。在第2G'圖中，係將該些第三導電盲孔253直接接觸並電性連接該些第二銲墊262，但未形成第2G圖之凸塊27及底膠28。
如第2H圖所示，係接續第2G圖，並形成複數第一銲球291於該增層結構24之第四表面24b之第一導電盲孔251上以電性連接該第一線路層241，且形成複數第二銲球292於該增層結構24之第四表面24b之第二導電盲孔252上以電性連接該第二線路層243。
在本實施例中，該第一導電盲孔251與該第一銲球291兩者、以及該第二導電盲孔252與該第二銲球292兩者係分別成形。但在其他實施例中，該第一導電盲孔251與該第一銲球291兩者、以及該第二導電盲孔252與該第二銲球292兩者亦可為一體成形。
如第2I圖所示，依據切割線S對第2H圖之整體結構進行切單(singulation)作業，以形成複數具有長度L2、寬度W2(見第5A圖)及高度H2之半導體封裝件2a。
該半導體封裝件2a之長度L2與寬度W2均可小於習知技術第1A圖與第1B圖之半導體封裝件1之長度L1及寬度W1，且該半導體封裝件2a之高度H2可大致等於或略大於該半導體封裝件1之高度H1。
本發明復提供一種半導體封裝件，如第2I圖所示。半導體封裝件2a係包括封裝膠體23、第一晶片22、增層結 構24、第二晶片26、複數第一銲球291以及複數第二銲球292，且該半導體封裝件2a係具有長度L2、寬度W2(見第5A圖)及高度H2。
該封裝膠體23係具有相對之第一表面23a與第二表面23b。該第一晶片22係嵌埋於該封裝膠體23內，並具有第一作用面221與位於該第一作用面221之複數第一銲墊222，該第一作用面221係外露於該封裝膠體23之第一表面23a。
該增層結構24係形成於該封裝膠體23之第一表面23a與該第一晶片22之第一作用面221上，並可具有第一線路層241、第一介電層242、第二線路層243、第二介電層244、與相對之第三表面24a及第四表面24b，該第一線路層241與該第二線路層243可互相電性獨立或電性隔絕，但不以此為限。在其他實施例中，該增層結構24亦可具有三層以上之線路層及介電層。
該第一線路層241係形成於該封裝膠體23之第一表面23a與該第一晶片22之第一作用面221上以電性連接該些第一銲墊222。該第一介電層242係形成於該封裝膠體23之第一表面23a與該第一線路層241上，並具有複數第一開孔245以外露出部分該第一線路層241。該第二線路層243係形成於該第一介電層242上。該第二介電層244係形成於該第一介電層242與該第二線路層243上，並具有複數第二開孔246與複數第三開孔247以分別外露出部分該第二線路層243。
該第二晶片26係形成於該增層結構24之第四表面24b上以電性連接該第二線路層243，且該第二晶片26之尺寸可相同或不同於該第一晶片22之尺寸。該些第一銲球291係形成於該增層結構24之第四表面24b以電性連接該第一線路層241，該些第二銲球292亦形成於該增層結構24之第四表面24b以電性連接該第二線路層243。
該增層結構24包括複數第一導電盲孔251、第二導電盲孔252與第三導電盲孔253，該些第一導電盲孔251係形成於該些第一開孔245內以電性連接該第一線路層241，該些第二導電盲孔252與該些第三導電盲孔253係分別形成於該些第二開孔246及該些第三開孔247內以電性連接該第二線路層243。該些第一銲球291與該些第二銲球292係分別形成於該些第一導電盲孔251及該些第二導電盲孔252上，該些第一導電盲孔251至該些第三導電盲孔253之材質可為導電材料或金屬材料(如銅材)。
該第二晶片26可具有第二作用面261與位於該第二作用面261之複數第二銲墊262，該第二作用面261係面向該增層結構24之第四表面24b，該些第二銲墊262係電性連接該些第三導電盲孔253。
該半導體封裝件2a可包括複數凸塊27與一底膠28，該些凸塊27係形成於該些第二銲墊262與該些第三導電盲孔253之間，該底膠28係形成於該第二晶片26之第二作用面261與該第二介電層244之間以包覆該些凸塊27。
在本實施例中，該第一導電盲孔251與該第一銲球291 兩者、該第二導電盲孔252與該第二銲球292兩者、以及該第三導電盲孔253與該凸塊27兩者係分別成形。但在其他實施例中，該第一導電盲孔251與該第一銲球291兩者、該第二導電盲孔252與該第二銲球292兩者、以及該第三導電盲孔253與該凸塊27兩者亦可為一體成形。
第3A圖至第3D圖係分別繪示本發明之半導體封裝件之第二實施例至第五實施例之放大後俯視示意圖，第3A圖之半導體封裝件2b至第3D圖之半導體封裝件2e及其製法係大致相同於上述第2I圖之半導體封裝件2a及其製法，其主要差異如下： 在第2I圖中，該第一晶片22與該第二晶片26均為一個，並分別配置於該增層結構24之第三表面24a之中央區域及第四表面24b之中央區域248。
但是，在第3A圖中，該第一晶片22與該第二晶片26均可為複數個，該複數個第一晶片22可均勻配置於該增層結構24之第三表面24a之中央區域，該複數個第二晶片26亦可均勻配置於該增層結構24之第四表面24b之中央區域248。
而在第3B圖中，該第一晶片22與該第二晶片26均可為複數個，該複數個第一晶片22可非均勻配置於該增層結構24之第三表面24a之中央區域，該複數個第二晶片26可非均勻配置於該增層結構24之第四表面24b之中央區域248。
又在第3C圖中，該第一晶片22可為複數個，該第二 晶片26可為單個，該複數個第一晶片22可均勻配置於該增層結構24之第三表面24a之中央區域，該第二晶片26可配置於該增層結構24之第四表面24b之中央區域248。
另在第3D圖中，該第一晶片22可為單個，該第二晶片26可為複數個，該第一晶片22可配置於該增層結構24之第三表面24a之中央區域，該複數個第二晶片26可非均勻配置於該增層結構24之第四表面24b之中央區域248。
第4A圖與第4B圖係分別繪示本發明之半導體封裝件之第六實施例及第七實施例之放大後俯視示意圖，第4A圖之半導體封裝件2f與第4B圖之半導體封裝件2g及其製法係大致相同於上述第2I圖之半導體封裝件2a及其製法，其主要差異如下： 在第2I圖中，該第一晶片22之第一置晶區223係重疊於該第二晶片26之第二置晶區263。
在本發明中，該第一置晶區223係指該第一晶片22於該增層結構24之第三表面24a上之設置區域或投影面積，該第二置晶區263係指該第二晶片26於該增層結構24之第四表面24b上之設置區域或投影面積。
但是，在第4A圖中，該第一晶片22之第一置晶區223僅部分重疊該第二晶片26之第二置晶區263。
而在第4B圖中，該第一晶片22之第一置晶區223則不重疊該第二晶片26之第二置晶區263。
第5A圖至第5C圖係分別繪示本發明之半導體封裝件之第八實施例至第十實施例之放大後俯視示意圖，第5A 圖之半導體封裝件2h至第5C圖之半導體封裝件2j及其製法係大致相同於上述第2I圖之半導體封裝件2a及其製法。
在第5A圖與上述第2I圖中，該些第一銲球291係配置於該第二晶片26之第二置晶區263之周圍，該些第二銲球291係配置於該些第一銲球291之內圍。
但是，在第5B圖中，該些第一銲球291係配置於該第二晶片26之第二置晶區263之周圍，該些第二銲球292則配置於該些第一銲球291之外圍。
而在第5C圖中，該些第一銲球291與該些第二銲球292係混合配置於該第二晶片26之第二置晶區263之周圍。
此外，在第5A圖至第5C圖中，該半導體封裝件2h至該半導體封裝件2j之長度L2與寬度W2均可小於習知技術第1A圖和第1B圖之半導體封裝件1之長度L1及寬度W1，且該半導體封裝件2h至該半導體封裝件2j之高度H2(見第2I圖)可大致等於或略大於該半導體封裝件1之高度H1。
由上可知，本發明之半導體封裝件及其製法中，主要係在增層結構之相對兩表面分別設置面對面之第一晶片與第二晶片，且將該第一晶片與該第二晶片分別電性連接該增層結構之第一線路層及第二線路層。藉此，本發明能在不大增加該半導體封裝件之厚度(高度)下，縮小該半導體封裝件之面積。
同時，本發明之複數第一銲球可配置於該第二晶片之第二置晶區之周圍，而複數第二銲球可配置於該些第一銲 球之內圍、外圍或彼此混合分布，使得該些第一銲球或該些第二銲球之間距較小且分布較緊密，讓該半導體封裝件能在具有較小之使用面積下，即可達成與習知技術第1A圖與第1B圖之半導體封裝件相等或更多的輸出入(I/O)訊號之數量。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2a‧‧‧半導體封裝件
22‧‧‧第一晶片
221‧‧‧第一作用面
222‧‧‧第一銲墊
23‧‧‧封裝膠體
23a‧‧‧第一表面
23b‧‧‧第二表面
24‧‧‧增層結構
24a‧‧‧第三表面
24b‧‧‧第四表面
241‧‧‧第一線路層
242‧‧‧第一介電層
243‧‧‧第二線路層
244‧‧‧第二介電層
245‧‧‧第一開孔
246‧‧‧第二開孔
247‧‧‧第三開孔
251‧‧‧第一導電盲孔
252‧‧‧第二導電盲孔
253‧‧‧第三導電盲孔
26‧‧‧第二晶片
261‧‧‧第二作用面
262‧‧‧第二銲墊
27‧‧‧凸塊
28‧‧‧底膠
291‧‧‧第一銲球
292‧‧‧第二銲球
H2‧‧‧高度
L2‧‧‧長度

Claims (25)

  1. 一種半導體封裝件，其包括：封裝膠體，係具有相對之第一表面與第二表面；至少一第一晶片，係嵌埋於該封裝膠體內，並具有第一作用面與位於該第一作用面之複數第一銲墊，且該第一作用面係外露於該封裝膠體之第一表面；增層結構，係形成於該封裝膠體之第一表面與該第一晶片之第一作用面上，並具有第一線路層、第二線路層與相對之第三表面及第四表面，其中，該第三表面係接觸該第一表面，且該第一線路層係電性連接該第一晶片之第一銲墊；以及至少一第二晶片，係形成於該增層結構之第四表面上以電性連接該第二線路層。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一線路層與該第二線路層係互相電性獨立或電性隔絕。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一線路層係形成於該封裝膠體之第一表面與該第一晶片之第一作用面上以電性連接該些第一銲墊，該增層結構復包括第一介電層，係形成於該封裝膠體之第一表面與該第一線路層上，並具有複數第一開孔以外露出部分該第一線路層。
  4. 如申請專利範圍第3項所述之半導體封裝件，其中，該第二線路層係形成於該第一介電層上，該增層結構 復包括第二介電層，係形成於該第一介電層與該第二線路層上，並具有複數第二開孔與複數第三開孔以分別外露出部分該第二線路層。
  5. 如申請專利範圍第4項所述之半導體封裝件，其中，該增層結構復包括複數第一導電盲孔、第二導電盲孔與第三導電盲孔，該第一導電盲孔係貫穿該第一介電層及該第二介電層以電性連接該第一線路層，且該第二導電盲孔與該第三導電盲孔係貫穿該第二介電層以電性連接該第二線路層。
  6. 如申請專利範圍第5項所述之半導體封裝件，其中，該第二晶片係具有第二作用面與位於該第二作用面之複數第二銲墊，該第二作用面係面向該第四表面，且該些第二銲墊係電性連接該些第三導電盲孔。
  7. 如申請專利範圍第6項所述之半導體封裝件，復包括形成於該些第二銲墊與該些第三導電盲孔間之凸塊、以及形成於該第二晶片之第二作用面與該第二介電層之間以包覆該些凸塊之底膠。
  8. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一晶片或該第二晶片係為複數個，該複數個第一晶片係配置於該增層結構之第三表面上，且該複數個第二晶片係配置於該增層結構之第四表面上。
  9. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一晶片之第一置晶區係不重疊或部分重疊該第二晶片之第二置晶區。
  10. 如申請專利範圍第1項所述之半導體封裝件，復包括複數第一銲球與複數第二銲球，該些第一銲球係形成於該增層結構之第四表面以電性連接該第一線路層，而該些第二銲球係形成於該增層結構之第四表面以電性連接該第二線路層。
  11. 如申請專利範圍第10項所述之半導體封裝件，其中，該些第一銲球與該些第二銲球係分別形成於該增層結構之複數第一導電盲孔及複數第二導電盲孔上。
  12. 如申請專利範圍第10項所述之半導體封裝件，其中，該些第一銲球係配置於該第二晶片之第二置晶區之周圍，且該些第二銲球係配置於該些第一銲球之內圍或外圍。
  13. 如申請專利範圍第10項所述之半導體封裝件，其中，該些第一銲球與該些第二銲球係混合配置於該第二晶片之第二置晶區之周圍。
  14. 一種半導體封裝件之製法，其包括：提供一具有相對之第一表面與第二表面之封裝膠體，該封裝膠體內係嵌埋有至少一第一晶片，且該第一晶片係具有第一作用面與位於該第一作用面之複數第一銲墊，該第一作用面係外露於該封裝膠體之第一表面；形成增層結構於該封裝膠體之第一表面與該第一晶片之第一作用面上，該增層結構係具有第一線路層、第二線路層與相對之第三表面及第四表面，其中， 該第一線路層係電性連接該第一晶片之第一銲墊，該第三表面係接觸該封裝膠體之第一表面；以及設置至少一第二晶片於該增層結構之第四表面上以電性連接該第二線路層。
  15. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該第一線路層與該第二線路層係互相電性獨立或電性隔絕。
  16. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該第一晶片嵌埋於該封裝膠體內之製程係包括：形成膠片於載體上；以該第一作用面將該第一晶片設置於該膠片上；形成該封裝膠體於該膠片上以包覆該第一晶片；以及移除該載體與該膠片以外露出該第一晶片之第一作用面與第一銲墊。
  17. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該增層結構之製程係包括：形成該第一線路層於該封裝膠體之第一表面與該第一晶片之第一作用面上以電性連接該些第一銲墊；形成第一介電層於該封裝膠體之第一表面與該第一線路層上；形成該第二線路層於該第一介電層上；形成第二介電層於該第一介電層與該第二線路層上；以及 形成複數第一導電盲孔、第二導電盲孔與第三導電盲孔，其中，該第一導電盲孔係貫穿該第一介電層及第二介電層以電性連接該第一線路層，且該第二導電盲孔與第三導電盲孔係貫穿該第二介電層以電性連接該第二線路層。
  18. 如申請專利範圍第17項所述之半導體封裝件之製法，其中，該第二晶片係具有第二作用面與位於該第二作用面之複數第二銲墊，該第二作用面係面向該增層結構之第四表面，且該些第二銲墊係電性連接該些第三導電盲孔。
  19. 如申請專利範圍第18項所述之半導體封裝件之製法，復包括：形成複數凸塊於該些第二銲墊與該些第三導電盲孔之間；以及形成底膠於該第二晶片之第二作用面與該第二介電層之間以包覆該些凸塊。
  20. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該第一晶片或該第二晶片係為複數個，該複數個第一晶片係配置於該增層結構之第三表面上，且該複數個第二晶片係配置於該增層結構之第四表面上。
  21. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該第一晶片之第一置晶區係不重疊或部分重疊該第二晶片之第二置晶區。
  22. 如申請專利範圍第14項所述之半導體封裝件之製法， 復包括形成複數第一銲球於該增層結構之第四表面以電性連接該第一線路層，並形成複數第二銲球於該增層結構之第四表面以電性連接該第二線路層。
  23. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該些第一銲球與該些第二銲球係分別形成於該些第一導電盲孔及該些第二導電盲孔上。
  24. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該些第一銲球係配置於該第二晶片之第二置晶區之周圍，該些第二銲球係配置於該些第一銲球之內圍或外圍。
  25. 如申請專利範圍第22項所述之半導體封裝件之製法，其中，該些第一銲球與該些第二銲球係混合配置於該第二晶片之第二置晶區之周圍。
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