TWI550786B - 半導體裝置 - Google Patents

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TWI550786B
TWI550786B TW103133134A TW103133134A TWI550786B TW I550786 B TWI550786 B TW I550786B TW 103133134 A TW103133134 A TW 103133134A TW 103133134 A TW103133134 A TW 103133134A TW I550786 B TWI550786 B TW I550786B
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semiconductor component
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蔡欣昌
李嘉炎
李芃昕
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台達電子工業股份有限公司
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Description

半導體裝置
本發明是有關於一種半導體裝置。
半導體裝置通常是透過具有一系列製程步驟的製程製作而成。近年來，市場的需求趨勢為追求輕薄化且多功能的半導體裝置。
半導體裝置，一般而言，包含了元件或是元件組，其是製作在由半導體材料，例如矽，所製作而成的晶圓上。晶圓在多數的情況下會進一步被切割為多個晶粒，晶粒在之後會被分離且封裝而成為具有獨立用途的元件。近來發展的半導體裝置中常包含有多個半導體元件，且每個半導體元件用以獨立執行或是共同執行所欲的功能。因此，為了要實現此些功能，這些半導體元件需要進行內連接。
本發明提供了一種包含多個半導體元件的半導體裝置。
本發明之一實施方式提供了一種半導體裝置，包含導線架、第一半導體元件、第二半導體元件以及第一導接 件。導線架包含具有第一底板的第一區塊與具有第二底板的第二區塊，其中第一區塊與第二區塊並列，且第一底板與第二底板不直接接觸，且第一底板厚於第二底板。第一半導體元件設置於第一底板上。第二半導體元件設置於第二底板上，其中第二半導體元件厚於第一半導體元件。第一導接件電性連接第二半導體元件與第一區塊。
本發明之另一實施方式提供了一種半導體裝置，包含導線架、第一半導體元件、第二半導體元件以及第一導接件。導線架包含並排之第一區塊與第二區塊，其中第一區塊不與第二區塊直接接觸。第一半導體元件具有頂面與底面，其中第一半導體元件之底面位於第一區塊上。第二半導體元件具有頂面與底面，其中第二半導體元件厚於第一半導體元件，第二半導體元件之底面位於第二區塊上。第一導接件電性連接第二半導體元件與第一區塊，其中第一半導體元件之頂面與第二半導體元件之頂面實質上位於同一平面。
本發明之又一實施方式提供了一種半導體裝置，包含導線架、第一半導體元件、第二半導體元件、第一導接件與第二導接件。導線架包含並列之第一區塊與第二區塊，第一區塊不與第二區塊直接接觸，其中第一區塊包含第一接觸墊與高度高於第一接觸墊之第二接觸墊，且第一接觸墊厚於第二區塊。第一半導體元件具有頂面與底面，其中第一半導體元件之底面位於第一區塊的第一接觸墊上。第二半導體元件具有頂面與底面，其中第二半導體元 件之底面位於第二區塊上。第一導接件設置於第一區塊的第二接觸墊以及第二半導體元件的頂面上。第二導接件設置於第二半導體元件之頂面，其中第一導接件不與第二導接件直接接觸。
本發明之再一實施方式提供了一種半導體裝置，包含導體封裝組件、第一半導體元件與第二半導體元件。導體封裝組件包含並列之第一空腔與第二空腔，其中第一空腔的深度小於第二空腔的深度。第一半導體元件設置於第一空腔內。第二半導體元件設置於第二空腔內，其中第二半導體元件厚於第一半導體元件，且第二半導體元件透過導體封裝組件與第一半導體元件電性連接。
前述之導接件可以為金屬板。相較於傳統使用打線進行內連接的方式，使用金屬板作為半導體元件之間的連接元件可以有效降低半導體裝置的整體厚度。
下文將舉實施例配合所附圖式說明本發明之功效特徵以及優點，但所提供之實施例並非用以限制本案所涵蓋的範圍。
100‧‧‧半導體裝置
200‧‧‧導線架
210‧‧‧第一區塊
212‧‧‧第一底板
214‧‧‧第二接觸墊
215‧‧‧凹陷部
220‧‧‧第二區塊
222‧‧‧第二底板
230‧‧‧第三區塊
240‧‧‧第四區塊
250‧‧‧第五區塊
300‧‧‧第一半導體元件
310、410‧‧‧第一電極
320、420‧‧‧第二電極
330、430‧‧‧第三電極
400‧‧‧第二半導體元件
500、510、520、530、730、740‧‧‧導接件
600‧‧‧封膠
700‧‧‧導體封裝組件
710‧‧‧第一空腔
720‧‧‧第二空腔
732‧‧‧電極部
734‧‧‧板體部
750‧‧‧支撐件
810‧‧‧第一被動元件
820‧‧‧第二被動元件
A-A‧‧‧線段
d1、d2‧‧‧深度
第1A圖與第1B圖分別為本發明之半導體裝置一實施例的立體圖與爆炸圖。
第1C圖為第1A圖中之半導體裝置的上視圖。
第1D圖為沿第1C圖之線段A-A的剖面圖。
第1E圖為本發明之半導體裝置另一實施例沿第1C圖之線段A-A的剖面圖。
第2圖為本發明之半導體裝置另一實施例的底視圖。
第3A圖與第3B圖分別為本發明之半導體裝置又一實施例的爆炸圖與側視圖。
第3C圖為本發明之半導體裝置又一實施例的側視圖。
第4A圖與第4B圖分別為本發明之半導體裝置再一實施例的立體視圖以及剖面圖。
第5A圖與第5B圖分別為本發明之半導體裝置再一實施例的立體視圖與剖面圖。
第6A圖與第6B圖分別為本發明之半導體裝置再一實施例的立體視圖與剖面圖。
以下將以圖式及詳細說明清楚說明本發明之精神，任何所屬技術領域中具有通常知識者在瞭解本發明之較佳實施例後，當可由本發明所教示之技術，加以改變及修飾，其並不脫離本發明之精神與範圍。此外，相對詞彙，如『下』或『底部』與『上』或『頂部』，用來描述文中在附圖中所示的一元件與另一元件之關係。相對詞彙是用來描述裝置在附圖中所描述之外的不同方位是可以被理解的。例如，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下』側將被定向為位於其他元件之『上』側。例示性的詞彙『下』，根據附圖的特定方位可以 包含『下』和『上』兩種方位。同樣地，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下方』或『之下』將被定向為位於其他元件上之『上方』。例示性的詞彙『下方』或『之下』，可以包含『上方』和『上方』兩種方位。於本文中，除非內文中對於冠詞有所特別限定，否則『一』與『該』可泛指單一個或多個。將進一步理解的是，本文中所使用之『包含』、『包括』、『具有』及相似詞彙，指明其所記載的特徵、區域、整數、步驟、操作、元件與/或組件，但不排除其所述或額外的其一個或多個其它特徵、區域、整數、步驟、操作、元件、組件，與/或其中之群組。當一元件被稱為『連接』或『耦接』至另一元件時，它可以為直接連接或耦接至另一元件，又或是其中有一額外元件存在。相對的，當一元件被稱為『直接連接』或『直接耦接』至另一元件時，其中是沒有額外元件存在。相似地，當文中提到當一元件『面對』另一元件時，包含了兩元件直接面對面或是中間存在有額外元件的情形。同樣地，當文中提到當一元件『相鄰』另一元件時，包含了兩元件直接相鄰設置或是中間存在有額外元件的情形。
參照第1A圖至第1D圖，第1A圖與第1B圖分別為本發明之半導體裝置一實施例的立體圖與爆炸圖，第1C圖為第1A圖中之半導體裝置的上視圖，第1D圖為沿第1C圖之線段A-A的剖面圖。
半導體裝置100包含有導線架200、第一半導體元件300以及第二半導體元件400。導線架200包含第一區塊 210與第二區塊220，第一區塊210包含第一底板212，第二區塊220包含第二底板222。第一底板212厚於第二底板222。第一底板212與第二底板222並列。第一底板212與第二底板222不直接接觸，亦即第一底板212與第二底板222之間保留有間隙，藉以達到在空間上相互隔離的目的。第一區塊210與第二區塊220之材料可以為金屬或是合金。
第一半導體元件400厚於第一半導體元件300。第一半導體元件300設置於第一底板212上，並由第一底板212所支撐。第二半導體元件400設置於第二底板222上，並由第二底板222所支撐。第一底板212和第一半導體元件300之厚度的總和大致上與第二底板222和第二半導體元件400之厚度的總和相同。換言之，當第一底板212與第二底板222的底面位於同一平面時，第一半導體元件300與第二半導體元件400的頂面亦位於同一平面。
第一半導體元件300需要與第二半導體元件400電性連接才能夠構成半導體裝置100。半導體裝置100包含有第一導接件500，用以內部連接第一半導體元件300與第二半導體元件400。第一導接件500為金屬板。相較於傳統以打線接合的內連接方式，使用金屬板作為第一導接件500可以有效縮減半導體裝置100的導通電阻。
第一半導體元件300與第二半導體元件400為透過第一導接件500與導線架200進行電性連接。第一半導體元件300與第二半導體元件400可以為三五族半導體元件，例如電晶體。
在一實施例中，第一半導體元件300可以為垂直式元件。第一半導體元件300具有第一電極310、第二電極320以及第三電極330。第一電極310設置於第一半導體元件300的底面，第二電極320與第三電極330則是設置於第一半導體元件300的頂面。第二半導體元件400可以為側向式元件，第二半導體元件400具有第一電極410、第二電極420以及第三電極430。第一電極410、第二電極420以及第三電極430均設置於第二半導體元件400的頂面。第一電極310、410可以為汲極電極，第二電極320、420可以為源極電極，第三電極330、430可以為閘極電極。
導線架200更包含有第三區塊230以及第四區塊240。第三區塊230並列於第二區塊220設置，且不與第二區塊220直接接觸。第四區塊240並列於第一區塊210且不與第一區塊210接觸。半導體裝置100更包含有第二導接件510以及第三導接件520，第二導接件510與第二導接件520之材料均為金屬或是合金。第二導接件510以及第三導接件520為金屬板。第二導接件510是用以電性連接第三區塊230與第二半導體元件400。第三導接件520是用以電性連接第四區塊240與第一半導體元件300。第一區塊210具有第一底板212以及連接於第一底板212之接觸墊部214，此時第一底板212可以被視為第一接觸墊，接觸墊部214可以被視為第二接觸墊。第二接觸墊214直立於第一接觸墊212，並且位於第一接觸墊212與第二底板222之間。第二接觸墊214之高度相對高於第一接觸墊212之高度， 亦即第二接觸墊214凸出於第一接觸墊212。
舉例而言，第三區塊230透過第二導接件510連接至第二半導體元件400的第一電極410而作為端子。第一電極410在第二半導體元件400內與第二電極420電性連接。第一導接件500連接第二半導體元件400的第二電極420與第一區塊210的第二接觸墊214。第一半導體元件300由第一底板212支撐，且第一半導體元件300的第一電極310接觸第一底板212。第二接觸墊214連接於第一接觸墊212，藉此，第二半導體元件400的第二電極420與第一半導體元件300的第一電極310可以透過第一連接件500以及第一區塊210內連接。第三導接件520連接第一半導體元件300的第二電極320與第四區塊240，其中第四區塊240可以被視為端子。導線架200更包含有第五區塊250，其材料為金屬或是合金。第五區塊250不與第一至第四區塊210-240直接接觸。第三電極330、430可以透過金屬片挾持或是打線接合的方式連接至第五區塊250。更具體地說，當半導體裝置100透過封膠封裝之後，第一區塊210、第二區塊220、第三區塊230、第四區塊240與第五區塊250其中至少有一個區塊部分外露於封膠作為與外部周邊元件連接的接點。
第一區塊210、第二區塊220、第三區塊230、第四區塊240與第五區塊250的底面大致上為共平面設置。換言之，第一區塊210、第二區塊220、第三區塊230、第四區塊240與第五區塊250的底面實質上位於同樣的水平 高度上。第一導接件500、第二導接件510與第三導接件520亦位於同樣的水平高度，使得第一導接件500、第二導接件510與第三導接件520的上表面共平面設置。
參照第1E圖，其為本發明之半導體裝置另一實施例沿第1C圖之線段A-A的剖面圖。於此實施例中，第四區塊240與第三導接件520為一體成形地製作而成，第一導接件500與第一區塊210為一體成形地製作而成，第二導接件510與第三區塊230為一體成形地製作而成。亦即，第四區塊240與第三導接件520為一整體，第一導接件500與第一區塊210為一整體，第二導接件510與第三區塊230為一整體。
第2圖為本發明之半導體裝置另一實施例的底視圖。當如第1A至第1D圖之半導體裝置100內連接的製程完成之後，封膠600會用以封裝第一半導體元件與第二半導體元件。導線架200包含有第一區塊210、第二區塊220、第三區塊230、第四區塊240與第五區塊250。導線架200之材料為金屬或是合金。當第一半導體元件與第二半導體元件被封膠600封裝之後，第一區塊210、第二區塊220、第三區塊230、第四區塊240與第五區塊250其中至少一個會至少部分外露於封膠作為與外部周邊元件連接的接點。於部份實施例中，第一區塊210、第二區塊220、第三區塊230、第四區塊240與第五區塊250的其中數個會外露於封膠600，或是第一區塊210、第二區塊220、第三區塊230、第四區塊240與第五區塊250的底面會外露於封膠600。
第3A圖與第3B圖分別為本發明之半導體裝置又一實施例的爆炸圖與側視圖。半導體裝置100包含有第一半導體元件300、第二半導體元件400以及導體封裝組件700。導體封裝組件700包含有第一空腔710以及第二空腔720，第一空腔710與第二空腔720為並列設置。第一空腔710的深度d1小於第二空腔720的深度d2。
第二半導體元件400厚於第一半導體元件300。第一半導體元件300設置於第一空腔710之中，第二半導體元件400設置於第二空腔720之中。第二半導體元件400透過導體封裝組件700與第一半導體元件300電性連接。
導體封裝組件700包含有第一導接件730、第二導接件740以及複數個支撐件750。第一導接件730與第二導接件740設置於第一空腔710與第二空腔720的一端，並構成一平面。支撐件750則是設置於第一空腔710與第二空腔720的另一側，並且多個支撐件750構成另一平面。
第一導接件730與第二導接件740可以為導線架的一部分。支撐件750是用支撐第一半導體元件300與第二半導體元件400。
於部分實施例中，第一半導體元件300與第二半導體元件400是由第一區塊210以及第二區塊220所支撐(如第1D圖所示)，或者，於其他實施例中，第一半導體元件300與第二半導體元件400是由支撐件750所支撐(如第3B圖所示)。封膠可在之後用以封裝第一半導體元件300以及第二半導體元件400。
第一導接件730、第二導接件740以及支撐件750包含金屬板。第一導接件730、第二導接件740以及支撐件750不僅用以支撐第一半導體元件300與第二半導體元件400，更用以電性連接第一半導體元件300以及第二半導體元件400。
參照第3C圖，其為本發明之半導體裝置又一實施例的側視圖。於本實施例中，第一導接件730包含有電極部732以及板體部734。板體部734之一側與第二半導體元件400的底面耦接，電極部732則是延伸自板體部734的另一側，並且電性連接至第一半導體元件300的頂面。板體部734與電極部732為一體成形地製作。因此，第二導接件720(如第3B圖所示)在本實施例中可以被省略。
參照第4A圖與第4B圖，第4A圖與第4B圖分別為本發明之半導體裝置再一實施例的立體視圖以及剖面圖。半導體裝置100包含有導線架200、第一半導體元件300、第二半導體元件400，以及多個導接件500、510、520、530。
導線架200包含有第一區塊210、第二區塊220、第三區塊230、第四區塊240以及第五區塊250。第一區塊210與第二區塊220並列設置。第一區塊210包含有第一底板212，第二區塊220包含有第二底板222，部分的第一底板212的厚度大於部分的第二底板222的厚度。第三區塊230與第一區塊210並列但不直接接觸。第四區塊240和第五區塊250並列於第二區塊220，但是不與第二區塊220 直接接觸。
第一半導體元件300可以為側向式元件。第一半導體元件300具有位於同側的第一電極310、第二電極320以及第三電極330。第二半導體元件400可以為垂直式元件。第二半導體元件400具有設置於一側的第一電極410，以及設置於另一側的第二電極420以及第三電極430。第一半導體元件300的厚度薄於第二半導體元件400的厚度。第一半導體元件300設置於第一區塊210中厚度較厚部份的第一底板212上。第二半導體元件400則是設置於第二區塊220中厚度較薄部分的第二底板222上。第二半導體元件400的第一電極410接觸第二區塊220。
導接件500、510、520、530均為扁平的金屬板。導接件500、510、520、530以及導線架200係用以內連接第一半導體元件300以及第二半導體元件400，以及用以連接半導體裝置100與周邊元件。導接件500連接第一半導體元件300的第二電極320與第二區塊220。導接件510連接第一半導體元件300的第三電極330至第二半導體元件400的第二電極420以及第四區塊240。導接件520連接第三區塊230與第一半導體元件300的第一電極310。導接件530連接第二半導體元件400的第三電極430與第五區塊250。
參照第5A圖與第5B圖，第5A圖與第5B圖分別為本發明之半導體裝置再一實施例的立體視圖與剖面圖。半導體裝置100包含有導線架200、第一半導體元件300、 第二半導體元件400，以及多個導接件500、510、520、530。本實施例與前一實施例之差別在於，本實施例中的導接件500、510、520、530具有段差。
參照第6A圖與第6B圖，第6A圖與第6B圖分別為本發明之半導體裝置再一實施例的立體視圖與剖面圖。半導體裝置100包含有導線架200、第一半導體元件300、第二半導體元件400、多個導接件500、510、520，以及第一被動元件810和第二被動元件820。
導線架200包含有第一區塊210、第三區塊230、第四區塊240以及第五區塊250。第一區塊210具有複數個凹陷部215，用以容置第一半導體元件300、第二半導體元件400、第一被動元件810與第二被動元件820。第三區塊230、第四區塊240以及第五區塊250為相鄰設置但是彼此不直接接觸。
於此實施例中，第一半導體元件300與第二半導體元件400均為垂直式元件。第一半導體元件300為堆疊設置於第二半導體元件400上，第一半導體元件300之底面其中一個電極接觸第二半導體元件400頂面的其中一個電極。第一被動元件810的兩個電極分別連接於第一區塊210與第四區塊240。第二被動元件820的其中一個電極易接觸第一區塊210。
導接件500、510、520均為金屬板。導接件500為具有段差的金屬板。導接件500連接第三區塊230與第二半導體元件400。導接件510、520為扁平的金屬板。導接 件510連接第三區塊230至第二被動元件820的另一電極。導接件520連接第一半導體元件300至第四區塊240。第一半導體元件300與第二半導體元件400可以進一步連接至第五區塊250。
相較於傳統使用打線進行內連接的方式，使用金屬板作為半導體元件之間的連接元件可以有效降低半導體裝置的整體厚度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。並且，本發明所揭露的內容不應被限制於上述實施例之製程、機械、製造物與組成物、手段或方法等範疇，舉凡在現階段或是未來能夠實現實質上與前述實施例相同功效的手段均在本發明所欲保護的範圍之內。本技術領域具有通常知識者當可在不脫離本發明之精神與範圍的情形下變形實施例中的結構。申請專利範圍之內容包含了上述實施例之製程、機械、製造物與組成物、手段或方法。並且，不論在申請專利範圍中是否有明確被提及到，說明書中的所有元件都不應被視為貢獻給社會大眾。
100‧‧‧半導體裝置
200‧‧‧導線架
210‧‧‧第一區塊
212‧‧‧第一底板
214‧‧‧第二接觸墊
220‧‧‧第二區塊
222‧‧‧第二底板
230‧‧‧第三區塊
240‧‧‧第四區塊
250‧‧‧第五區塊
300‧‧‧第一半導體元件
400‧‧‧第二半導體元件
500、510、520‧‧‧導接件

Claims (17)

  1. 一種半導體裝置，包含：一導線架，包含：一第一區塊，具有一第一底板，一第二區塊，具有一第二底板，其中該第一區塊與該第二區塊並列，且該第一底板與該第二底板不直接接觸，且該第一底板厚於該第二底板；一第一半導體元件，設置於該第一底板上；一第二半導體元件，設置於該第二底板上，其中該第二半導體元件厚於該第一半導體元件；一第一導接件，電性連接該第二半導體元件與該第一區塊；一第三區塊，與該第二區塊並列且不與該第二區塊直接接觸；一第二導接件，電性連接該第三區塊與該第二半導體元件；一第四區塊，與該第一區塊並列且不與該第一區塊直接接觸；以及一第三導接件，電性連接該第四區塊與該第一半導體元件，其中該第一導接件、該第二導接件與該第三導接件為金屬板，且該第一導接件、該第二導接件與該第三導接件均位於同一平面。
  2. 如請求項1所述之半導體裝置，其中該第一半導體元 件為一垂直式元件，該第二半導體元件為一側向式元件。
  3. 如請求項1所述之半導體裝置，其中該第一導接件與該第一區塊一體成形。
  4. 如請求項1所述之半導體裝置，更包含一封膠，封裝該第一半導體元件與該第二半導體元件，其中該第一區塊、該第二區塊、該第三區塊、該第四區塊、該第一導接件、該第二導接件與該第三導接件的其中至少一者部分外露於該封膠。
  5. 如請求項1所述之半導體裝置，其中該第一區塊承載該第一半導體元件，該第二區塊承載該第二半導體元件。
  6. 一種半導體裝置，包含：一導線架，包含並排之一第一區塊與一第二區塊，其中該第一區塊不與該第二區塊直接接觸；一第一半導體元件，具有一頂面與一底面，其中該第一半導體元件之該底面位於該第一區塊上；一第二半導體元件，具有一頂面與一底面，其中該第二半導體元件厚於該第一半導體元件，該第二半導體元件之該底面位於該第二區塊上；以及一第一導接件，電性連接該第二半導體元件與該第一區塊， 其中該第一半導體元件之該頂面與該第二半導體元件之該頂面實質上位於同一平面。
  7. 如請求項6所述之半導體裝置，其中該第一半導體元件為一垂直式元件，該第二半導體元件為一側向式元件。
  8. 如請求項6所述之半導體裝置，其中該第一導接件為一金屬板。
  9. 如請求項6所述之半導體裝置，其中該第一導接件與該第一區塊一體成形。
  10. 如請求項6所述之半導體裝置，更包含：一第三區塊，與該第二區塊並列且不與該第二區塊直接接觸；以及一第二導接件，電性連接該第三區塊與該第二半導體元件。
  11. 如請求項10所述之半導體裝置，更包含：一第四區塊，與該第一區塊並列且不與該第一區塊直接接觸；以及一第三導接件，電性連接該第四區塊與該第一半導體元件。
  12. 如請求項11所述之半導體裝置，更包含一封膠，封裝該第一半導體元件與該第二半導體元件，其中該第一區塊、該第二區塊、該第三區塊、該第四區塊、該第一導接件、該第二導接件與該第三導接件的其中至少一者部分外露於該封膠。
  13. 如請求項11所述之半導體裝置，其中該第二導接件與該第三導接件為金屬板。
  14. 如請求項11所述之半導體裝置，其中該第一導接件、該第二導接件與該第三導接件實質上位於同一平面。
  15. 如請求項6所述之半導體裝置，其中該導線架之材料為金屬或合金。
  16. 一種半導體裝置，包含：一導體封裝組件，包含並列之一第一空腔與一第二空腔，其中該第一空腔的深度小於該第二空腔的深度；一第一半導體元件，設置於該第一空腔內；一第二半導體元件，設置於該第二空腔內，其中該第二半導體元件厚於該第一半導體元件，且該第二半導體元件透過該導體封裝組件與該第一半導體元件電性連接，其中該導體封裝組件包含：一第一導接件與一第二導接件，設置於該第一半導體 元件與該第二半導體元件之一側，其中該第一導接件厚於該第二導接件；以及複數個支撐件，設置於該第一半導體元件與該第二半導體元件的另一側，其中該第一半導體元件固定於該第一導接件與該些支撐件之間，該第二半導體元件固定於該第二導接件與該些支撐件之間。
  17. 如請求項16所述之半導體裝置，其中該第一導接件包含：一板體部，該板體部的一端連接至該第二半導體元件的底面；以及一電極部，延伸自該板體部之一端且電性連接該第一半導體元件之頂面，其中該板體部與該電極部一體成形。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748165B2 (en) * 2014-05-30 2017-08-29 Delta Electronics, Inc. Packaging structure
CN107123633B (zh) * 2016-02-25 2020-03-17 台达电子工业股份有限公司 封装结构
CN107978596B (zh) * 2016-10-24 2020-05-12 光宝光电(常州)有限公司 光感测器模组及其穿戴装置
TWI629047B (zh) * 2016-10-24 2018-07-11 光寶光電（常州）有限公司 光感測器模組及其穿戴裝置
US10410996B2 (en) * 2016-12-02 2019-09-10 Dialog Semiconductor (Uk) Limited Integrated circuit package for assembling various dice in a single IC package
DE102017202345A1 (de) 2017-02-14 2018-08-16 Infineon Technologies Ag Leiterrahmen, halbleitergehäuse, das einen leiterrahmen umfasst, und verfahren zum bilden eines halbleitergehäuses
US10896869B2 (en) * 2018-01-12 2021-01-19 Amkor Technology Singapore Holding Pte. Ltd. Method of manufacturing a semiconductor device
US10438877B1 (en) * 2018-03-13 2019-10-08 Semiconductor Components Industries, Llc Multi-chip packages with stabilized die pads
US11611170B2 (en) 2021-03-23 2023-03-21 Amkor Technology Singapore Holding Pte. Ltd Semiconductor devices having exposed clip top sides and methods of manufacturing semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010161131A (ja) * 2009-01-07 2010-07-22 Mitsubishi Electric Corp パワーモジュール及びパワー半導体装置
EP2477222A2 (en) * 2011-01-14 2012-07-18 International Rectifier Corporation Stacked half-bridge package with a current carrying layer

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100723454B1 (ko) * 2004-08-21 2007-05-30 페어차일드코리아반도체 주식회사 높은 열 방출 능력을 구비한 전력용 모듈 패키지 및 그제조방법
JP2005217072A (ja) * 2004-01-28 2005-08-11 Renesas Technology Corp 半導体装置
US7507605B2 (en) 2004-12-30 2009-03-24 Texas Instruments Incorporated Low cost lead-free preplated leadframe having improved adhesion and solderability
US20060145312A1 (en) 2005-01-05 2006-07-06 Kai Liu Dual flat non-leaded semiconductor package
TWI298530B (en) 2006-07-13 2008-07-01 Powertech Technology Inc Electronic device embedded with semiconductor package(s)
US7868445B2 (en) * 2007-06-25 2011-01-11 Epic Technologies, Inc. Integrated structures and methods of fabrication thereof with fan-out metallization on a chips-first chip layer
US7821111B2 (en) 2007-10-05 2010-10-26 Texas Instruments Incorporated Semiconductor device having grooved leads to confine solder wicking
KR100998233B1 (ko) 2007-12-03 2010-12-07 서울반도체 주식회사 슬림형 ｌｅｄ 패키지
US7799614B2 (en) 2007-12-21 2010-09-21 Infineon Technologies Ag Method of fabricating a power electronic device
US8642394B2 (en) * 2008-01-28 2014-02-04 Infineon Technologies Ag Method of manufacturing electronic device on leadframe
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
TWI365526B (en) 2008-06-30 2012-06-01 Powertech Technology Inc Semiconductor package having plural chips side by side arranged on a leadframe
JP5237900B2 (ja) * 2009-08-11 2013-07-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TW201125090A (en) 2010-01-05 2011-07-16 Powertech Technology Inc Package structure of multi-chips side-by-side disposed on leadframe
US8426952B2 (en) 2011-01-14 2013-04-23 International Rectifier Corporation Stacked half-bridge package with a common conductive leadframe
JP5514134B2 (ja) * 2011-02-14 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8435845B2 (en) 2011-04-06 2013-05-07 International Business Machines Corporation Junction field effect transistor with an epitaxially grown gate structure
US8421204B2 (en) 2011-05-18 2013-04-16 Fairchild Semiconductor Corporation Embedded semiconductor power modules and packages
US8987777B2 (en) * 2011-07-11 2015-03-24 International Rectifier Corporation Stacked half-bridge power module
TWI429351B (zh) 2011-08-15 2014-03-01 Powertech Technology Inc 小基板記憶卡封裝構造
US8598694B2 (en) * 2011-11-22 2013-12-03 Infineon Technologies Ag Chip-package having a cavity and a manufacturing method thereof
US9515145B2 (en) * 2013-02-28 2016-12-06 Mitsubishi Electric Corporation Vertical MOSFET device with steady on-resistance
CN104064527A (zh) * 2013-03-19 2014-09-24 飞思卡尔半导体公司 半导体装置管芯附接
JP6211829B2 (ja) * 2013-06-25 2017-10-11 株式会社東芝 半導体装置
US9613930B2 (en) * 2013-10-25 2017-04-04 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010161131A (ja) * 2009-01-07 2010-07-22 Mitsubishi Electric Corp パワーモジュール及びパワー半導体装置
EP2477222A2 (en) * 2011-01-14 2012-07-18 International Rectifier Corporation Stacked half-bridge package with a current carrying layer

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