TWI542996B - Semiconductor devices and host machines - Google Patents
Semiconductor devices and host machines Download PDFInfo
- Publication number
- TWI542996B TWI542996B TW104100358A TW104100358A TWI542996B TW I542996 B TWI542996 B TW I542996B TW 104100358 A TW104100358 A TW 104100358A TW 104100358 A TW104100358 A TW 104100358A TW I542996 B TWI542996 B TW I542996B
- Authority
- TW
- Taiwan
- Prior art keywords
- packet
- host
- value
- initial value
- electronic device
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/0052—Assignment of addresses or identifiers to the modules of a bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Small-Scale Networks (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
Description
本發明之實施形態係關於一種半導體裝置及主機。
作為使用有NAND(not and,反及閘)型快閃記憶體之記憶體系統,眾所周知有SDTM卡。又,作為SD卡(secure digital card,安全數位卡)與主機之間之介面,眾所周知有SD介面。
[專利文獻1]美國專利第6,820,148號說明書
本發明係提供一種抑制構成之複雜化,且可對每個裝置賦予獨特之ID之半導體裝置及主機。
實施形態之半導體裝置包含第1裝置及第2裝置,該第1裝置及第2裝置各自包括:解碼器,其係對經接收之封包之指令進行解析並決定藉由上述封包所指定之處理;產生電路,其係根據上述封包內之資訊產生獨特之裝置編號;暫存器,其係保持所產生之上述獨特之裝置編號;以及更新電路,其係將上述封包內之資訊更新並輸出;且上述第2裝置接收於上述第1裝置中更新上述資訊之上述封包,並且上述第2裝置之上述產生電路產生與上述第1裝置不同之上述裝置編號。
1‧‧‧半導體系統
2‧‧‧主機
3‧‧‧半導體裝置
4、4-1~4-5‧‧‧電子裝置
5、5-1~5-3、30‧‧‧輸入信號接腳
6、6-1~6-3、31‧‧‧輸出信號接腳
7、7-1~7-3、33‧‧‧封包解碼器
8、8-1~8-3、34‧‧‧運算模組
9、9-1~9-5‧‧‧暫存器
10、10-1~10-3‧‧‧封包更新電路
11‧‧‧封包
11-1~11-5‧‧‧欄位
12、12-1、12-2‧‧‧集線器
20‧‧‧記憶體系統
21‧‧‧控制器
22‧‧‧卡插槽
23‧‧‧CPU
24‧‧‧系統記憶體
25-1~25-5‧‧‧控制器
26-1~26-5‧‧‧裝置部
32‧‧‧輸入輸出接腳
35‧‧‧記憶體
36‧‧‧封包產生部
S10~S30‧‧‧步驟
圖1係第1實施形態之半導體系統之方塊圖。
圖2係第1實施形態之框格式之概念圖。
圖3係表示第1實施形態之主機之動作之流程圖。
圖4係表示第1實施形態之裝置之動作之流程圖。
圖5係第1實施形態之半導體系統之方塊圖。
圖6係第2實施形態之記憶體系統之方塊圖。
圖7係第2實施形態之半導體系統之方塊圖。
圖8係第2實施形態之半導體系統之方塊圖。
圖9係第2實施形態之半導體系統之方塊圖。
圖10係第3實施形態之記憶體系統之方塊圖。
圖11係第1至第3實施形態之主機之方塊圖。
圖12係第1至第3實施形態之變形例之框格式之概念圖。
圖13係表示第1至第3實施形態之變形例之裝置之動作的流程圖。
圖14係第1至第3實施形態之變形例之半導體系統之方塊圖。
圖15係第1至第3實施形態之變形例之框格式之概念圖。
SD介面中,可藉由選擇裝置之位址(relative card address:RCA),而將複數個裝置連接於1個匯流排。然而,若為該方法則存在如下問題:當欲利用1個主機控制更多之裝置時,主機之構成、設計將會複雜化,並且裝置之位址可能會重複。
以下,參照圖式對幾個實施形態進行說明。於該說明時,在所有圖中,對共用之部分附加共用之參照符號。其中,圖式係模式性的圖,於圖式相互間亦當然包含相互之尺寸之關係或比率不同之部分。
又,以下所示之各實施形態係例示用以將本技術性思想具體化
之裝置或方法者,該技術性思想並非將構成零件之材質、形狀、構造、配置等特別規定為下述者。該技術性思想可於申請專利範圍中添加各種變更。
又,各實施形態中之各功能區塊可作為硬體、電腦軟體之任一或者兩者之組合而實現。因此,為使各區塊為該等之任一者的情況變得明確,大概自該等功能之觀點考慮,說明為如下。如此之功能是作為硬體而執行,還是作為軟體而執行將依存於具體性的實施態樣或者系統整體所要求之設計限制。熟悉此技藝者可對每個具體性的實施態樣利用各種方法實現該等功能,但是決定如此實現之情況係包含於本發明之範疇者。
就第1實施形態之半導體裝置及主機進行說明。圖1係表示包括本實施形態之半導體裝置及主機之半導體系統之一例的方塊圖。
如圖示般,半導體系統1包括主機2與半導體裝置3。
主機1及各電子裝置中,主機1係由至少一個輸入端口與輸出端口構成,經由該端口而主機1控制半導體裝置3之動作,掌管半導體系統1之動作。例如,各端口係由LVDS(low voltage differential Signaling,低壓差動訊號)方式等之作動對構成。
主機2組裝包含指令或資料之封包,將其向半導體裝置3發送,控制半導體裝置3之動作。又,接收自半導體裝置3所發送之封包,按照經接收之封包進行動作。
半導體裝置3包括複數個電子裝置4。圖1中作為一例,例示了包含3個電子裝置4之情形。以下,於將3個電子裝置4加以區別稱呼時,分別稱為電子裝置4-1~4-3。
本例中,電子裝置4之各者包括輸入信號接腳5、輸出信號接腳
6、封包解碼器7、運算模組8、暫存器9、及封包更新電路10。關於該等亦於針對每個電子裝置4-1~4-3加以區別稱呼時,分別稱為輸入信號接腳5-1~5-3、輸出信號接腳6-1~6-3、封包解碼器7-1~7-3、運算模組8-1~8-3、暫存器9-1~9-3、及封包更新電路10-1~10-3。
包含複數個信號之輸入信號接腳5作為至少1個輸入端口而發揮功能,接收自外部所供給之封包。而且,將經接收之封包向封包解碼器7傳輸。
封包解碼器7構成為可對自輸入信號接腳5所傳輸之封包進行解析。封包解碼器7藉由封包標頭內之指令編號,識別封包之種類。而且,封包解碼器7命令運算模組8,以按照封包之種類進行必要的運算。又,若有必要,則命令封包更新電路10,以更新經接收之封包。
運算模組8構成為可按照封包解碼器7之命令執行必要的運算。
運算內容之一例為裝置ID之計算。而且,於計算裝置ID時,使其保持於暫存器9中。所謂裝置ID係指各電子裝置4獨特之編號,且藉由裝置ID而主機2可識別各電子裝置4。又,封包解碼器7於所接收之封包不播放之情形時(例如單播或者多播),將作為目的地資訊包含於封包內之裝置ID與暫存器9內之裝置ID進行比較,由此可判斷該封包是否發給自身。
封包更新電路10將經接收之封包之有效負載之內容更新,自包含複數個信號且作為至少1個輸出端口而發揮功能之輸出信號接腳6,將封包輸出至外部。例如,於運算模組8中計算裝置ID之情形時,按照其計算結果將有效負載之內容更新。
如圖1所示般,具有上述構成之3個電子裝置4-1~4-3,相對於主機2而環形連接(或者亦稱為鏈連接)。即,自主機2所發送之封包首先由電子裝置4-1接收,其後自電子裝置4-1傳輸至電子裝置4-2、進而自電子裝置4-2傳輸至電子裝置4-3,自電子裝置4-3之輸出信號接腳6-3
所輸出之封包送回至主機2。再者,亦包含圖1之半導體裝置3由如下述圖6般之電子裝置4-1~4-3及集線器12而構成之情形。
其次,對上述封包之構成進行說明。圖2係封包之概念圖,作為一例,表示有特別規定各電子裝置4之裝置ID時所發行之封包。
如圖示般,封包11大概包含封包標頭與有效負載。封包之中有效負載係成為應發送之內容的實質之資料部分,封包標頭係其附加資訊。
封包標頭至少包含欄位11-1、11-2。欄位11-1中,儲存有成為該封包之目的地之裝置ID。又,欄位11-2中儲存有指令編號,對該封包應進行之動作藉由該指令編號而指定。圖2中省略了圖示,封包標頭中除了該等欄位以外,亦可為儲存成為封包之發送源的裝置ID(或者主機2之ID)、或封包之尺寸等之資訊的欄位。
有效負載係藉由應發送之內容而儲存各種資料。於特別規定裝置ID時所發行之封包中,至少包含欄位11-3、11-4。欄位11-3係表示開始裝置ID(start device number,開始裝置編號)之欄位,且該值決定自主機2最初接收有封包之電子裝置4。欄位11-4中儲存電子裝置4之數量。當封包於各電子裝置4中輾轉之過程中,欄位11-4之值增值,由此主機2可識別電子裝置4之總數。又,主機2可根據欄位11-3、11-4之值,特別規定各電子裝置4之裝置ID。關於本動作將於以下進行詳細敍述。
又,欄位11-4除了表示電子裝置4之數量以外,亦可表示最終裝置編號(last device number)。若最終裝置編號與最初裝置編號分開,則裝置數可由減法來計算,因此可與本實施形態同樣地處理。關於最終裝置編號資訊包含於封包中之情形,與本實施形態分開將於下文進行說明。
其次,使用圖3,就特別規定電子裝置4之裝置ID時的上述構成之主機2之動作進行說明。圖3係表示特別規定裝置ID時之主機2之動作之流程圖。
如圖示般,主機2首先將用以特別規定裝置ID之封包組裝(步驟S10)。即,對封包標頭之指令編號(欄位11-2)設定用以特別規定裝置ID之指令(以下,將其稱為初始化指令),作為有效負載之開始裝置ID(欄位11-3)與裝置數(欄位11-4)之值設定初始值(本實施形態中為零)。
而且,主機2將步驟S10中經組裝之封包向電子裝置4發送(步驟S11)。封包由播放而發送,或者由單播(者多播)而發送係針對每個指令而預先決定。初始化指令為播放指令。因此,封包標頭之欄位11-1中之目的地被無視,於圖1之連接關係之情形時,封包被發送至環形連接之最初之電子裝置4-1。再者,於播放之情形時,表示封包之目的地之欄位11-1被無視。
其後,主機2自環形連接之最後之電子裝置4-3接收封包(步驟S12)。於是,主機2讀取經接收之封包內之最初之裝置ID(欄位11-3)與裝置數(欄位11-4)(步驟S13)。欄位11-3之值係環形連接之最初之電子裝置4-1的裝置ID,欄位11-4之值係經環形連接之電子裝置4-1~4-3的總數(本例中為3個)。
其次,主機2使用欄位11-3、11-4之值,進行預先決定之運算,掌握各電子裝置4-2、4-3之裝置ID與所有裝置數(步驟S14)。可識別之裝置數由裝置ID欄位之位元數決定。所謂預先決定之運算,係指電子裝置4-2、4-3相對於開始裝置ID計算自身之ID之規則,例如僅裝置數增值。因此,例如,若自電子裝置4-3所接收之封包中之開始裝置ID之值為「n(n係自然數)」,則可知電子裝置4-1之裝置ID為「n」,電
子裝置4-2之裝置ID為「n+1」,電子裝置4-3之裝置ID為「n+2」。
而且,主機2使用步驟S14中所獲得之裝置ID,以後,管理電子裝置4-1~4-3之各者。其後,使用該裝置ID與各電子裝置4-1~4-3進行通訊,掌握電子裝置4-1~4-3之種類(例如為記憶體還是I/O(input/output,輸入/輸出)機器,或者為卡裝置等),結束初始化。
其次,使用圖4,就電子裝置4之動作進行說明。圖4係表示接收有包含初始化指令之封包時之電子裝置4之動作的流程圖,且係與電子裝置4-1~4-3共用之流程圖。
如圖示般,電子裝置4係由輸入信號接腳5接收封包(步驟S20)。而且,當封包解碼器7根據經接收之封包之欄位11-2之指令編號識別該封包係包含初始化指令時,命令運算模組8計算自身之裝置ID。
接收有命令之運算模組8確認經接收之封包之欄位11-3的值(開始裝置ID)是否為藉由主機2而設定之特定值(本實施形態中為零)(步驟S21)。若為零(步驟S22,是),運算模組8將零以外之任意之編號決定為自身之裝置ID,並且命令封包更新電路10,以將欄位11-3之值(開始裝置ID)更新為經決定之裝置ID。藉此,封包更新電路10將欄位11-3更新。再者,使用零以外之編號之理由係因為,零係作為主機2之裝置ID而分配。
另一方面,若欄位11-3之值不為藉由主機2而設定之特定值(步驟S22,否),則使欄位11-3之值保持不變(步驟S24)。即,運算模組8不命令封包更新電路10更新欄位11-3之值。而且,使用欄位11-3進行預先決定之運算,計算自身之裝置ID(步驟S25)。本步驟S25中之運算係與圖3之步驟S14中所進行之運算相同,例如,將欄位11-3(開始裝置ID)僅增值了與欄位11-4(裝置數)相對應之次數。
其後,運算模組8將步驟S23或S25中所決定之自身之裝置ID儲存
於暫存器9中(步驟S26)。
進而,依據封包解碼器7或者運算模組8之命令,而封包更新電路10將經接收之封包之欄位11-4之值更新(增值)。而且,封包更新電路10將欄位11-4、或者欄位11-3與11-4之兩者經更新之封包輸出。
其次,使用圖5,就特別規定電子裝置4之裝置ID時之半導體系統1整體之動作進行說明。圖5係半導體系統1之方塊圖。於圖中,各機器間之箭頭之旁邊所附注的四方形標記表示封包之有效負載之內容,左側為欄位11-3(開始裝置ID),右側為欄位11-4(裝置數)。
如圖示般,首先,自主機2播放包含初始化指令之封包。此時,封包之欄位11-3、11-4之值係藉由主機2而設定之特定值(零)(圖3之步驟S10、S11)。該封包首先由電子裝置4-1接收。
電子裝置4-1中,欄位11-3之值為「0」(圖4之步驟S22,是),因此將任意之編號決定為自身之裝置ID。圖5之例中為「5」。而且,將欄位11-3自「0」更新為「5」(該圖步驟S23),將欄位11-4之值增值自「0」更新為「1」(該圖步驟S27),並將其輸出。
自電子裝置4-1所輸出之封包其次由電子裝置4-2接收。電子裝置4-2中,欄位11-3之值不為「0」(圖4之步驟S22,否),因此藉由預先決定之運算方法,而計算自身之裝置ID(該圖步驟S25)。即,藉由將欄位11-3之值僅增值了欄位11-4之值,而將自身之裝置ID決定為「5」+「1」=「6」。而且,欄位11-3之值保持不變(該圖步驟S24),將欄位11-4之值增值自「1」更新為「2」(該圖步驟S27),並將其輸出。
自電子裝置4-2所輸出之封包其次由電子裝置4-3接收。欄位11-3之值仍然不為「0」(圖4之步驟S22,否),因此,電子裝置4-3藉由預先決定之運算方法而計算自身之裝置ID(該圖步驟S25)。即,藉由將
欄位11-3之值僅增值了欄位11-4之值,而將自身之裝置ID決定為「5」+「1」+「1」=「7」。而且,欄位11-3之值保持不變(該圖步驟S24),將欄位11-4之值增值自「2」更新為「3」(該圖步驟S27),並將其輸出。
自電子裝置4-3所輸出之封包由主機2接收。該封包中,欄位11-3之值為「5」,欄位11-4之值為「3」。因此,主機中,可掌握電子裝置4-1之裝置ID為「5」,電子裝置4之總數為「3」的情況(圖3之步驟S13)。而且,主機2中,掌握環形連接之第2個電子裝置4-2之裝置ID為將電子裝置4-1之裝置ID「5」僅增值了「1」而得之「6」,掌握環形連接之第3個電子裝置4-3之裝置ID為將電子裝置4-1之裝置ID「5」僅增值了「2」而得之「7」(步驟S14)。
其後,主機2分別藉由「5」~「7」之裝置ID而管理電子裝置4-1~4-3。即,例如,於對電子裝置4-2發送資料之情形時,作為封包之目的地將裝置ID=「6」設定於欄位11-1中。於是,電子裝置4-2中,經接收之封包之欄位11-1之值與暫存器9之值一致,因此可判斷其係發給自身之封包。另一方面,電子裝置4-1、4-2中,經接收之封包之欄位11-1之值與暫存器9內之值不一致,因此可知其並非發給自身之封包。再者,於電子裝置4成為發送源而向主機2發送封包時,作為其目的地,於欄位11-1中設定有裝置ID=「0」。
又,亦可進行電子裝置4間之封包之發送接收。例如,於主機2命令電子裝置4-1向電子裝置4-3傳輸資料之情形時,封包之欄位11-1中設定有裝置ID=「5」。又,作為有效負載,設定有應傳輸之資料與成為其目的地之裝置ID=「7」。接收其之電子裝置4-3將裝置ID=「7」設定於欄位11-1中,發送設定有應傳輸至有效負載之資料之封包。於是,可於電子裝置4-3中接收該封包。
如以上所述,若為第1實施形態之半導體裝置及主機,則可抑制構成之複雜化,且可對每個裝置賦予獨特之ID。以下對本效果進行說明。
先前,眾所周知有各種將複數個電子裝置連接於同一匯流排之方法。然而,若為主機控制並設定獨特編號之先前之方法,則存在如下問題:為了識別各電子裝置,準備針對每個電子裝置而不同之信號線,使用各信號線將電子裝置與主機連接,或者用以產生識別用之ID之追加信號成為必要,從而構成將複雜化。而且,近年來,想要將更多內置裝置連接於1個主機中之要求正在提高。因此,例如,針對每個內置裝置而準備信號線之方法中,存在構成更複雜化、並且為無效率的之問題。
又,如先前技術中所述般,SD介面中,可藉由使用RCA,而將複數個裝置連接於1個匯流排。要求RCA之指令於SD介面中作為指令CMD3而準備。若發行CMD3,則電子裝置產生RCA,並將其發送至主機。然而,各電子裝置並不考慮其他電子裝置之RCA,而隨機地產生RCA。RCA例如為16位元之值,若所連接之電子裝置數不多,則於電子裝置間RCA重複之可能性較小。然而,由於其可能性並非為零,因此主機必須確認各電子裝置所發行之RCA是否於電子裝置間重複。而且,若重複則再次命令電子裝置,以重新產生RCA。
就該點而言,若為本實施形態之構成,則可消除上述先前之問題。首先,主機2播放要求各電子裝置4之裝置ID之封包。該封包於各電子裝置4中發行各者之裝置ID,且以連接順序依序於電子裝置4間傳輸。因此,無需針對每個電子裝置準備信號線,主機具有至少1個輸出端口與1個輸入端口即可。因此,可使構成簡略化。
又,可針對每個電子裝置4而設定不同之裝置ID。此係因為每當通過電子裝置4時,封包內之裝置ID所相關之資訊被更新。具體而
言,自主機2最初接收有封包之電子裝置4-1係任意決定自身之裝置ID。而且,將自身之裝置ID所相關之資訊(裝置ID與裝置數)儲存於封包內,傳輸至下一電子裝置4-2。其次接收封包之電子裝置4-2可自經接收之封包而獲知電子裝置4-1之裝置ID。因此,電子裝置4-2對電子裝置4-1之裝置ID進行特定運算,藉此可將與電子裝置4-1不同之裝置ID設定為自身之裝置ID。
該情況於其以後之電子裝置4-3中亦同樣。即,電子裝置4-3所接收之封包中,儲存有電子裝置4-1之裝置ID、與到達電子裝置4-3之期間所通過之電子裝置數。因此,電子裝置4-3可掌握電子裝置4-1、4-2之裝置ID。由此,電子裝置4-3可將與電子裝置4-1、4-2不同之裝置ID設定為自身之裝置ID。
其結果為,各電子裝置4可設定相互不同之裝置ID。因此,主機2無需確認有無裝置ID之重複,可將初始化動作簡略化。
又,主機2中,相對於包含初始化指令之封包之應答係僅自最後之電子裝置4-3接收,無需自其他電子裝置4-1、4-2接收任何應答。此係因為,由於可防止裝置ID之重複,而於初始化動作時無需與各電子裝置4-1~4-3之各者進行通訊。即,可使主機2之處理簡略化。其結果為,主機2中之圖3之處理變得容易藉由硬體而實現。因此,可使初始化處理高速化。
其係依據如下所述之理由。於以軟體進行處理之情形時,例如於對半導體系統1投入電源時,必須等待OS(operating system,操作系統)等之啟動。於OS之啟動結束後,讀出初始化處理之程式,進行圖3之處理。然而,於以硬體進行圖3之處理之情形時,無需等待OS等之啟動。因此,主機2可高速地掌握各電子裝置4之裝置ID。
其次,就第2實施形態之半導體裝置及主機進行說明。本實施形
態係上述第1實施形態中,關於電子裝置4之各種連接方法者。以下,關於與第1實施形態相同之點之說明將省略。
上述第1實施形態中,如圖1所示般,以電子裝置4環形連接之情形為例進行了說明。然而,如作為本實施形態之第1連接例所表示般,亦可使用集線器。圖6係表示本實施形態之第1連接例之半導體系統1之一例的方塊圖。
如圖示般,半導體系統1包括主機2、電子裝置4-1~4-3、及集線器12。例如,集線器12包括4個端口P1~P4,按照端口P1~P4之順序傳輸封包。於集線器12之端口P1連接有主機2,於端口P2~P4分別連接有電子裝置4-1~4-3。主機2及電子裝置4之構成及動作如第1實施形態中所說明般。圖6之四方形標記與第1實施形態之圖5同樣地,表示有效負載之欄位11-3(開始裝置ID)與欄位11-4(裝置數)。
繼而,一面參照圖6一面就圖6之構成中之初始化動作時之封包之流程進行說明。主機2播放欄位11-2中設定有初始化指令,且欄位11-3、11-4中分別設定有初始值(零)之封包。集線器12將自主機2所接收之封包傳輸至電子裝置4-1。
電子裝置4-1將自身之裝置ID設定為「5」,將使欄位11-3、11-4之值分別更新為「5」、「1」之封包向集線器12送回。
其次,集線器12將自電子裝置4-1所接收之封包向電子裝置4-2傳輸。電子裝置4-2將自身之裝置ID設定為自「5」增值而得之「6」。而且,將使欄位11-4之值更新為「2」之封包向集線器12送回。
繼而,集線器12將自電子裝置4-2所接收之封包向電子裝置4-3傳輸。電子裝置4-3將自身之裝置ID設定為自「5」僅增值了「2」而得之「7」。而且,將使欄位11-4之值更新為「3」之封包送回至集線器12。
最後,集線器12將自電子裝置4-3所接收之封包向主機2送回。此時,封包之欄位11-3、11-4之值分別為「5」、「3」。
其次,使用圖7就第2連接例進行說明。圖7係第2連接例之半導體系統1之方塊圖。本例係關於兩段集線器連接者。
如圖示般,半導體系統1包括主機2、電子裝置4-1~4-5、及集線器12-1、12-2。例如,集線器12-1、12-2分別包括4個端口P1~P4,且按照端口P1~P4之順序傳輸封包。於集線器12-1之端口P1連接有主機2,於端口P2、P4連接有電子裝置4-1、4-5,於端口P3連接有集線器12-2之端口P1。又,於集線器12-2之端口P2~P4分別連接有電子裝置4-2~4-4。主機2及電子裝置4之構成及動作如第1實施形態中所說明般。圖6之四方形標記係與第1實施形態之圖5同樣地,表示有效負載之欄位11-3(裝置ID之初始值)與欄位11-4(裝置數)。
繼而,一面參照圖7一面就圖7之構成中之初始化動作時之封包之流程進行說明。主機2播放欄位11-2中設定有初始化指令,且欄位11-3、11-4中分別設定有初始值(零)之封包。集線器12-1將自主機2所接收之封包傳輸至電子裝置4-1。
電子裝置4-1將自身之裝置ID設定為「5」,將使欄位11-3、11-4之值分別更新為「5」、「1」之封包向集線器12送回。
其次,集線器12-1將自電子裝置4-1所接收之封包傳輸至集線器12-2。繼而,集線器12-2將自集線器12-1所接收之封包向電子裝置4-2傳輸。電子裝置4-2將自身之裝置ID設定為自「5」增值而得之「6」。而且,將使欄位11-4之值更新為「2」之封包向集線器12-2送回。
繼而,集線器12-2將自電子裝置4-2所接收之封包向電子裝置4-3傳輸。電子裝置4-3將自身之裝置ID設定為自「5」僅增值了「2」而
得之「7」。而且,將使欄位11-4之值更新為「3」之封包送回至集線器12-2。
繼而,集線器12-2將自電子裝置4-3所接收之封包向電子裝置4-4傳輸。電子裝置4-4將自身之裝置ID設定為自「5」僅增值了「3」而得之「8」。而且,將使欄位11-4之值更新為「4」之封包送回至集線器12-2。
自電子裝置4-4接收有封包之集線器12-2將其送回至集線器12-1。於是,集線器12-1將自集線器12-2所接收之封包傳輸至電子裝置4-5。電子裝置4-5將自身之裝置ID設定為自「5」僅增值了「4」而得之「9」。而且,將使欄位11-4之值更新為「5」之封包送回至集線器12-1。
最後,集線器12-1將自電子裝置4-5所接收之封包像主機2送回。此時,封包之欄位11-3、11-4之值分別為「5」、「5」。
其次,就第3連接例進行說明。圖8係第3連接例之半導體系統1之方塊圖。本例係關於作為第1連接例已經說明之圖6之構成中無電子裝置4-2之情形。
如圖示般,若電子裝置4-1將「8」設定為自身之裝置ID,則集線器12自電子裝置4-1所接收之封包之欄位11-3、11-4之值分別為「8」、「1」。
集線器12將自電子裝置4-1所接收之封包自端口P3發送,但是電子裝置不連接於端口P3。因此,經發送之封包直接送回至端口P3。因此,集線器12將經送回之封包繼而傳輸至電子裝置4-3。
其後之動作係與第1連接例相同。
於環形連接之狀況下,因電子裝置4-1至電子裝置4-3係無法卸除,故其適用於嵌入式系統(embedded system),但是為了利用其構成
支持可卸除式裝置(removable device),而具有集線器12,藉此可將電子裝置4-4構成為可卸除式卡。集線器12於電子裝置4-4未連接之情形時,將來自輸入端口之封包直接輸出至輸出端口。
其次,就第4連接例進行說明。圖9係第4連接例之半導體系統1之方塊圖。本例係進而使集線器12組合於第1實施形態中所說明之圖1之連接例而成者。
如圖示般,集線器連接於電子裝置4-3與主機2之間,且於任一之端口連接有電子裝置4-4。
集線器12自電子裝置4-3所接收之封包之欄位11-3、11-4之值分別為「5」、「3」。於是,集線器12將該封包向電子裝置4-4傳輸。而且,集線器12自電子裝置4-4,接收將欄位11-4之值更新為「4」之封包,並將其向主機2送回。
如以上所述,上述第1實施形態中所說明之構成不僅可適用於環形連接,而且亦可適用於集線器連接之情形,且可獲得第1實施形態中所說明之效果。再者,於封包自主機2播放時,將其傳輸至電子裝置4之功能係集線器12本來所具有之功能。因此,主機2無需掌握複數個電子裝置4之連接關係。
其次,就第3實施形態之半導體裝置及主機進行說明。本實施形態係上述第1、第2實施形態之具體例相關聯者。以下,關於與第1實施形態同樣之點之說明將省略。
圖10係表示本實施形態之記憶體系統之一例之方塊圖。如圖示般,記憶體系統20包括主機控制器21、卡插槽22、CPU(central processing unit,中央處理單元)23、系統記憶體24、電子裝置4-1~4-
4、及集線器12。
CPU 23掌管記憶體系統20之動作整體,且依照未圖示之ROM(read only memory,唯讀記憶體)中所儲存之程式等進行動作。系統記憶體24係為了CPU 23將各種資料暫時保存而使用,又,係為了執行可執行之程式而使用。
主機控制器21相當於上述第1、第2實施形態中所說明之主機2。主機控制器21包含與可連接於該主機控制器21之裝置(要素)進行通訊所必要之各種硬體、軟體、配置等。具體而言,主機控制器21構成為可與電子裝置4進行經由複數個信號線之通訊。信號線例如包含傳輸封包之信號線、傳輸時脈之信號線、及電源線等。主機控制器21之一部分功能係依照預先設定該等信號線之規定,輸出或者取入。更具體而言,對經由信號線所供給之信號進行解析,根據該信號識別預先設定之位元圖案,自該信號之中取入指令。又,同樣地,識別特定位元圖案,自信號之中取入資料。於主機控制器21中所定義之指令準備有各種。主機控制器21為了可實現如此之功能,可作為藉由例如軟體之控制而執行之CPU之功能之一部分或半導體晶片來實現。
更具體而言,主機控制器21支持傳輸封包之信號線及傳輸時脈之信號線。即,主機控制器21構成為使用該等進行資料之傳輸。進而,具體而言,主機控制器21構成為可控制例如SD介面。
電子裝置4-1~4-4係內置於記憶體系統20中之裝置。作為電子裝置4-1~4-4,可使用構成為可經由主機控制器21而與CPU 23進行通訊之所有類型之裝置,例如,記憶體裝置、無線LAN(local area network,區域網路)裝置等符合。可用作電子裝置4-1~4-4之裝置之主要部分,可按照各電子裝置4-1~4-4之功能藉由公知之技術而實現。電子裝置4-1~4-4可利用SD卡等之可攜式裝置中密封之半導體晶片來實現。
電子裝置4-1~4-4分別具有用以執行電子裝置4-1~4-4之主要功能(例如記憶體功能、無線LAN功能等)之裝置部26-1~26-4。進而,電子裝置4-1~4-4分別包括控制器(裝置控制器)25-1~25-4。各控制器25-1~25-4構成為可經由主機控制器21而使用介面與CPU 23進行通訊。即,包含用以支持如此之介面之硬體及軟體構成。
於主機控制器21支持SD介面之情形時,控制器25-1~25-4亦構成為支持SD介面。控制器25-1~25-4亦可作為自裝置部26-1~26-4獨立之CPU及/或半導體晶片而實現。或者,控制器25-1~25-4與裝置部26-1~26-4亦可分別作為成為一體之半導體晶片而實現。
各控制器25-1~25-4分別包括第1實施形態中所說明之輸入信號接腳5、輸出信號接腳6、封包解碼器7、運算模組8、暫存器9、及封包更新電路10。以下,於將控制器25-1~25-4之各者所包括之輸入信號接腳5、輸出信號接腳6、封包解碼器7、運算模組8、暫存器9、及封包更新電路10相互區別之情形時,稱為輸入信號接腳5-1~5-4、輸出信號接腳6-1~6-4、封包解碼器7-1~7-4、運算模組8-1~8-4、暫存器9-1~9-4、及封包更新電路10-1~10-4。再者,圖10中,僅圖示有該等構成要素之中暫存器9-1~9-4。
電子裝置4-1、4-2為記憶體裝置。該電子裝置4-1、4-2包含NAND型快閃記憶體作為裝置部26-1。NAND型快閃記憶體中,作為記憶區域,包含複數個頁面。各頁面包含串列連接之複數個記憶胞電晶體。各記憶胞電晶體包括所謂堆疊閘極構造型之MOS(metal oxide semiconductor,金屬氧化物半導體)電晶體。堆疊閘極構造之MOS電晶體包含通道絕緣膜、電荷儲存層(例如浮閘電極)、電極間絕緣膜、及控制閘極電極依序積層而成之閘極電極,以及源極/汲極擴散層。各記憶胞電晶體按照電荷儲存層中所儲存之電子之數量而閾值電壓會變化,並記憶與該閾值電壓之差異相對應之資訊。而且,包含記憶體
之感測放大器、電位產生電路等之控制電路,具有可將多位元之資料寫入至記憶胞電晶體中,並將多位元之資料讀出之構成。資料之寫入及讀出係以頁面為單位而進行。又,資料之刪除係以包含複數個頁面之區塊為單位而進行。
又,電子裝置4-3、4-4例如為SD IO(Secure Digital Input Output,安全數位輸入輸出)裝置,作為裝置部26-3、26-4,具有例如無線LAN功能等。
卡插槽22構成為包含該卡插槽22所支持之記憶體系統及其他裝置之可卸除式卡型之電子裝置4-5(以下,稱為卡裝置4-5)可抽出插入。
卡插槽22具有與該等卡裝置4-5連接之端子,且介面中之各線與對應於該等之端子相連接。於主機控制器21支持SD介面之情形時,SD介面所必要的端子設置於卡插槽22。
卡裝置4-5中包含SD記憶卡及SD IO卡等、可經由SD介面而與主機控制器21進行通訊之所有卡裝置。圖10之例中,卡裝置4-5為SD記憶卡。卡裝置4-5與電子裝置4-1~4-4同樣地包括控制器25-5及裝置部26-5。
控制器25-5包括第1實施形態中所說明之輸入信號接腳5、輸出信號接腳6、封包解碼器7、運算模組8、暫存器9、及封包更新電路10。以下,於將控制器25-5所包括之輸入信號接腳5、輸出信號接腳6、封包解碼器7、運算模組8、暫存器9、及封包更新電路10與電子裝置4-1~4-4之控制器25-1~25-4加以區別之情形時,稱為輸入信號接腳5-5、輸出信號接腳6-5、封包解碼器7-5、運算模組8-5、暫存器9-5、及封包更新電路10-5。又,圖10中,僅圖示有該等要素之中暫存器9-5。
又,裝置部26-5包含NAND型快閃記憶體。裝置部26-5之構成與裝置部26-1、26-2同樣。
上述主機控制器21、電子裝置4-1~4-4、集線器12、及插槽22之連接關係係與第2實施形態中所說明之圖9大致同樣。即,自主機2所發送之封包,首先由電子裝置4-1接收,其後自電子裝置4-1傳輸至電子裝置4-2,進而自電子裝置4-2傳輸至電子裝置4-3,進而自電子裝置4-3傳輸至電子裝置4-4,自電子裝置4-4之輸出信號接腳6-4所輸出之封包被供給至集線器12。
集線器12將自電子裝置4-4所傳輸之封包根據需要而傳輸至卡插槽22,藉此,封包被供給至插入於卡插槽22中之卡裝置4-5。而且,自卡裝置4-5之輸出信號接腳6-5所輸出之封包、及/或自電子裝置4-4之輸出信號接腳6-4所輸出之封包,經由集線器12而送回至主機控制器21。
於特別規定電子裝置4-1~4-5之裝置ID時,封包係自控制器21起按照電子裝置4-1、4-2、4-3、4-4、集線器12、卡裝置4-5、集線器12、及主機控制器21之順序,而依序傳輸。於圖10中,各機器間之箭頭之旁邊所附注的四方形標記表示特別規定裝置ID時之封包之有效負載之內容,左側為欄位11-3(開始裝置ID),右側為欄位11-4(裝置數)。又,暫存器9-1~9-5中所記載之數字為各電子裝置之裝置ID。
即,若電子裝置4-1將自身之裝置ID設定為「5」,則自電子裝置4-1所輸出之封包之欄位11-3、11-4分別為「5」、「1」。因此,電子裝置4-2之裝置ID成為「6」,自電子裝置4-2所輸出之封包之欄位11-3、11-4分別為「5」、「2」。於是,電子裝置4-3之裝置ID成為「7」,自電子裝置4-3所輸出之封包之欄位11-3、11-4分別為「5」、「3」。其次,電子裝置4-4之裝置ID成為「8」,自電子裝置4-4所輸出之封包之欄位11-3、11-4分別為「5」、「4」。自電子裝置4-4所輸出之封包經由集線器12及卡插槽22而供給至卡裝置4-5。而且,卡裝置4-5之裝置ID成為「9」,自卡裝置4-5所輸出之封包之欄位11-3、
11-4分別為「5」、「5」。該封包經由卡插槽22及集線器12而送回至主機控制器21。
以上之動作係與自主機控制器21供給至各電子裝置4-1~4-5之時脈同步地執行。
如以上所述,若為第1至第3實施形態之半導體裝置3,則包含第1裝置4-1及第2裝置4-2,該第1裝置4-1及第2裝置4-2各自包括:解碼器7,其對經接收之封包之指令進行解析並決定藉由該封包所指定之處理;產生電路8,其按照該封包內之資訊產生獨特之裝置編號;暫存器9,其保持所產生之獨特之裝置編號;以及更新電路10,其將封包內之資訊更新並輸出。而且,第2裝置4-2接收於第1裝置4-1中資訊經更新之封包,並且第2裝置4-2之產生電路8-2產生與第1裝置4-1不同之裝置編號。
又,若為第1至第3實施形態之主機2(及主機控制器21),則係可連接於複數個裝置4之主機2,主機2將使裝置編號之初始值(開始裝置ID:欄位11-3)及裝置數(欄位11-4)設定為零之第1封包發行至第1裝置4-1,並且不自第1裝置4-1接收相對於該第1封包之應答,而自第2裝置(圖1之例中,電子裝置4-3)接收初始值(欄位11-3)及裝置數(欄位11-4)經修正之第2封包,根據第2封包內之經修正之初始值(欄位11-3)及裝置數(欄位11-4),識別所連接之裝置4之數量及分配至裝置4之裝置編號。
即,於決定裝置4之裝置ID時,使由主機2所發行之封包於複數個裝置4之間依序輾轉。此時,接收有封包之裝置4根據封包內之資訊決定自身之裝置ID,並且將封包內之資訊更新為自身之裝置ID相關連之資訊,且不將相對於該封包之應答送回至主機2,而向下一裝置4傳輸。而且,最後之裝置4將封包向主機2送回。
換言之,主機2所發行之封包依序通過裝置4,最終送回至主機2。然而,此時,送回而來之封包中之有效負載,具有與最初用以決定裝置ID而發行之封包不同之內容之值。
藉由以上之構成而主機2可利用更簡便之構成對每個裝置4賦予獨特之ID。上述構成藉由適用於例如進行高速串列發送之記憶體裝置,而獲得較大之效果。
再者,上述已說明之第1至第3實施形態可進行各種變形。例如,作為圖4之步驟S25中所使用之運算方法,上述實施形態中以一個一個地增值之情形為例進行了說明。然而,運算方法並不限定於其者,亦可為兩個兩個地增值之情形,或保持運算模組8以外函數,使用該函數計算裝置ID之情形。即,只要主機2與電子裝置4中為共用之運算規則,則並無限定者。
又,於圖4之步驟S23中,以裝置ID之任意之編號為「0」以外之情形為例進行了說明。例如,於裝置ID為4位元,且裝置ID之運算方法增值之情形時,裝置ID之值可表現為「0」~「15」為止。其中,由於「0」係作為主機2之ID而分配,因此最大可將15個之電子裝置4連接。而且,於某個電子裝置4之裝置ID為「15」之情形時,若將其增值則送回至「0」,但是由於其係主機2之ID,因此下一電子裝置4之裝置ID不為「0」,進而增值成為「1」。
再者,藉由安裝而主機2之ID不限定於「0」,亦可為其他值。分配至電子裝置4中之裝置ID可不與主機2之ID相同。
又,上述實施形態中,於圖4之步驟S23中,以最初之電子裝置4-1任意地選擇自身之裝置ID之情形為例進行了說明。然而,亦可為主機2指定之情形。即,主機2將電子裝置4-1之裝置ID儲存於有效負載中而組裝封包11,並將其播放。而且,接收有該封包11之電子裝置4-1讀出有效負載內之裝置ID,並將其設定為自身之裝置ID。亦可採用
如此之方法。
但是,先前之SD記憶卡中所使用之RCA係隨機地產生。因此,自與先前之SD介面之親和性之觀點考慮,較佳為步驟S23中之裝置ID亦隨機地產生。又,上述實施形態中所說明之裝置ID之設定方法並不排除使用RCA者,亦可同時使用RCA。
又,上述實施形態中所說明之圖3至圖4之動作,可於對半導體系統1或記憶體系統20投入電源時進行。除此以外,於將電子裝置4之任一者自主機2卸除之情形時或相反向主機2追加電子裝置4之任一者之情形時,均需要重新設定裝置ID,因此可進行圖3至圖4之動作。
進而,電子裝置4既可為SD記憶卡、UHS(ultra high speed,超高速)-II卡、及SD IO裝置等之具有SD介面之裝置,亦可為其他裝置。又,於電子裝置4為記憶體裝置之情形時,其記憶體構造並不限定於NAND型快閃記憶體,亦可為NOR型快閃記憶體或除了快閃記憶體以外之半導體記憶體。
又,主機2(及主機控制器21)之動作可藉由硬體或軟體而執行。圖11係表示主機2之硬體構成之一例之方塊圖。如圖示般,主機2包括輸入信號接腳30、輸出信號接腳31、輸入輸出信號接腳32、封包解碼器33、運算模組34、記憶體35、及封包更新電路封包產生部36。
輸入信號接腳30作為至少1個輸入端口而發揮功能,接收自電子裝置4所供給之封包。而且,將經接收之封包向封包解碼器33傳輸。
封包解碼器33構成為可對自輸入信號接腳30所傳輸之封包進行解析。封包解碼器33藉由封包標頭內指令編號,而識別電子裝置4所要求之處理。而且,封包解碼器33命令運算模組34,以按照所要求之處理進行必要的運算。
運算模組34構成為可按照封包解碼器33之命令執行必要的運算。運算內容之一例係裝置ID之計算,且保持與電子裝置4同樣之運
算規則。而且,根據自電子裝置4所接收之封包之有效負載之資訊,獲得連接於主機2之所有電子裝置4之裝置ID。將經獲得之裝置ID保持於記憶體35中。
輸入輸出信號接腳32向上層發送信號,或者自上層接收信號。
封包產生部36按照來自上層之要求,組裝包含指令或資料之封包。此時,將成為封包之目的地之電子裝置4之裝置ID自記憶體35讀出。而且,將將組裝之封包自輸出信號接腳31向電子裝置4發送。於投入電源時等用以特別規定各電子裝置4之裝置ID之封包11亦於封包產生部36中產生。記憶體35亦可具有是否播放各指令之資訊等。
主機2亦可具有如以上般之硬體構成。當然,封包解碼器33、運算模組34、及封包產生部36亦可為CPU等之處理器。而且,亦可為如下情形:藉由執行例如記憶體35中所保持之程式,而處理器作為封包解碼器33、運算模組34、及封包產生部36發揮功能,執行圖3所示之步驟。
該情況於電子裝置4中亦同樣,CPU等之處理器亦可擔負封包解碼器7、運算模組8、及封包更新電路10之功能。於該情形時亦同樣地,亦可藉由執行電子裝置4中所保持之程式,而處理器作為封包解碼器7、運算模組8、及封包更新電路10發揮功能,執行圖4(或者下述圖13)之步驟。
又,於上述說明中,封包11亦可包含最終裝置編號(last device No.:欄位11-5),來代替裝置數(欄位11-4)。圖12係表示該情形時之封包11之構造之模式圖。最終裝置編號為該封包最後通過之電子裝置4之裝置ID之值。
即便於使用圖12之封包之情形時,主機2及電子裝置4之動作亦大致與第1實施形態同樣。圖13係表示電子裝置4之動作之流程圖。於電子裝置4之動作中,與第1實施形態中所說明之圖4不同之點為以下
點,即,於步驟S26之後對最終裝置編號(欄位11-5)設定自身之裝置ID(步驟S30)。除此以外與第1實施形態同樣。
主機2之動作與圖3大致同樣,但是步驟S13中,讀取開始裝置編號與最終裝置編號。而且,根據該等至少任一者,計算電子裝置4之總數與各電子裝置4之裝置ID。
圖14係使用圖12之封包之情形時之半導體系統1之方塊圖。與圖5同樣地,於圖中各機器間之箭頭之旁邊所附注的四方形標記表示封包之有效負載之內容,左側為欄位11-3(開始裝置ID),右側為欄位11-5(最終裝置ID)。
如圖示般,首先自主機2所發行之封包之欄位11-3、11-5之值係藉由主機2而設定的特定值(零)。若該封包由電子裝置4-1接收,則電子裝置4-1將自身之裝置ID決定為「5」。而且,將該值設定於欄位11-3、11-5之兩者中。
自電子裝置4-1所輸出之封包其次由電子裝置4-2接收。電子裝置4-2中,根據欄位11-3(及/或欄位11-5)之值,藉由預先決定之運算方法,而將自身之裝置ID決定為「6」。而且,欄位11-3之值保持不變,將欄位11-5之值更新為自身之裝置ID即「6」,並將其輸出。電子裝置4-3亦同樣地,將自身之裝置ID設定於欄位11-5中。
以上之結果為,主機2自電子裝置4-3所接收之封包中,欄位11-3之值為「5」,欄位11-5之值為「7」。因此,主機掌握電子裝置4-1、4-3之裝置ID為「5」、「7」。又,根據裝置ID之運算方法(例如增值),可掌握電子裝置4之總數為3個(=最終裝置ID-開始裝置ID+1)之情況,與各電子裝置4之裝置ID。
亦可使用如以上般之方法。再者,於該情形時,作為各電子裝置4之裝置ID,為除了分配至主機2中之值(例如「0」)以外之值。再者,若開始裝置ID之最初之值(最初接收有封包11之電子裝置4-1任意
設定之值)為「1」,則可認為裝置數(欄位11-4)為最終裝置ID。又,如圖15之模式圖所示般,封包11之有效負載亦可包含開始裝置ID(欄位11-3)、裝置數(欄位11-4)、及最終裝置ID(欄位11-5)。圖15之例中,封包11之有效負載係按照開始裝置ID、最終裝置ID、及裝置數之順序,保持資訊。於該情形時,各電子裝置4之動作為圖4及圖13之組合,將欄位11-4、11-5更新,若有必要則將欄位11-3更新。又,主機2根據欄位11-3~11-5之至少任一者,掌握電子裝置4之總數與各裝置ID。
又,上述實施形態中,於圖4之步驟S21中,電子裝置4確認封包11之有效負載之開始裝置ID(欄位11-3)之值,於該值為零之情形時(步驟S22,是),以將自身之裝置ID設定為任意之值之情形為例進行了說明。然而,任意之裝置ID之設定方法,換言之,判斷自身是否自主機2最初接收有封包11之電子裝置之方法,可使用各種方法。
例如,亦可藉由最終裝置ID(或者裝置數)是否為「0」而判斷。即,接收有封包11之電子裝置4於圖4之步驟S21中,判斷最終裝置ID(欄位11-5)或者裝置數(欄位11-4)之值是否為零。如上所述般,若開始裝置ID之最初之值(最初接收有封包11之電子裝置4-1任意地設定之值)為「1」,則裝置數與最終裝置ID為同義。若最終裝置ID或者裝置數為零(步驟S22,是),則電子裝置4將任意之值設定為自身之裝置ID。若不為零(步驟S22,否),則進入至步驟S24。
即,電子裝置4自己是否為開端裝置,即是否為最初接收有藉由主機2而發行之封包11之電子裝置之判斷,可觀察封包11內之開始裝置ID(欄位11-3)及/或最終裝置ID(欄位11-5)之值而進行判斷。例如,若開始裝置ID或者最終裝置ID為「0」,則判斷自身為開端裝置,產生自己之裝置ID。若不為「0」,則判斷自身不為開端裝置。
又,關於步驟S24中決定開始裝置ID之最初之值的方法,考慮有
主機2指定編號之方法、與電子裝置4決定之方法的兩種方法。首先,於所接收之封包11之欄位11-3(開始裝置ID)之值為特定值之情形時,電子裝置4產生任意之值,並將其設為自身(電子裝置4-1)之裝置ID。另一方面,於欄位11-3之值不為特定值之情形時,電子裝置4執行特定函數並設定自身之裝置ID。於該函數增值之情形時,對欄位11-3之值加上「1」而得之值成為自身之裝置ID。即,換言之,電子裝置4根據封包11內之開始裝置ID與最終裝置ID之至少任一者之值,判斷自己是否為最初接收有封包11之裝置,於判斷為最初接收之情形時,可任意決定自身之裝置編號,或者按照開始裝置ID決定自身之裝置編號。
進而,上述實施形態中,使用各種流程圖對動作進行了說明。然而,各流程圖之不過為一例,只要可能則可調換步驟,又,複數個步驟可同時執行,又,亦可根據情形省略幾個步驟。
對本發明之幾個實施形態進行了說明,但是該等實施形態係作為例而提出之形態,並不企圖限定發明之範圍。該等新穎的實施形態可以其他各種形態實施,於不脫離發明之主旨之範圍內,可進行各種省略、置換、變更。該等實施形態或其變形包含於發明之範圍或主旨中,並且包含於申請專利範圍中所記載之發明與其均等之範圍中。
1‧‧‧半導體系統
2‧‧‧主機
3‧‧‧半導體裝置
4-1~4-3‧‧‧電子裝置
5-1~5-3‧‧‧輸入信號接腳
6-1~6-3‧‧‧輸出信號接腳
7-1~7-3‧‧‧封包解碼器
8-1~8-3‧‧‧運算模組
9-1~9-3‧‧‧暫存器
10-1~10-3‧‧‧封包更新電路
Claims (5)
- 一種半導體裝置,其特徵在於:包含裝置,前述裝置包括:解碼器,其係對經接收之封包之指令進行解析並決定藉由上述封包所指定之處理;產生電路,其係根據上述封包內之資訊產生獨特之裝置編號;暫存器,其係保持所產生之上述獨特之裝置編號;及更新電路,其係將上述封包內之資訊更新並輸出;且自主機發行之上述封包係經由一個或複數個上述裝置回到主機之廣播封包中,上述封包係決定獨特之裝置編號之指令封包之情形時,上述指令封包係包含表示上述裝置編號之初始值與最終值之參數;上述裝置係:根據上述最終值,判斷是否自上述主機最早接收了決定上述獨特之裝置編號之上述指令封包;於判斷了自上述主機最早接收了決定上述獨特之裝置編號之上述指令封包之情形時,根據所接收之上述指令封包之上述初始值決定裝置編號,將上述決定後之裝置編號設定於上述暫存器,將上述封包內之上述初始值及最終值更新為上述決定後之裝置編號,並將上述指令封包向下一裝置或上述主機發送,進而於上述初始值為特定值之情形時,由自上述主機最早接收了上述指令封包之裝置來將上述裝置編號決定為零以外之值,而於除此以外之情形時,由上述主機決定;且於判斷未最早自上述主機接收決定上述獨特之裝置編號之上述指令封包之情形時,將所接收之上述指令封包內之上述最終值予以增值(increment),藉此計算與已決定裝置編號之其他裝 置相異且為零以外之值的裝置編號,並將其設定於上述暫存器,不更新上述指令封包內之上述初始值,而將上述最終值更新為上述計算出之上述裝置編號,並發送上述指令封包至下一裝置或是上述主機;上述初始值及最終值之更新資料係於上述指令封包內,記錄於與更新前之資料同一欄位。
- 一種半導體裝置,其特徵在於:包含裝置,前述裝置包括:解碼器,其係對經接收之封包之指令進行解析並決定藉由上述封包所指定之處理;產生電路,其係根據上述封包內之資訊產生獨特之裝置編號;暫存器,其係保持所產生之上述獨特之裝置編號;及更新電路,其係將上述封包內之資訊更新並輸出;且自主機發行之上述封包係經由一個或複數個上述裝置回到主機之廣播封包中,上述封包係決定獨特之裝置編號之指令封包之情形時,上述指令封包係包含表示上述裝置編號之初始值與裝置數之參數;上述裝置係:於判斷了自上述主機最早接收決定上述獨特之裝置編號之上述指令封包之情形時,根據所接收之上述指令封包之上述初始值決定裝置編號,並將上述決定後之上述裝置編號設定於上述暫存器,將上述指令封包內之上述初始值更新為上述決定之上述裝置編號,並且將上述裝置數更新為1,並將上述指令封包向下一裝置或上述主機發送,進而於上述初始值為特定值之情形時,由自上述主機最早接收了上述指令封包之裝置來將上述裝置編號決定為零以外之值,而於除此以外之情形時,由上述主機決定; 於判斷未最早自上述主機接收決定上述獨特之裝置編號之上述指令封包之情形時,將所接收之上述指令封包內之上述裝置數予以增值,藉此計算與已決定裝置編號之其他裝置相異且為零以外之值的裝置編號,並將其設定於上述暫存器,不更新上述指令封包內之上述初始值,而將上述裝置數更新為增值後之值,並發送上述指令封包至下一裝置或是上述主機;上述初始值及裝置數之更新資料係於上述指令封包內,記錄於與更新前之資料同一欄位。
- 如請求項2之半導體裝置,其中未最早自上述主機接收上述指令封包之上述裝置之裝置編號係將所接收之上述指令封包內之上述初始值與上述裝置數相加後之值。
- 一種主機,其特徵在於:其係可連接複數個裝置者,上述主機係:將設定了裝置編號之初始值及最終值為特定值之第1封包發行至第1裝置,並經由所有之上述裝置自最終之裝置接收修正了上述初始值及上述最終值之最終封包;自上述最終封包內之經修正之上述初始值及上述最終值,識別所連接之上述裝置數及分配至上述裝置之裝置編號;藉由使上述初始值為特定值,而使上述第1裝置之裝置編號由上述第1裝置來決定為零以外之值,藉由使上述初始值為上述特定值以外之值,而由上述主機來決定;上述初始值及最終值之修正資料係於上述第1封包內,記錄於與修正前之資料同一欄位。
- 一種主機,其特徵在於:其係可連接複數個裝置者,上述主機係: 將設定了裝置編號之初始值及裝置數為特定值之第1封包發行至第1裝置,經由所有之上述裝置自最終之裝置接收修正了上述初始值及上述裝置數之最終封包;上述主機係識別上述最終封包內之經修正之上述初始值以作為上述第1裝置之上述裝置ID;根據上述最終封包內之經修正之上述初始值與上述裝置數,計算上述複數個裝置之上述裝置編號;藉由使上述初始值為特定值,而使上述第1裝置之裝置編號由上述第1裝置來決定為零以外之值,藉由使上述初始值為上述特定值以外之值,而由上述主機來決定;上述初始值及裝置數之修正資料係於上述第1封包內,記錄於與修正前之資料同一欄位。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009219691 | 2009-09-24 | ||
JP2009221468A JP5150591B2 (ja) | 2009-09-24 | 2009-09-25 | 半導体装置及びホスト機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201514698A TW201514698A (zh) | 2015-04-16 |
TWI542996B true TWI542996B (zh) | 2016-07-21 |
Family
ID=43795913
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW99132498A TWI474168B (zh) | 2009-09-24 | 2010-09-24 | Semiconductor device and host |
TW104100358A TWI542996B (zh) | 2009-09-24 | 2010-09-24 | Semiconductor devices and host machines |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW99132498A TWI474168B (zh) | 2009-09-24 | 2010-09-24 | Semiconductor device and host |
Country Status (7)
Country | Link |
---|---|
US (4) | US9146866B2 (zh) |
EP (1) | EP2482195B1 (zh) |
JP (1) | JP5150591B2 (zh) |
KR (1) | KR101343646B1 (zh) |
CN (2) | CN107092572B (zh) |
TW (2) | TWI474168B (zh) |
WO (1) | WO2011037168A1 (zh) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4546285B2 (ja) | 2005-02-28 | 2010-09-15 | 株式会社セイコーアイ・インフォテック | 光プリンタヘッドおよび画像形成装置 |
JP5150591B2 (ja) * | 2009-09-24 | 2013-02-20 | 株式会社東芝 | 半導体装置及びホスト機器 |
TWI582572B (zh) | 2009-12-17 | 2017-05-11 | 東芝股份有限公司 | 半導體系統、半導體裝置及電子裝置初始化方法 |
KR101996822B1 (ko) | 2013-03-15 | 2019-07-08 | 삼성전자 주식회사 | 링 토폴로지 저장 네트워크의 멀티캐스트 명령 패킷 처리 방법 및 시스템 |
JP6087742B2 (ja) * | 2013-06-14 | 2017-03-01 | キヤノン株式会社 | 半導体装置、および、チップ識別子の設定方法 |
JP6067541B2 (ja) * | 2013-11-08 | 2017-01-25 | 株式会社東芝 | メモリシステムおよびメモリシステムのアセンブリ方法 |
JP6439343B2 (ja) * | 2014-09-22 | 2018-12-19 | 株式会社バッファロー | 通信装置、情報処理装置、通信システム、通信装置におけるアクセス方法及びプログラム |
US9552327B2 (en) * | 2015-01-29 | 2017-01-24 | Knuedge Incorporated | Memory controller for a network on a chip device |
US10061531B2 (en) | 2015-01-29 | 2018-08-28 | Knuedge Incorporated | Uniform system wide addressing for a computing system |
US20170116154A1 (en) * | 2015-10-23 | 2017-04-27 | The Intellisis Corporation | Register communication in a network-on-a-chip architecture |
US20170141878A1 (en) * | 2015-11-16 | 2017-05-18 | Western Digital Technologies, Inc. | Systems and methods for sending data from non-volatile solid state devices before error correction |
US9959066B2 (en) * | 2016-02-12 | 2018-05-01 | Knuedge Incorporated | Memory-attached computing resource in network on a chip architecture to perform calculations on data stored on memory external to the chip |
US10027583B2 (en) | 2016-03-22 | 2018-07-17 | Knuedge Incorporated | Chained packet sequences in a network on a chip architecture |
US10346049B2 (en) | 2016-04-29 | 2019-07-09 | Friday Harbor Llc | Distributed contiguous reads in a network on a chip architecture |
JP6927766B2 (ja) * | 2017-06-29 | 2021-09-01 | 矢崎総業株式会社 | 情報設定装置 |
TWI792073B (zh) | 2017-12-28 | 2023-02-11 | 慧榮科技股份有限公司 | 快閃記憶體控制器、安全數位卡、使用於快閃記憶體控制器的方法以及存取安全數位卡的主機 |
JP7423367B2 (ja) | 2020-03-23 | 2024-01-29 | キオクシア株式会社 | 通信システム、デバイス、及び通信方法 |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5526492B2 (zh) * | 1974-12-23 | 1980-07-14 | ||
JPS5830254A (ja) * | 1981-08-17 | 1983-02-22 | Fujitsu Ltd | ノ−ドアドレス設定方式 |
JPH0258944A (ja) * | 1988-08-24 | 1990-02-28 | Fujitsu Ltd | 装置番号割り付け方法 |
JPH03251945A (ja) * | 1990-03-01 | 1991-11-11 | Fujitsu Ltd | インタフェースレジスタアドレス自動設定方式 |
US5404460A (en) * | 1994-01-28 | 1995-04-04 | Vlsi Technology, Inc. | Method for configuring multiple identical serial I/O devices to unique addresses through a serial bus |
JP3209634B2 (ja) * | 1994-03-28 | 2001-09-17 | 株式会社日立製作所 | 計算機システム |
JP3359496B2 (ja) * | 1996-06-14 | 2002-12-24 | 沖電気工業株式会社 | 伝送装置識別番号付与方法、伝送装置及び伝送システム管理装置 |
SG101460A1 (en) * | 1997-02-14 | 2004-01-30 | Canon Kk | Data communication apparatus and method |
JPH11177495A (ja) * | 1997-12-15 | 1999-07-02 | Fujitsu Ltd | 監視制御方式 |
US6230274B1 (en) * | 1998-11-03 | 2001-05-08 | Intel Corporation | Method and apparatus for restoring a memory device channel when exiting a low power state |
US7788553B2 (en) * | 2000-01-06 | 2010-08-31 | Super Talent Electronics, Inc. | Mass production testing of USB flash cards with various flash memory cells |
US6820148B1 (en) | 2000-08-17 | 2004-11-16 | Sandisk Corporation | Multiple removable non-volatile memory cards serially communicating with a host |
JP4204226B2 (ja) * | 2001-12-28 | 2009-01-07 | 日本テキサス・インスツルメンツ株式会社 | デバイス識別方法、データ伝送方法、デバイス識別子付与装置、並びにデバイス |
JP3916953B2 (ja) * | 2001-12-28 | 2007-05-23 | 日本テキサス・インスツルメンツ株式会社 | 可変時分割多重伝送システム |
KR100440969B1 (ko) * | 2002-05-23 | 2004-07-21 | 삼성전자주식회사 | 네트워킹 방법 및 그 장치 |
TWI261788B (en) * | 2002-08-09 | 2006-09-11 | Carry Computer Eng Co Ltd | Small-form-factor memory card interface (II) having multi-functional communication interface, formatter and format converter |
DE10261174B3 (de) * | 2002-12-20 | 2004-06-17 | Daimlerchrysler Ag | Automatische Adressierung auf Bussystemen |
CN1308855C (zh) * | 2004-03-18 | 2007-04-04 | 联想(北京)有限公司 | 在嵌入式系统中分配硬件地址的装置和方法 |
JP2005277978A (ja) * | 2004-03-26 | 2005-10-06 | Matsushita Electric Ind Co Ltd | 識別番号自動設定方法及び識別番号自動設定装置 |
US7492763B1 (en) * | 2004-07-16 | 2009-02-17 | Applied Micro Circuits Corporation | User-specified key creation from attributes independent of encapsulation type |
US20070076502A1 (en) * | 2005-09-30 | 2007-04-05 | Pyeon Hong B | Daisy chain cascading devices |
US8364861B2 (en) * | 2006-03-28 | 2013-01-29 | Mosaid Technologies Incorporated | Asynchronous ID generation |
KR100843707B1 (ko) * | 2006-05-11 | 2008-07-04 | 삼성전자주식회사 | 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템 |
WO2007134444A1 (en) * | 2006-05-23 | 2007-11-29 | Mosaid Technologies Incorporated | Apparatus and method for establishing device identifiers for serially interconnected devices |
US8700818B2 (en) * | 2006-09-29 | 2014-04-15 | Mosaid Technologies Incorporated | Packet based ID generation for serially interconnected devices |
US7925854B2 (en) * | 2006-12-06 | 2011-04-12 | Mosaid Technologies Incorporated | System and method of operating memory devices of mixed type |
US8984249B2 (en) * | 2006-12-20 | 2015-03-17 | Novachips Canada Inc. | ID generation apparatus and method for serially interconnected devices |
US8010710B2 (en) * | 2007-02-13 | 2011-08-30 | Mosaid Technologies Incorporated | Apparatus and method for identifying device type of serially interconnected devices |
JP2009026296A (ja) | 2007-06-21 | 2009-02-05 | Toshiba Corp | 電子デバイス、メモリデバイス、ホスト装置 |
WO2009027802A1 (en) * | 2007-08-28 | 2009-03-05 | Nokia Corporation | Method for bus testing and addressing in mass memory components |
JP4692599B2 (ja) | 2008-09-19 | 2011-06-01 | 日本テキサス・インスツルメンツ株式会社 | 可変時分割多重伝送システム |
US20100169535A1 (en) * | 2008-12-30 | 2010-07-01 | Celio Technology Corporation | Data stream management |
US8392614B2 (en) * | 2009-07-27 | 2013-03-05 | Sandisk Il Ltd. | Device identifier selection |
JP5150591B2 (ja) * | 2009-09-24 | 2013-02-20 | 株式会社東芝 | 半導体装置及びホスト機器 |
-
2009
- 2009-09-25 JP JP2009221468A patent/JP5150591B2/ja active Active
-
2010
- 2010-09-24 EP EP10818840.0A patent/EP2482195B1/en active Active
- 2010-09-24 TW TW99132498A patent/TWI474168B/zh active
- 2010-09-24 KR KR1020127006000A patent/KR101343646B1/ko active IP Right Grant
- 2010-09-24 CN CN201611121220.5A patent/CN107092572B/zh active Active
- 2010-09-24 TW TW104100358A patent/TWI542996B/zh active
- 2010-09-24 CN CN2010800397266A patent/CN102483723A/zh active Pending
- 2010-09-24 WO PCT/JP2010/066513 patent/WO2011037168A1/ja active Application Filing
-
2012
- 2012-03-20 US US13/424,482 patent/US9146866B2/en not_active Ceased
-
2017
- 2017-03-22 US US15/466,117 patent/USRE47290E1/en active Active
-
2018
- 2018-12-28 US US16/234,925 patent/USRE48514E1/en active Active
-
2021
- 2021-03-12 US US17/199,945 patent/USRE49424E1/en active Active
Also Published As
Publication number | Publication date |
---|---|
USRE48514E1 (en) | 2021-04-13 |
KR101343646B1 (ko) | 2013-12-20 |
JP2011090349A (ja) | 2011-05-06 |
TW201514698A (zh) | 2015-04-16 |
EP2482195B1 (en) | 2017-10-25 |
US9146866B2 (en) | 2015-09-29 |
CN107092572B (zh) | 2020-12-29 |
EP2482195A1 (en) | 2012-08-01 |
CN102483723A (zh) | 2012-05-30 |
JP5150591B2 (ja) | 2013-02-20 |
CN107092572A (zh) | 2017-08-25 |
TWI474168B (zh) | 2015-02-21 |
KR20120054051A (ko) | 2012-05-29 |
TW201124841A (en) | 2011-07-16 |
EP2482195A4 (en) | 2014-04-23 |
US20120177050A1 (en) | 2012-07-12 |
WO2011037168A1 (ja) | 2011-03-31 |
USRE47290E1 (en) | 2019-03-12 |
USRE49424E1 (en) | 2023-02-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI542996B (zh) | Semiconductor devices and host machines | |
TWI582572B (zh) | 半導體系統、半導體裝置及電子裝置初始化方法 | |
TW200917126A (en) | Memory device, electronic device, and host apparatus | |
JP2011054204A (ja) | 混合されたタイプのメモリデバイスを動作させるシステムおよび方法 | |
JP2008118342A (ja) | 非同期シリアル通信方法及び非同期シリアル通信装置 | |
JP2002007319A (ja) | データ転送方法および装置 | |
US20090175100A1 (en) | Method and apparatus for storage device with a logic unit and method for manufacturing same | |
JP2007334600A (ja) | 半導体集積回路装置 | |
JP2007226737A (ja) | シリアル通信装置、紙搬送装置および画像形成装置 | |
JP2007166281A (ja) | データパケット転送装置、データパケット転送方法、及び、データパケット転送プログラム | |
JP2006031462A (ja) | プログラム変更方法、プログラマブルコントローラおよびプログラム編集装置。 | |
JP2004134014A (ja) | フラッシュメモリ書き換え装置 | |
JP2006302996A (ja) | 半導体集積回路、回路レイアウト装置、回路レイアウト方法および回路レイアウトプログラム |