TWI537979B - 記憶體的操作方法 - Google Patents

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TWI537979B TW103101683A TW103101683A TWI537979B TW I537979 B TWI537979 B TW I537979B TW 103101683 A TW103101683 A TW 103101683A TW 103101683 A TW103101683 A TW 103101683A TW I537979 B TWI537979 B TW I537979B
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Description

記憶體的操作方法 【相關申請案的交互參照資料】
本申請案主張美國臨時申請案第61/752,985號之優先權，其申請日為2013年1月16日，且其內容係完全於此併入作參考。
本發明是有關於一種高密度的記憶體裝置，且特別是有關於一種具有堆疊式記憶體結構之記憶體裝置的操作。
基於生產技術的緣故，積體電路之臨界尺寸的縮小化已面臨限制，設計者嘗試找尋能達到較高儲存容量以及以降低每位元成本的作法。被採用的技術包含在記憶胞內儲存複數個位元，以及在單晶片上堆疊複數個記憶胞的平面。
與單一位元記憶胞相較，對多位元記憶胞進行程式化操作時，會因為需要建立多個程式化位階而需花費較長的時間。 再者，採用多位元記憶胞的技術時，一個程式化週期(program cycle)相對需要較多的程式化脈衝。連帶的，被儲存於並非被程式化操作記憶胞的資料，也容易受到較大的干擾。
3D記憶體架構的密度較高。但是，高密度可能衍生 在進行程式化時，容易影響相鄰記憶胞的問題。
因此，無論是對2D或3D記憶體，如何在程式化具有多位元之記憶胞的同時，兼顧速度與效能的提升為一重要課題。
根據本發明之第一方面，提出一種操作一多位元記憶胞的方法，包含：施加一單通道多位階程式化；每次使用單獨的脈衝序列(或於一個通道內)，例如一增幅脈衝程式化序列；對多個目標程式化位階進行複數個程式化驗證步驟，進而程式化複數個多位元記憶胞。利用這些技術，所需之程式化脈衝的數量，以及程式化資料所需的時間可以減少。連帶的，可以達到提升程式化的整體速度與降低干擾條件的效果。
根據本發明之第二方面，提出一種操作多位元記憶胞之記憶體的方法，其中包含以兩個階段進行程式化。這兩個階段可包含，例如，一第一單通道增幅脈衝程式化序列，以及對至少一初步程式化位階的至少一程式化驗證步驟；其後，施加一單通道增幅脈衝程式化序列，以及對多個目標程式化位階的程式化驗證步驟，用以將複數個記憶胞程式化為多個程式化位階。透過兩個階段的程式化程序，可以使分布變窄且降低干擾。
根據本發明之第三方面，提出一種操作多位元記憶胞的方法，包含：為程式化複數個多位階記憶胞而儲存一資料集，該資料集代表各該記憶胞係為複數個程式化狀態之一者，或為一 禁止狀態，其中該等程式化狀態係對應作為於該等多位階記憶胞之複數個程式化目標位階。對該資料集，該方法包含：對該等多位階記憶胞執行複數個程式化週期，其中該等程式化週期之一者係包含：對於在該等程式化狀態之複數個多位階記憶胞，施加一程式化偏壓；以及在施加該程式化偏壓後，利用該等程式化狀態中的複數個程式化狀態，對一部分之該等多位階記憶胞施加複數個程式化驗證步驟，使其由該等程式化狀態變化為該禁止狀態，其中該部分之該等多位階記憶胞係透過在該指示程式化狀態的目標程式化位階。該資料集可用於在單通道多位階操作的每一個週期，用以判斷被選定之記憶胞的禁止與程式化狀態。
對3D的實施例而言，單通道多位階程式化操作的變化可包含按照記憶胞層而將記憶胞區分為記憶胞群組，藉以降低垂直干擾。再者，單通道多位階程式化操作的變化可包含，在對記憶胞的區塊進行程式化操作時，按照分頁順序而非按照字元線的順序。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
5‧‧‧輸入/輸出資料
95‧‧‧程式化編碼邏輯
91‧‧‧輸入/輸出電路
90‧‧‧MLC緩衝器
93‧‧‧資料路徑
85‧‧‧第二資料線
8‧‧‧感測放大器/程式化緩衝電路
10、795‧‧‧控制器
75‧‧‧第一資料線
30‧‧‧位址
70‧‧‧行解碼器
60‧‧‧記憶體陣列
40‧‧‧列解碼器
20‧‧‧偏壓產生器
109、119‧‧‧SSL閘極結構
112A、113A、114A、115A‧‧‧階梯墊
102、103、104、105、112、113、114、115‧‧‧半導體通道的堆疊
126、127‧‧‧閘極選擇線
125-1...125-N‧‧‧字元線
128‧‧‧源極線
102B、103B、104B、105B‧‧‧階梯墊
401、402、403、404‧‧‧串列
442、443、444、445‧‧‧串列選擇電晶體
400‧‧‧記憶體胞
411、412、415‧‧‧GSL電晶體
500、501、502、503、520、621、622、623‧‧‧分布範圍
511‧‧‧第一通道
512‧‧‧第二通道
513‧‧‧第三通道
521‧‧‧低臨界電壓
522‧‧‧中間臨界電壓
523‧‧‧高臨界電壓
620‧‧‧為臨界範圍
610、810‧‧‧第一條線
611、811、813、815、817、890‧‧‧第二條線
720‧‧‧記憶體結構
820‧‧‧抹除狀態範圍
821‧‧‧第一程式化狀態
822‧‧‧第二程式化狀態
823、833‧‧‧第三程式化狀態
722、724、726、728、730、732、734、736‧‧‧位元線
740、743‧‧‧第一層的記憶胞群組
742、745‧‧‧第二層的記憶胞群組
747‧‧‧第三個層的記憶胞群組
827‧‧‧第三初步範圍
812、814、816、818、891‧‧‧第三條線
829‧‧‧初步程式化範圍
825、839‧‧‧第一初步範圍
826‧‧‧第二初步範圍
827‧‧‧第三初步範圍
833‧‧‧第三程式化狀態範圍
第1圖，其係單通道多位階程式化操作之積體電路的方塊圖。
第2圖，其係一種使用3D垂直閘極(3D vertical gate，簡稱 為3DVG)NAND快閃記憶體陣列結構之透視圖。
第3圖，其係第2圖之3D NAND快閃記憶體陣列結構中，安排程式化偏壓之布局的例子的示意圖。
第4圖，其係如第2圖所示，在3D NAND快閃記憶體實現單通道多位階程式化程序之示意圖。
第5圖，其係以記憶胞數量相對於臨界電壓，說明多位階快閃記憶胞的臨界電壓分布的示意圖。
第6圖，其係習用技術利用多通道ISPP程序，對具有多位元之記憶胞進行程式化的示意圖。
第7圖，其係用於單通道多位階程式化程序中，產生程式化控制信號的列表。
第8A圖，其係說明單通道多位階程式化操作的示意圖。
第8B圖，其係為比較習用的多通道多位階程式化操作，與單通道多位階程式化操作的列表。
第9圖，其係根據本發明較佳實施例之單通道多位階程式化操作的簡化流程圖。
第10圖，其係對ISPP程式化程序，分析單通道多位階程式化操作的程式化結果。
第11圖，其係單通道多位階程式化操作的應用列表，其中程式化驗證步驟係基於脈衝數目或序列內的程式化脈衝的位階而執行。
第12圖，其係基於第11圖的概念的另一種單通道多位階程式化操作的簡化流程圖。
第13圖，其係根據另一個實施例之單通道多位階程序的流 程圖。
第14圖，其係在堆疊式記憶體結構中，進行程式化的過程，對記憶胞層進行分組的示意圖。
第15圖，其係另一種在程式化時，將堆疊式的記憶胞以另一種方式分組之示意圖。
第16圖，其係說明將單通道多位階程式化應用於記憶胞層的分組之流程圖。
第17圖，其係按照字元線的順序而進行單通道多位階程式化的示意圖。
第18圖，其係按照字元線順序進行單通道多位階程式化之順序的列表。
第19圖，其係按照字元線而進行單通道多位階程式化程序之流程示意圖。
第20圖，其係NAND快閃記憶體電路按照分頁順序而進行程式化之示意圖。
第21圖，其係按照分頁順序進行單通道多位階程式化之順序的列表。
第22圖，其係按照分頁而進行單通道多位階程式化程序之流程示意圖。
第23圖，其係一種兩個階段的程式化操作的流程圖。
第24圖，其係應用於單通道多位階程式化操作之簡化邏輯的示意圖。
第25圖，其係第一種在兩個階段使用單通道多位階程式化操作之示意圖。
第26圖，其係第二種在兩個階段使用單通道多位階程式化操作之示意圖。
第27圖，其係一種在兩個階段均使用單通道多位階程式化操作之示意圖。
第28圖，其係另一種在兩個階段均使用單通道多位階程式化操作之示意圖。
第29圖，其係與第28圖相似，但在第一個通道時使用初步驗證位階之另一種兩階段程式化程序之示意圖。
第30圖，其係至少一階段為單通道多位階程式化程序之示意圖。
本發明實施例的詳細說明可參看第1-30圖。請參見第1圖，其係單通道多位階程式化操作之積體電路的方塊圖。積體電路1包含在積體電路基板上的記憶體陣列60。記憶體陣列60包含多位階記憶胞(multiple-level cells，簡稱為MLC)，多位階記憶胞指的是在一個記憶胞中，可儲存多於一個位元的資料。
列解碼器40耦接於複數條字元線，並沿著記憶體陣列60的各列而設置。排(bank)解碼器50耦接於複數條排選擇線55(例如：SSL線與GSL線)。行解碼器70耦接於設置於記憶體陣列60各行的複數條位元線65，用以自記憶體陣列60讀取資料或寫入資料至記憶體陣列60。由控制邏輯10提供的位址，將透過匯流排30提供予行解碼器70與列解碼器40。在此例子中，感測放大器/程式化緩衝電路80透過第一資料線75而耦接至 行解碼器70。程式化緩衝電路80可用於儲存作為多位階程式化所用的程式化代碼(program codes)；或者，儲存代表程式化代碼之功能的數值，進而指示被選擇的位元線為程式化狀態或禁止狀態。行解碼器70可根據程式化緩衝電路80內的數值，而選擇性地將程式化電壓與禁止電壓施加於記憶體內的位元線。
經由感測放大器、程式化緩衝電路80感測而得的資料，將透過第二資料線85提供予多位階資料緩衝器90。多位階資料緩衝器90透過資料路徑93而耦接於輸入/輸出電路91。再者，此範例利用在多位階資料緩衝器90的輸入資料，作為支援單通道多位階程式化操作使用。
輸入/輸出電路91驅動資料至積體電路1外。輸入/輸出資料5與控制信號透過資料匯流排(data bus)而在輸入/輸出電路91、控制邏輯10與積體電路1上的輸入/輸出埠，或是其他的內/外部資料來源(例如：通用處理器(general purpose processor)、特殊目的的應用電路，或者記憶體陣列60所支援的系統晶片功能之模組的組合)間移動。
在第1圖的例子中，控制器10利用一偏壓配置狀態機(bias arrangement state machine)控制由偏壓產生器20內的一個或多個電壓供應器產生或供應讀取電壓、驗證電壓、程式化電壓。控制邏輯10耦接至多位階緩衝器90與記憶體陣列60。以下將說明控制邏輯10包含用以控制單通道多位階程式化操作的邏輯。
本案所屬技術領域之習知技藝者，可利用專用邏輯電路實現控制邏輯10。在其他的實施例中，控制電路包含在同一個積體電路上的一通用處理器(general-purpose processor)。通用處理器執行的電腦程式用於控 制裝置的操作。在其他的實施例中，控制邏輯亦可使用專用邏輯電路與通用處理器的組合。
記憶體陣列60可包含複數個電荷捕捉記憶胞，各該電荷捕捉記憶胞可用於儲存複數個位元。這些電荷捕捉記憶胞可透過建立複數個程式化位階的方式(相當於建立記憶胞的複數個臨界電壓VT)而儲存該些位元。在其他的範例中，記憶胞可包含可程式化電阻式記憶胞(programmable resistance memory cells)，透過配置與電阻數量相對應之多個程式化位階的方式，以可程式化電阻式記憶胞儲存多個位元。以下的說明係以電荷捕捉記憶胞(如：浮動閘級快閃記憶體、介電質電荷捕捉快閃記憶體等)為基礎。本案的構想亦可被應用於採用其他技術類型的記憶胞。
請參見第2圖，其係一種使用3D垂直閘極(3D vertical gate，簡稱為3DVG)NAND快閃記憶體陣列結構之透視圖。第2圖所示之記憶體陣列結構可搭配使用不同類型之單通道多位階程式化(one-pass,multiple-level programming)技術。關於3D NAND快閃記憶體陣列結構的說明，可參見於2011年4月1日申請，標題為「具有交錯式記憶體串列方向與串列選擇結構之3D陣列記憶體結構」(Memory Architecture of 3D Array With Alternating Memory String Orientation and String Select Structures)的第13/078,311號美國專利申請案，此案之公開號為US-2012-0182806，其內容係完全於此併入作參考。為便於說明，此圖式已移除絕緣層並露出附加的結構。例如：在半導體通道之間的絕緣層、在脊型堆疊內的絕緣層，以及在半導體通道的脊型堆疊間的絕緣層均被移除。3D NAND快閃記憶體陣列結構包含彼此堆疊的記憶體結構，也因此陣列採用緊密的配置方式複數個 記憶胞。
多層陣列形成於絕緣層上，並包含複數條字元線125-1、...、125-N。複數個脊型堆疊包含半導體通道(例如：在第一個偶數分頁堆疊中的半導體通道112、113、114、115)。形成堆疊之半導體通道112、113、114、115的一端起始於階梯墊112A、113A、114A、115A，穿過串列選擇線SSL閘極結構119、閘極選擇線GSL 126、字元線(WL)125-1至125-N、閘極選擇線GSL 127後，另一端中止於源極線128。半導體通道的堆疊112、113、114、115並未連接至階梯墊102B、103B、104B、105B。
在第一奇數分頁堆疊(first odd page stack)內的半導體通道的堆疊102、103、104、105，一端起始於階梯墊102B、103B、104B、105B，並通過串列選擇線(SSL)閘極結構109、閘極選擇線GSL 127、字元線(WL)125-N...125-1、閘極選擇線GSL 126後，另一端中止於源極線128(此圖式被其他元件遮蔽)。半導體通道的堆疊102、103、104、105並未連接至階梯墊112A、113A、114A、115A。
在偶數記憶體分頁中，由串列選擇線SSL往閘極選擇線GSL方向之字元線的編號根據由1至N的遞增順序，由整體結構的後側往前側方向排列。在奇數記憶體分頁中，由串列選擇線SSL往閘極選擇線GSL之字元線的編號根據由N至1的遞減順序，由整體結構的前側往後側方向排列。
在偶數分頁中，半導體通道(如：112、113、114、115)中止於階梯墊112A、113A、114A、115A。如前所述，這些階梯墊112A、113A、114A、115A電連接至不同的位元線，作為連階至解碼電路而在陣列內選取 平面所用。這些階梯墊112A、113A、114A、115A的排列可與該些脊型堆疊同時定義。
在奇數分頁中，半導體通道102、103、104、105中止於階梯墊102B、103B、104B、105B。如前所述，這些階梯墊102B、103B、104B、105B電連接至不同的位元線，作為連階至解碼電路而在陣列內選取平面所用。這些階梯墊102B、103B、104B、105B的排列可與該些脊型堆疊同時定義。
所有的半導體通道的堆疊均僅耦接於區塊一端的階梯墊112A、113A、114A、115A，或是區塊另一端的階梯墊102B、103B、104B、105B。惟，半導體通道的堆疊並不會同時耦接於兩端的階梯墊。
與字元線相似的，接地選擇線(GSL)126、127共形(conformal)於該等脊型堆疊。
對每一個半導體通道的堆疊而言，一端中止於一組階梯墊，另一端則中止於源極線。例如，半導體通道的堆疊112、113、114、15的一端為階梯墊112A、113A、114A、115A，另一端則為源極線128。在圖式的近側，每間隔一個半導體通道的堆疊中止於階梯墊102B、103B、104B、105B，其餘每間隔一個半導體通道的堆疊則中止於另外的源極線。在圖式的較遠一側，每間隔一個半導體通道的堆疊中止於階梯墊112A、113A、114A、115A，其餘每間隔一個半導體通道的堆疊則中止於另外的源極線。
位元線與串列選擇線均形成於金屬層ML1、ML2、ML3。每一個記憶胞串列的區域位元線(Local bit lines)則由半導體通道形成。
記憶胞電晶體係由半導體通道與字元線125-1間的記憶體 材料所形成。在電晶體中，半導體通道(如：113)作為裝置的通道區域。在定義字元線125-1...125-N的同時，可同時決定串列選擇線(SSL)閘極結構(如：119、109)的排列方式。沿著字元線、接地選擇線與閘極結構的表面上，可形成一矽化物(silicide)層。記憶體材料層可作為電晶體的閘極介電質(gate dielectric)。電晶體作為串列選擇閘極，耦接於解碼電路，作為在陣列內選取特定的脊型堆疊使用。
請參見第3圖，其係第2圖之3D NAND快閃記憶體陣列結構中，安排程式化偏壓之布局的例子的示意圖。
在第3圖所示的佈局中，記憶體通道的堆疊係以具有點狀邊緣之垂直條狀表示。彼此相鄰的半導體通道的堆疊在偶數與奇數方向交錯。 每個奇數半導體通道的堆疊由上方的位元線接觸墊結構(contact pad structure)延伸至下方的奇數源極線。每一個偶數半導體通道的堆疊由下方的位元線接觸墊結構(contact pad structure)延伸至上方的偶數源極線。
在半導體通道的堆疊上，覆蓋著水平字元線與水平接地選擇線GSL(偶數與奇數)。此外，半導體通道的堆疊上還覆蓋著SSL閘極結構。 在半導體通道的頂端，每間隔一個的半導體通道上覆蓋著奇數SSL閘極結構；以及，在半導體通道的底部，每間隔一個的半導體通道上覆蓋著偶數SSL閘極結構。在其他的例子中，SSL閘極結構控制在任何半導體通道的堆疊，以及與堆疊相對應之位元線接觸的階梯墊之間的電性連接。
在此範例中，奇數記憶體分頁的字元線編號對應於此圖式由上而下的方向係由1至N遞增。針對某些程式化程序而言，偶數記憶體分頁的字元線編號對應於此圖式中由上而下的方向係由N至1遞減。
覆蓋在字元線、接地選擇線與SSL閘極結構上的是垂直延伸的金屬層串列選擇線ML1 SSL。覆蓋在金屬層串列選擇線ML1 SSL上的是水平延伸的金屬層串列選擇線ML2 SSL。儘管此處為了容易說明，將金屬層串列選擇線ML2 SSL顯示為，終止於相對應的金屬層串列選擇線ML1 SSL，但是金屬層串列選擇線ML2 SSL可能延水平方向而延伸得更長。金屬層串列選擇線ML2 SSL接收來自解碼器的信號，且金屬層串列選擇線ML1 SSL將這些解碼器的信號耦接至特定的SSL閘極結構，用以選擇特定的半導體通道的堆疊。
此外，偶數與奇數的源極線亦覆蓋在金屬層串列選擇線ML1 SSL上。
再者，覆蓋於金屬層串列選擇線ML2 SSL上的是位元線ML3(未繪式)。位元線ML3連接至階式接觸結構(stepped contact structures)的頂端與底部。透過階式接觸結構，位元線將選擇半導體通道的特定平面。
特定的位元線被電連接於不同的半導體通道的不同平面，並形成區域位元線。在程式化偏壓的安排下，特定的位元線將被偏壓為禁止或程式化。被選擇之半導體通道的堆疊的SSL被偏壓而耦接至位元線接觸結構，且其他的SSL被偏壓而與相對應之堆疊解耦(de-couple)。除了被選擇的字元線因為採用：如改善式增幅步階脈衝編程(Incremental step pulsed Programming，簡稱為ISPP)，因此其脈衝是以步階式電壓方式施加外，字元線的電壓為通道電壓Vpass，且在單通道內施加多程式化位階的程式化驗證步驟。
在第2圖與第3圖所示之3DVG結構中，記憶體包含複數 個記憶胞的分頁，且根據本案描述的目的，分頁可被定義為，能平行被耦接至一組N條位元線，並以一組M條字元線選取的記憶胞。在此結構中，可定義一分頁為，包含半導體通道的堆疊內的記憶胞，經由一單獨SSL切換而選取。其中每一個半導體通道係透過階梯墊而耦接至相對應的位元線。分頁的定義方式與存取分頁的解碼方式可根據特定之記憶體結構而改變。記憶體結構可包含一個分頁的程式化緩衝區，用於進行此處的程式化與程式化驗證步驟。其中，分頁的程式化緩衝區係耦接於平行的N條位元線組。根據此範例的說明，記憶胞有四個平面，用以提供每個分頁的四條位元線。在其他的例子中，平面的個數可能不同。根據此處的一個例子，可能有八個平面，具有八個偶數堆疊與八個奇數堆疊。因此，使一個記憶體區塊總共包含16個分頁，且每個分頁有16個位元。
為了形成較寬的分頁，記憶體單元可重複設置在左側及右側。在一列區塊中的每一個區塊具有四個位元，利用穿過該列的區塊之字元線而選擇。一種代表性的配置為，在區塊的列中儲存N*8M位元組的資料，且一個積體電路可能包含8000條全域位元線，覆蓋於1000個彼此相鄰之記憶胞的區塊。其中每一個區塊具有16個分頁，每一個分頁包含512N位元個記憶胞，該些記憶胞根據奇數/偶數的配置而耦接於八條全域位元線。每一列的區塊可包含64條字元線，且其具有8層的深度，因而使每個分頁具有512個記憶胞。連帶的，在單一區塊內被SSL信號所選擇之一個八層的半導體通道將包含512個記憶胞(64*8)，各該記憶胞用於儲存多位元的資料。由16個分頁組成的區塊具有8K個記憶胞。
請參見第4圖，其係在3D NAND陣列的一個平面(X-Y平 面)的電路，其中包含具有記憶胞(如：400)的四個NAND串列。此處說明的串列401、402、403、404可設置於與第2圖相似之3D陣列的同一層的上方。串列401、402、403、404對奇數與偶數分頁共用偶數與奇數GSL線。串列401、402、403、404並具有分別的SSL線，如第2圖所示，在區塊反向端的偶數與奇數字元線接觸結構上，耦接至全域位元線BL-N；以及，耦接至偶數與奇數共用源晶片選擇(CS)線405。這些串列透過分別的串列選擇電晶體442、443、444、445而被連接至相對應之全域位元線BL-1至BL-4。這些串列透過分別的接地選擇電晶體(如411、412)，而被連接平面的偶數或奇數共用源極線。
以下表格說明幾種代表性的程式化偏壓。
增幅步階脈衝編程(ISPP)為一常用技術，被描述於Suh等人 在電機電子工程師學會國際半導體電路會議(IEEE Intemational Solid-State Circuits Conference)，1995，第128-130頁，標題為「一種具有增幅步階脈衝程式化架構的3.3V 32Mb NAND快閃記憶體」，"A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme"一文中。根據此基礎技術，為了對目標記憶胞進行程式化，使目標記憶胞的臨界電壓介於代表一特定資料值的範圍內，需要執行一序列的程式化/驗證步驟。其中，與序列內的前一個脈衝相較，每一個程式化脈衝相對增加一個脈衝增幅的數值步階。在每一個脈衝間，施加一程式化驗證電位至記憶胞的字元線，並感測資料，用以判斷記憶胞的臨界電壓是否超過程式化驗證位階。 程式化驗證的位階，被設定為目標資料值之範圍的底端(low end)。
其他關於3D快閃記憶體之程式化操作的驗證與細節，可參看，由Liu等人，標題為「改良容限與禁止干擾之快閃記憶體的程式化技術」(FLASH PROGRAMMING TECHNOLOGY FOR IMPROVED MARGIN AND INHIBITING DISTURBANCE)的第2013/0182505號美國專利申請案，其內容係完全於此併入作參考。
在第4圖中，被選擇的記憶體胞400被設置於NAND串列402內並透過SSL電晶體442而連接至位元線BL-N(奇數)。連接至SSL電晶體442的信號SSL1被偏壓為VDD，當串列的汲極端需與字元線隔離時，被選擇的位元線亦被偏壓為VDD。為了進行程式化，連接至GSL電晶體415的信號線GSL(奇數)，會先被偏壓為VDD後再降低至0V。在此例中，大約為7-9伏特的汲極端通道電壓，被施加於字元線WL(0)至WL(i-1)。於源極端的字元線WL(i+1)至WL(N-1)，施加大約為7-9Volts的源極端通道 電壓。被選擇的字元線WL(i)所接收的程式化脈衝，與程式化序列之步驟相關。
與SSL電晶體443、444、445耦接，但未被選擇的串列則透過偏壓，防止對記憶體胞所儲存的電荷造成干擾。串列404被連接至SSL電晶體443，並被用於與被選擇位元線BL-N(奇數)相連。因此，透過對SSL3信號的設定，將位元線BL-N(奇數)與串列404隔離。對於具有SSL電晶體444、445的串列401、403，將串列連接至未被選擇的字元線BL-N(偶數)。 透過對閘極上的信號線SSL0與SSL2的設定，進而隔離被選擇之記憶胞的源極側的電晶體，與未被選擇之位元線。再者，耦接於GSL電晶體(例如：411、412)的偶數與奇數GSL線，接收的偏壓大約為VDD，或由VDD降低至0V，使汲極端區域422(被選擇之記憶胞的源極端)422耦接至共用源極線。
請參見第5圖，其係以記憶胞數量相對於臨界電壓，說明多位階快閃記憶胞的臨界電壓分布的示意圖。對於典型的快閃記憶體而言，在個別記憶胞儲存兩個位元相當於，臨界電壓分布包含與資料值"11"、"10"、"00"與"01"相對應的四個範圍。其中，在這四個範圍間存在適當的讀取窗(read window)。在此範例中，當記憶胞為被抹除狀態時的資料值為"11"，其臨界電壓在分布範圍500內。當記憶胞為第一程式化狀態時的資料值為"10"，其臨界電壓在分布範圍501內。當記憶胞為第二程式化狀態時資料值為"00"，其臨界電壓在分布範圍502內。當記憶胞為第三程式化狀態時資料值為"01"，其臨界電壓在分布範圍503內。在操作時，可以利用程式化驗證位階PV1對多位階記憶胞程式化，並建立範圍501；利用程式化驗證位階PV2對多 位階記憶胞程式化，並建立範圍502；以及，利用程式化驗證位階PV3對多位階記憶胞程式化，並建立範圍503。各分布之間有合理的間隙(reasonable space)，故能容許讀取容隙(read margin)。是故，以下將說明，讀取操作如何施加臨界範圍在RD1、RD2、RD3間的讀取電壓，進而感測記憶胞的多個位階。.
請參見第6圖，其係習用技術利用多通道ISPP程序，對具有多位元之記憶胞進行程式化的示意圖。第一條線510代表用於抹除記憶胞區塊的通道，其中將區塊內的所有記憶胞設定至分布範圍520。此種抹除操作可利用抹除驗證電壓EV執行。對於具有三個程式化位階的記憶胞，ISPP程序的三個通道係以511、512、513表示。在第一通道511中，利用程式化驗證位階PV3設定並建立高臨界電壓523。在第二通道512中，利用程式化驗證位階PV2設定並建立中間臨界電壓522。在第三通道513中，利用程式化驗證位階PV3設定並建立低臨界電壓521。本發明亦可被應用於其他類型之多通道多位階程式化操作。例如，程式化周期可包含將程式化脈衝(program pulses)施加於被選擇的字元線，並對未被選擇的字元線施加通過電壓(pass voltage)。對程式化位階與程式化驗證電壓的後續週期(succeeding cycle)，可施加增加數值的程式化脈衝。
在第一個例子中，可使用下述的多通道參數：
第一通道：利用PV1驗證在Va與Va’範圍內的程式化脈衝數值。
第二通道：利用PV2驗證在Vb與Vb’範圍內的程式化脈衝數值。
第三通道：利用PV3驗證在Vc與Vc’範圍內的程式化脈衝數值。
在Va與Va'範圍內，使用固定增加之步階電壓差ΔV作為ISPP電壓。
在第二個例子中，可使用如下所述的多通道參數：
第一通道：利用步階電壓為ΔV1的PV1，驗證在Va與Va’範圍內的程式化脈衝數值。
第二通道：利用步階電壓為ΔV1的PV2，驗證在Vb與Vb’範圍內的程式化脈衝數值。
第三通道：利用步階電壓為ΔV2的PV3，驗證在Vc與Vc’範圍內的程式化脈衝數值。
其中ΔV2>ΔV1。
第二個例子可能使PV3的高臨界範圍具有較寬的分布，但也能減少所需之程式化周期的數量。
根據前述說明可以得知，需要利用三個通道進行多脈衝程式化程序的做法，需要花費許多時間。此外，每一個脈衝都可能對相鄰之記憶胞產生干擾。
如何減少程式化所需的時間並降低程式化產生的干擾為一個待解決的課題。因此，以下將說明單通道多位階的程式化操作。此處將多位元記憶胞的輸入資料轉換為程式化控制信號，作為進行單通道時，控制程式化周期所使用。第7圖的列表說明資料值與程式化控制信號的對應關係，其中，對每一個記憶胞使用特定的程式化驗證位階。程式化控制信號可儲存於如第1圖的電路中的多位階緩衝器、程式化緩衝器，或是其他可由控制器使用的記憶體內。
此種對應關係可透過邏輯而實現單通道多位階的程式化操作。程式化控制信號或其他的程式化編碼可儲存於第1圖的電路上的多位 階緩衝器、或是控制器可使用的其他記憶體。
此處以程式化編碼(p_code)代表程式化控制信號，程式化控制信號可包含：以一個位元代表每一個驗證位階，以及根據第7圖的表格而產生之兩個位元的記憶胞。因此，與輸入資料"11"對應的程式化編碼為(1、1、1)。輸入資料"10"對應的程式化編碼為(0、1、1)。與輸入資料"00"對應的程式化編碼為(1,0,1)。與輸入資料"01"對應的程式化編碼為(1、1、1)。程式化編碼用於代表在程式化操作期間，施加於記憶胞的驗證位階。再者，程式化編碼的邏輯運算式可用於判斷應禁止或程式化位元線。若程式化編碼為(1、1、1)，則可根據邏輯AND的結果為"1"，而將位元線設定為禁止模式；或者，根據結果為"0"而將位元線設定為程式化模式。邏輯AND的結果為"0"時，也代表至少一個臨界位階將被設定，且尚未通過驗證。
第8A圖說明根據第6圖的一個單通道多位階程式化操作。在第8A圖中，第一條線610代表抹除通道，其中所有的記憶胞被設定為臨界範圍620。第二條線611代表，利用三個程式化驗證位階PV1、PV2、PV3，進行單通多位階程式化操作，進而使一個分頁內的記憶胞位於三個分布範圍621、622、623內。第6圖所示的三個ISPP程序的通道，可被代換為一個單通道多位階的程式化操作。
單通道多位階操作的一種變化，可使用以下的參數。
單通道：利用PV1、PV2、PV3驗證在Va至Vc'範圍內的程式化脈衝數值。
在Va與Vc'範圍內，使用固定增加之步階電壓差ΔV作為ISPP電壓。
第8B圖為比較如第6圖所示之習用的多通道多位階程式化 操作，與第8A圖所示之單通道多位階程式化操作的列表。根據習用技術的操作，執行第一通道ISPP週期Vc時，PV3的程式化脈衝一開始為電壓位階Vc，之後則為結束電壓位階Vc'。在此例子中，每一個脈衝的步階為固定的步階電壓ΔV。PV3通道的程式化擊發次數(number of program shots)可根據Vc'與Vc的差值決定。即，將Vc'與Vc的差值除以步階ΔV的大小後，額外加上一個周期。執行第二通道ISPP週期時，PV2的程式化脈衝一開始為電壓位階Vb，之後則以固定增加之步階電壓差ΔV而為結束電壓位階Vb'。 PV2通道的程式化擊發次數，可根據Vb'與Vb的差值決定。即，將Vb'與Vb的差值除以步階ΔV的大小後，額外加上一個周期。執行第三通道ISPP週期時，PV1的程式化脈衝一開始為電壓位階Va，之後則以固定增加之步階電壓差ΔV而為結束電壓位階Va'。PV1通道的程式化擊發次數，可根據Va'與Va的差值決定。即，將Va'與Va的差值除以步階ΔV的大小後，額外加上一個周期。
對於單通道多位階程式化，圖中的標示為單通道多位階程式化，在一個通道內利用全部的三個程式化位階，由位於電壓位階Va的程式化脈衝開始(類似習用的PV1通道)，並於電壓位階Vc'結束(類似習用技術的PV3通道)。由於電壓脈衝的高度在Va與Va'的範圍、Vb與Vb'的範圍，以及Vc與Vc'的範圍間彼此顯著重疊，在OTM周期內所施加的脈衝數量也相對減少。
關於控制器如何對快閃記憶體，進行單通道多位階的程式化操作的程序，可參看如下之基礎範例。
(1)接收多位階資料，並產生與分頁內的每一條位元線相對 應的程式化編碼
(2)執行多位階驗證操作，判斷記憶胞是否被驗證為程式化編碼所指出的位階
(3)透過驗證程序而更新程式化編碼
(4)接著判斷是否在分頁內的所有記憶胞，都具有程式化編碼所代表的目標臨界電壓。
(5)若非所有的記憶胞都被驗證，則程式化編碼被用於判斷分頁內的位元線之程式化/禁止狀態，以及，在每一個通道增加程式化脈衝的數值時，施加程式化脈衝。
(6)在所有(或如下所述之大部分)的脈衝後，重複進行多位階驗證，直到分頁已經被程式化，或者有錯誤產生。
請參見第9圖，其係單通道多位階程式化操作之簡化流程圖。流程由步驟630開始。首先利用輸入資料，對將被平行進行程式化之位元線產生相對應之程式化編碼(步驟631)。程式化編碼代表在進行程式化操作時，在位元線所施加之驗證位階。此外，程式化編碼的邏輯運算式，可以搭配個別的脈衝，判斷是否要將相對應的位元線偏壓為禁止狀態或程式化狀態。例如：對程式化編碼內的三個位元進行邏輯AND運算，其運算結果為"1"時，將位元線設定為禁止模式；其運算結果為"0"時，代表至少有一個臨界位階被設定，因此無法通過驗證。
在產生所有要被程式化之位元線的程式化編碼後，可執行一驗證程序。驗證程序包含對每一個程式化位階進行一驗證步驟。因此，執行PV1驗證步驟並產生驗證結果PV1_V(步驟632)。此範例假設：當位元 線上的記憶胞通過驗證時，結果為"1"；以及，當位元線上的記憶胞未能通過驗證時，結果為"0"。執行PV2驗證步驟並產生驗證結果PV2_V(步驟633)。 執行PV3驗證步驟並產生驗證結果PV3_V(步驟634)。
驗證結果被用於更新程式化編碼(步驟635)。此時，程式化編碼被設定做為在序列中的第一程式化脈衝使用。此邏輯判斷是否已經施加最大數目之脈衝，或是程式化編碼代表所有的記憶胞均已通過驗證操作(步驟636)。若否，則持續進行程式化操作。利用更新後的程式化編碼，選擇每一條位元線的禁止與程式化條件，並根據所利用的程序(例如：ISPP程序)而選擇施加的程式化脈衝(步驟637)。若在步驟636中，程式化編碼代表所有的記憶胞皆通過驗證，或是已經達到最大的脈衝數量，則停止此操作(步驟638).
請參見第10圖，其係利用典型之ISPP操作進行一序列步驟的臨界電壓分佈。在此圖式中，水平軸為臨界電壓、縱軸為數量。圖式的左上角為脈衝高度的說明。PV1、PV2、PV3的驗證位階標示於水平軸。此圖式說明在位階Va的第一脈衝非常不可能使記憶胞具有通過PV1的臨界電壓。此外，前兩個脈衝幾乎不可能使記憶胞具有通過PV2的臨界電壓。前三個脈衝幾乎不可能使記憶胞具有通過PV3的臨界電壓。
此圖式亦說明最後的三個脈衝被施加於已經通過PV1的記憶胞後。最後的兩個脈衝被施加於已經通過PV2的記憶胞後。此資訊可被用於調整第9圖所述之單通道多位階程式化程序。
第11圖係為在序列內的一個特定脈衝後，用於決定是否對給定的程式化驗證位階執行驗證操作的列表。在此範例中，對於具有位階 介於Va至Va+6*ΔV範圍內的所有脈衝，執行PV1驗證。對於具有位階介於Va+1*ΔV至Va+7*ΔV範圍內的所有脈衝，執行PV2驗證。對於具有位階介於Va+2*ΔV與Va+8*ΔV範圍內的所有脈衝，執行PV3驗證。
由此可知，高的程式化位階並不需要數值小的程式化脈衝，而低的程式化位階並不需要數值高的程式化脈衝。此資訊可用於減少驗證操作所需的次數，並縮短執行程式化操作所需要的時間。連帶的，整體速度可獲得改善，且能舒緩受干擾的情形。
請參見第12圖，其係參考第10、11圖的資訊而改進單通道多位階程式化操作的簡化流程圖。在此範例中，程式化程序由步驟640開始。如前所述，輸入資料被用於產生程式化編碼(步驟641)。透過施加PV1而執行驗證操作，並產生驗證結果PV1_V(步驟642)。接著，判斷ISPP步階電壓是否具有小於Vb的電壓值(例如：透過判斷脈衝數目)。其中，Vb是對記憶胞進行第二程式化位階的起始值(步驟643)。若ISPP步階電壓過低，則流程將略過並執行步驟647。若ISPP步階電壓夠高，則於PV2執行驗證步驟，並產生驗證結果PV2_V(步驟644)。此程序接著判斷ISPP步階電壓的數值是否小於Vc。其中，Vc是對記憶胞進行第三次程式化位階的起始值(步驟645)。若ISPP步階電壓夠高，則於PV3執行驗證步驟，並產生驗證結果PV3_V(步驟646)。若ISPP步階電壓過低，則略過此步驟並直接進行步驟647。如前所述，在步驟647，程式化驗證結果被用於更新程式化編碼。此程序接著判斷是否已經超過最大脈衝數目(maximum pulse count)，以及是否所有被程式化的記憶胞均已通過驗證操作(步驟648)。若否，則此程式化程序持續將遞增的脈衝高度施加於當前的程式化編碼，用以判斷哪 個位元線被偏壓為禁止、哪些位元線被偏壓為程式化。此程序接著回到第一個驗證步驟(步驟642)。在步驟648中，若所有的記憶胞均已通過，且未超過最大脈衝數目，則程序結束(步驟650)。
此程序可以減少在程式化週期內，對較位階執行驗證操作所需的次數。
請參見第13圖，其係另一種改善單通道多位階程序的流程圖。此流程圖可同時減少在程式化周期中，低位階與高位階所需之驗證操作的次數。此程序由步驟651開始。如前所述，輸入資料先被轉換為程式化編碼(步驟652)。接著透過施加PV1而執行驗證程序，並產生結果PV1_V(步驟653)。判斷程式化數值是否介於程式化第二程式化位階的脈衝之位階間。其中，第二程式化位階介於Vb與VMAXb的範圍內(步驟654)。 若當前的脈衝位於此範圍內，則透過施加PV2與產生PV2_V結果而執行驗證操作(步驟655)。若當前脈衝低於此範圍或高於此範圍，則此流程略過並直接進行步驟656。在步驟656中，決定脈衝高度是否高於第三程式化位階的初始脈衝(電壓Vc)。若當前脈衝的位階高於電壓Vc，則透過施加PV3並產生結果PV3_V而進行驗證操作(步驟657)。在步驟656中，若脈衝高度低於第三程式化位階的起始脈衝，則流程直接略過並執行步驟658。
如前所述，驗證結果被用於更新程式化編碼(步驟658)。在步驟659中，流程判斷是否所有的記憶胞均通過驗證，或錯誤條件符合(如：最大脈衝數量)。若步驟659的判斷結果為否定，則程式化操作持續根據當前程式化編碼、脈衝數量與其他參數的控制，施加在ISPP程序的下一個脈衝(步驟660)。在施加脈衝後，判斷ISPP步階電壓是否大於施加至第一程 式化位階的最大數值VMAXa(步驟661)。若未大於極大值，程式化驗證程序由位階PV1開始進行驗證操作(步驟653)。若脈衝數值大於第一次程式化位階的極大值，則此流程略過步驟653，並執行步驟654。此迴圈重覆進行直到所有的記憶胞都通過驗證，或者有錯誤產生時。因此，在步驟659，若所有記憶胞通過或達到最大脈衝數目，則此流程結束(步驟662)。
對3D記憶體而言，可利用多種方式執行單通道多位階程式化操作。第14、15圖說明如第2圖所示之記憶胞的堆疊結構，包含在記憶體結構的堆疊中的8層記憶胞，如何透過一條字元線與一條信號選擇線SSL，選擇第一個記憶胞層的記憶胞群組與第二個記憶胞層的記憶胞群組。
請參見第14圖，其係在堆疊式記憶體結構中，進行程式化的過程，對記憶胞層進行分組的示意圖。為便於說明，此處並未繪式記憶體材料層與周邊的字元線。堆疊的記憶體結構720包含八條位元線722、724、726、728、730、732、734、736，這些位元線被絕緣層區隔(例如：字元線間的738)。這八條位元線電耦接於八層內的記憶胞，並分享一個共用字元線結構(未繪式)。接著，若堆疊內的任何記憶胞被選擇進行程式化，所有的記憶胞都將接觸在共用字元線的高電壓。此種堆疊式的記憶體結構可包含不同層數之記憶胞。
為了減少在同一行中進行程式化而對相鄰之記憶胞造成干擾，第14圖說明將記憶胞層分為第一記憶胞群組與第二記憶胞群組。透過記憶胞群組的畫分，對部分的記憶胞群組進行程式化的同時，可禁止其他的記憶胞群組。對於第一層的記憶胞群組740與第二層的記憶胞群組742內特定多位元位址的記憶胞結構，一次對一個記憶胞群組施加程式化操 作。
請參見第15圖，其係另一種在程式化時，可抑制干擾與防止過度程式化的堆疊式的記憶體結構之示意圖。堆疊式的記憶體結構720包含第一堆疊式位元線722、第二的位元線724、第三堆疊式位元線726、第四堆疊式位元線728、第五堆疊式位元線730、第六堆疊式位元線732、第七堆疊式位元線734、第八堆疊式位元線736。此種結構的特徵為，包含三個記憶胞層的記憶胞群組。在此結構中，第一個記憶胞層的記憶胞群組743包含具有第一位元線722、第四位元線728與第七位元線734的記憶胞。 第二個層的記憶胞群組745包含具有第二位元線724、第五位元線730與第八位元線736的記憶胞。第三個層的記憶胞群組747包含具有第三位元線726與第六位元線732的記憶胞。此種結構係以記憶胞層的記憶胞群組為基礎，在各個記憶胞層的記憶胞群組內的位元線，會被在兩個其他記憶胞層的記憶胞群組內的至少兩個其他的位元線所區隔。此種結構可被用於包含三條或更多位元線的堆疊式記憶體結構，因此每一個記憶胞層的記憶胞群組可包含任何數目的位元線。
進行程式化操作時，第14圖與第15圖的結構可以防止過度程式化(over-programming)。即，在堆疊式的記憶體結構720內，減少在未被選擇的記憶胞內產生的干擾數量。關於對層進行分組進行程式化的資訊可參看由Hung等人於2013年3月14日所申請，標題為「在堆疊式記憶體結構內減少程式化干擾的程式化技術」(PROGRAMMING TECHNIQUE FOR REDUCING PROGRAM DISTURB IN STACKED MEMORY STRUCTURES(2053-1))的第13/827,475號美國專利案，其內容係完全於此 併入作參考。如第2圖所示的3D記憶體，此種將記憶胞層分為記憶胞群組的方式可使用如第16圖所示之單通道多位階程式化程序。
第16圖說明將單通道多位階程式化應用於一記憶胞群組的程序，其流程由步驟750開始。在步驟751中，選擇一個分頁與字元線。 其中分頁是透過如第2圖描述的記憶體結構內的一條串列選擇線SSL而被選擇。接著，輸入資料被用來產生程式化編碼(步驟752)。控制器選擇要被程式化之一個記憶胞層的記憶胞群組(在此範例中，與位元線的記憶胞群組相對應)，其他的記憶胞群組在此周期內將被禁止(步驟753)。接著，執行一個多位階驗證，並根據結果而更新程式化編碼(步驟754)。根據程式化編碼，將程式化脈衝施加於被選擇之記憶胞群組內的位元線(步驟755)。多程式化驗證位階被施加於記憶胞群組內的每一個位元線的脈衝，且其結果用於更新程式化編碼(步驟756)。於步驟757中，判斷所有給記憶胞群組的程式化編碼，是否代表通過所有的驗證位階。若否，在程序中判斷脈衝數量是否達到極大值(步驟758)。若未回到步驟755，則施加在序列中的下一個脈衝。 若在步驟758中，脈衝數目已經超過，則此流程失敗(步驟759)。若步驟757判斷在記憶胞群組內的所有記憶胞都通過驗證，則流程判斷是否分頁的所有記憶胞群組皆已被程式化(步驟760)。或者，在轉換記憶胞群組前，對特定記憶胞群組內的所有字元線進行程式化。若非全部的記憶胞群組皆被程式化(步驟760)，則程序回到步驟753並設定下一個記憶胞群組。若在步驟760中，所有的記憶胞群組皆被程式化，則此流程結束(步驟761)。
對於單通道多位階操作的一種應用(OTM-1)而言，可使用如下所述的參數。
將分頁區分為N個記憶胞群組，其中N可為1、2、3。
利用在Va至Vc'範圍內的程式化脈衝數值進行PV1驗證、PV2驗證、PV3驗證，提供單通道予記憶胞層的記憶胞群組。
在Va與Vc'範圍內，使用固定增加之步階電壓差ΔV作為ISPP電壓。
未被選擇之字元線的通道電壓在Vpasslow與Vpasshigh間動態地改變。
對於單通道多位階操作的第二種應用(OTM-2)而言，可使用如下所述的參數。
將分頁區分為N個記憶胞群組，其中N可為1、2、3。
利用固定的步階電壓ΔV，提供單通道予具有程式化脈衝數值在Va與Vc'之間之記憶胞層的記憶胞群組。
利用PV1驗證在Va與Va'之間的程式化脈衝數值。
利用PV2驗證在Vb與Vb'之間的程式化脈衝數值。
利用PV3驗證在Vc與Vc'之間的程式化脈衝數值。
未被選擇之字元線的通道電壓在Vpasslow與Vpasshigh間動態地改變。
對於單通多位階操作的第三種應用(OTM-3_1)而言，可使用如下所述的參數。
將分頁區分為N個記憶胞群組，其中N可為1、2、3。
利用可變增幅的電壓，提供單通道予具有程式化脈衝數值在Va與Vc'之間之記憶胞層的記憶胞群組。
使用固定增加之步階電壓差ΔV1，對在Va與Va'範圍內的程式化脈衝數值進行PV1驗證。
使用固定增加之步階電壓差ΔV1，對在Vb與Vb'範圍內的程式化脈衝數值進行PV2驗證。
使用固定增加之步階電壓差ΔV2，對在Vc與Vc'範圍內的程式化脈衝數值進行PV3驗證。(ΔV1<ΔV2)
未被選擇之字元線的通道電壓在Vpasslow與Vpasshigh間動態地改變。
對於單通多位階操作的第四種應用(OTM-3_2)而言，可使用如下所述的參數。
將分頁區分為N個記憶胞群組，其中N可為1、2、3。
利用可變增幅的電壓，提供單通道予具有程式化脈衝數值在Va與Vc'之間之記憶胞層的記憶胞群組。
使用固定增加之步階電壓差ΔV，對在Va與Va'範圍內的程式化脈衝數值進行PV1驗證。
使用固定增加之步階電壓差ΔV，對在Vb與Vb'範圍內的程式化脈衝數值進行PV2驗證。
使用步階電壓ΔV2，對在Vc與Vc'範圍內的程式化脈衝數值進行PV3驗證。
針對特定的需求，亦可實施其他類型之單通道多位階程式化操作。對特殊的實施例而言，可將前述說明加以應用並調整程式化操作。
第17、18、19圖說明如何利用"按字元線(by-word line)"程 式化程序，對記憶胞的整個區塊進行程式化。第17圖為如第2圖所示之3D NAND陣列中的一個平面之示意圖。在此範例中，包含四個NAND串列，其中第一個串列為第0分頁的一部分；第二個串列為第1分頁的一部分；第三個串列為第2分頁的一部分；第四個串列為第3分頁的一部分。如前所述，在此配置中，所有在同一層的NAND串列透過一階梯結構而耦接於相同的位元線，並根據偶數與奇數SSL、偶數與奇數GSL的切換而選擇其中的一個NAND串列。較寬的箭頭說明按字元線程式化(by-word line programming)的方向，其係執行如第18圖的流程。
請參見第18圖，其係如第17圖所示，對具有16個分頁的電路程式化64個字元線的順序之列表。程序包含選擇第一字元線並依照分頁0-15的順序而進行程式化操作。如第16圖所述，若需對每一個分頁程式化時，可將其區分為記憶胞群組。
第19圖係為一根據字元線而程式化的程序之流程示意圖。 程序開始於步驟765。首先對字元線上的所有分頁載入相對應的緩衝區(步驟766)。接著，選擇字元線(步驟767)。其次，選擇一個分頁與一個記憶胞群組(步驟768)。接著針對被選擇的分頁與記憶胞群組產生程式化編碼(步驟769)。將一個記憶胞層的記憶胞群組設定為程式化，並將其他記憶胞群組設定為禁止(步驟770)。其後，對於具有被選擇之字元線的被選擇的分頁與記憶胞群組施加單通道多位階程式化程序(步驟771)。此程序接著判斷是否在被選擇之字元線上的分頁都已完成(步驟772)。若否，則程序回到步驟768並選擇下一個分頁。若在分頁內的所有記憶胞群組，以及在區塊內的所有分頁均已完成(步驟772)，則流程將判斷在區塊內的所有字元線是否皆已完 成(步驟773)。若否，程序回到步驟767並選擇下一條字元線。當步驟773判斷所有字元線都完成時，結束整個流程(步驟774)。
將一個根據字元線而進行程式化的流程，應用於如第2圖的偶數與奇數分頁結構時，對於偶數分頁與奇數分頁的執行順序(effective order)並不相同。對於偶數分頁與奇數分頁的其中一種類型而言，進行程式化的方向係由共同源極線開始朝向位元線方向；對於偶數分頁與奇數分頁的另一種類型而言，進行程式化的方向係由位元線開始朝向共同源極線的方向。在程式化程序時，由於位元線的載入改變，對偶數分頁與奇數分頁進行程式化的結果也不相同。連帶的，根據字元線而進行程式化的流程將影響程式化操作的一致性。因此，在某些實施例中，會採用按照分頁程式化的程序。採用按照分頁程式化之程序時，字元線的順序是根據分頁而調整。
第20、21、22圖說明另一種程序，用於對整個區塊進行程式化。此種程序稱為按照分頁而進行程式化。在某些實施例中，與前述之根據字元線的順序而進行程式化的做法相較，此種程序可減少干擾的影響。第20圖說明如第17圖相似的NAND電路。此處較寬的箭頭沿著每一個分頁的偶數與奇數NAND串列而朝上或朝下。第21圖所示的列表說明其順序。在此範例中，先選擇一個分頁後，再對該分頁上的64條字元線執行程式化程序。此範例中的奇數分頁，其程式化順序係由第63字元線朝向第0字元線。此範例中的偶數分頁，其程式化順序與前述方向反向，而由第0字元線朝向第63字元線。基於第2圖的結構，調整方向的目的是為了維持從串列的SSL端往串列的GSL端進行程式化。
請參見第22圖，其係按分頁程式化流程的簡化流程圖。此流程開始於步驟780。在此範例中，對於一個分頁上的所有字元線載入緩衝區(步驟781)。其後，選擇一個分頁與一個記憶胞群組(步驟782)。如前所述，接著，根據位元線(如：SSL側)往共用源極線的順序選擇一條字元線(步驟783)。並且，使用輸入資料對被選定分頁、記憶胞群組、字元線而產生程式化編碼(步驟784)。將一個層的記憶胞群組設定為程式化，並將其他記憶胞層的記憶胞群組設定為禁止(步驟785)。之後，對被選擇的字元線與分頁施加單通道多位階程式化程序(步驟786)。判斷被選擇之分頁上的所有字元線是否均完成(步驟787)。若步驟787的判斷結果為否定，流程再度回到步驟783，並選擇下一條字元線。若步驟787的判斷結果為肯定，代表所有的字元線都已完成。接著，判斷區塊內的所有分頁，或是分頁上的所有記憶胞群組都已經完成(步驟788)。若否，流程重新回到步驟782並選擇下一個分頁。若步驟788的判斷結果為肯定，則此流程結束(步驟789)。
請參見第23圖，其係另一種在程式化程序中，應用單通道多位階程式化操作的示意圖。此範例說明如何執行一種兩個階段的程式化操作。其中，先執行一個第一個(初步)程式化週期，之後再執行一個第二個(目標)程式化週期。如第23圖所述，輸入資料被用於產生程式化編碼(步驟790)。程式化編碼被用於執行第一個階段的程式化程序，其中程式化編碼使用初步程式化驗證位階(步驟791)。之後，程式化編碼再度被用於執行第二階段程式化程時，可在第二階段利用目標程式化位階作為單通道多位階程式化程序(步驟792)。兩個階段的程式化操作可採用不同方式進行，以下說明幾種例子。
按分頁與按字元線程式化操作亦可被應用於單位階記憶胞。 採用兩個階段的程式化操作時，先以一個初步程式化順序設定一個初步的臨界範圍，接著以一個最終程式化順序設定一個目標臨界範圍，讓按分頁程式化的做法可使用較小的程式化緩衝區。在兩個階段的程式化程序中，資料緩衝區包含在進行兩個階段之操作時的完整資料組。按照分頁程式化的做法，特別是如第2圖所示之3D配置方式，可根據此目的而使用較小的資料組。
請參見第24圖，其係一控制器795之特徵的示意圖。此圖式第1圖中的控制器之範例，用於程式化單通道多位階程式化操作，進而對每一個位元線產生相對應的程式化條件與禁止條件，以及，執行初步或目標程式化驗證的模式。輸入至此邏輯的輸入資料包含前述之程式化編碼、脈衝數目(使序列內的脈衝數量可被改變)、用於指示為第一階段程式化周期/第二階段(標示為初步/目標)程式化周期之控制信號，以及代表記憶胞群組邏輯參數之控制信號。此資訊可用於動態控制程式化操作的參數變化，包含如第24圖所示的參數或其他參數(例如：被施加之通道電壓的動態變化、NAND程式化操作等)。
第25至29圖說明幾種利用單通道多位階操作的兩階段程式化操作的變化。
請參見第25圖，其係第一種在兩個階段使用單通道多位階程式化操作之示意圖。第25圖的第一條線810代表將記憶胞的區塊設定為，被程式化為在抹除狀態範圍820。第二條線代表第一階段的程式化通道，其中將目標為第二程式化位階與第三程式化位階的記憶胞之臨界範圍，先移 動至初步程式化範圍819；至於目標為第一程式化位階的記憶胞，則維持在抹除狀態範圍820。第三條線代表第二階段之單通道多位階程式化操作，其中記憶胞被程式化為第一程式化狀態821、第二程式化狀態822、第三程式化狀態823；至於不需要被程式化的記憶胞則維持在抹除狀態範圍820。
如第25圖所述之兩個階段程式化操作的參數，可能包含：將分頁區分為N個記憶胞群組，其中N可為1、2、3。
對具有在Va與Va'範圍之程式化脈衝數值的記憶胞層的記憶胞群組，使用固定增加之步階電壓差ΔV3作為初步通道、使用單獨的初步驗證位階Pre_PV23。
使用前述變化方式(如：第二種應用OTM-2或第三種應用OTM-3_1)之一種，作為記憶胞層的記憶胞群組之目標通道。
參考第26圖，其係第二種在兩個階段使用單通道多位階程式化操作之示意圖。第26圖的第一條線810代表，將記憶胞的區塊設定為被程式化為抹除狀態範圍820。第26圖的第二條線813代表第一階段的程式化通道，其中將目標為第一程式化位階、第二程式化位階、第三程式化位階的記憶胞的臨界範圍，先移動至初步程式化範圍829。第26圖的第三條線814代表第二階段的單通道多位階程式化操作。其中，記憶胞被程式化至第一程式化狀態範圍821、第二程式化狀態範圍822、第三程式化狀態範圍82，不需被程式化的記憶胞則維持在抹除狀態範圍820。
如第26圖所述之兩個階段程式化操作的參數，可能包含：將分頁區分為N個記憶胞群組，其中N可為1、2、3。
對記憶胞層的群組提供初步通道，對於在Va至Va’範圍內 的程式化脈衝數值，使用固定增加之步階電壓差ΔV3、使用單獨的程式化驗證位階Pre_PV123。
對記憶胞層的群組提供目標通道，使用前述討論之各種變化的其中一種。例如第二種變化OTM-2。
請參見第27圖，其係一種在兩個階段均使用單通道多位階程式化操作之示意圖。第27圖的第一條線810代表，將記憶胞的區塊設定為被程式化為抹除狀態範圍820。第27圖的第二條線815代表第一階段的程式化通道。在第一階段的程式化通道中，將目標為第一程式化位階之記憶胞的臨界電壓暫時先移動至第一初步範圍825；將目標為第二程式式化位階之記憶胞的臨界電壓暫時先移動至第二初步範圍826；以及，將目標為第三程式化位階之記憶胞的臨界範圍暫時先移動至第三初步範圍827。第27圖的第三條線816代表，在第二階段的單通道多位階程式化操作。此時，將記憶胞程式化至第一程式化狀態範圍821、第二程式化狀態範圍822、第三程式化狀態範圍823。不需進行目標程式化的記憶胞，則維持在抹除狀態範圍820內。
如第27圖所述之兩個階段程式化操作的參數，可能包含： 將分頁區分為N個記憶胞群組，其中N可為1、2、3。
對具有程式化脈衝數值介於Vaa與Vcc’各層的每一個記憶胞群組提供初步通道時，使用一個利用初步程式化驗證位階的Pre_PV1、Pre_PV2、Pre_PV3之固定的步階ΔV3。對具有在Vaa與Vcc'範圍之程式化脈衝數值的層的記憶胞群組，使用固定增加之步階電壓差ΔV3作為初步通道、使用初步程式化驗證位階Pre_PV1、Pre_PV2、Pre_PV3。
對記憶胞層的記憶胞群組而言，可以採用前述幾種目標通道之變化例的一種，例如第二種變化OTM-1、OTM-2、OTM-3_1或OTM-3_2。 在兩個階段的單通道多位階的應用中，初步通道可應用前述的各種變化，例如雙重OTM-1、雙重OTM-2、OTM-1與OTM-3_1等。
另外一種在兩個階段使用雙重單通道多位階操作的做法，可參看第28圖的說明。第28圖的第一條線810代表，將記憶胞的區塊設定為被程式化為抹除狀態範圍820。第28圖的第二條線817代表，利用第一階段的程式化通道，將目標為第一程式化位階與第二程式化位階的記憶胞之臨界範圍暫時先移動至第一初步範圍839；以及，利用初步程式化驗證位階，將目標為第三程式化位階的記憶胞之臨界範圍移動至最終的第三程式化位階範圍833。其中初步程式化驗證位階被設定為，用於驗證最高臨界程式化狀態的最終程式化位階目標。第28圖的第三條線818代表第二階段的單通道多位階程式化操作。其中，記憶胞被由初步範圍839程式化為第一程式化狀態821與第二程式化狀態822。對於目標為程式化至第三程式化狀態833的記憶胞，此時並未被程式化(或不需要被程式化)。不需進行目標程式化的記憶胞，則維持在抹除狀態範圍820。
如第28圖所述之兩個階段程式化操作的參數，可能包含：將分頁區分為N個記憶胞群組，其中N可為1、2、3。
對程式脈衝數值介於Vaa與Vc’的記憶胞層的記憶胞群組，使用初步通道。在初步通道中，對於在Vaa與Vaa'範圍之脈衝，使用固定增加之步階電壓差ΔV3；以及，對於在Vaa’與Vc’範圍之脈衝，使用固定增加之步階電壓差ΔV2。對於在Vaa與Vaa’範圍之脈衝，將目標為第一程 式化位階與第二程式化位階的記憶胞之臨界範圍暫時先移動至初始程式化驗證位階Pre_PV12。以及，對於在Vc與Vc’範圍之脈衝，將目標為第三程式化位階的記憶胞之臨界範圍，直接移動至末端程式化驗證位階PV3。
對具有在Va與Va'範圍之程式化脈衝數值的記憶胞層的記憶胞群組，於目標通道施加PV1並使用固定增加之步階電壓差ΔV；對具有在Vb與Vb'範圍之程式化脈衝數值，施加PV2並使用固定增加之步階電壓差ΔV，將目標為第一程式化位階與第二程式化位階的記憶胞之臨界範圍移動至範圍821、822。未被選擇之字元線的通道電壓在Vpasslow與Vpasshigh間動態地改變。
再者，另一種在兩個階段使用雙重單通道多位階操作的做法，可參看第29圖的說明。第29圖的第一條線810代表，將記憶胞的區塊設定為被程式化為抹除狀態範圍820。第29圖的第二條線890代表，在第一階段的程式化通道中，透過將初步程式化驗證位準設定為個別的初步程式化目標位準的方式，將目標為第一程式化位階與第二程式化位階的記憶胞之臨界範圍暫時先移動至第一初步範圍835與第二初步範圍826；以及，利用初步程式化驗證位階，將目標為第三程式化位階的記憶胞之臨界範圍移動至最終的第三程式化位階範圍833。其中，初步程式化驗證位階被設定為，用於驗證最高臨界程式化狀態的最終程式化位階目標。第29圖的第三條線818代表第二階段的單通道多位階程式化操作。其中，記憶胞被由第一初步範圍835、826程式化為第一程式化狀態821與第二程式化狀態822。對於目標為程式化至第三程式化狀態833的記憶胞，此時並未被程式化(或不需要被程式化)。不需進行目標程式化的記憶胞，則維持在抹除狀態範圍820。
如第29圖所述之兩個階段程式化操作的參數，可能包含：將分頁區分為N個記憶胞群組，其中N可為1、2、3。
對程式脈衝數值介於Vaa與Vc’的記憶胞層的記憶胞群組，使用初步通道。在初步通道中，對於在Vaa與Vaa'範圍之脈衝，使用固定增加之步階電壓差ΔV3；以及，對於在Vaa’與Vc’範圍之脈衝，使用固定增加之步階電壓差ΔV2。對於在Vaa與Vaa’範圍之脈衝，將目標為第一程式化位階的記憶胞之臨界範圍暫時先移動至初始程式化驗證位階Pre_PV1。對於在Vbb與Vbb’範圍之脈衝，將目標為第二程式化位階的記憶胞之臨界範圍暫時先移動至初始程式化驗證位階Pre_PV2。以及，對於在Vc與Vc’範圍之脈衝，將目標為第三程式化位階的記憶胞之臨界範圍，直接移動至末端程式化驗證位階PV3。
對具有在Va與Va'範圍之程式化脈衝數值的記憶胞層的記憶胞群組，於目標通道施加PV1並使用固定增加之步階電壓差ΔV；對具有在Vb與Vb'範圍之程式化脈衝數值，施加PV2並使用固定增加之步階電壓差ΔV，將目標為第一程式化位階與第二程式化位階的記憶胞之臨界範圍移動至範圍821、822。未被選擇之字元線的通道電壓在Vpasslow與Vpasshigh間動態地改變。
請參見第30圖，其係一個兩個階段的程式化操作的流程，其中，第一階段與第二階段其中的至少一個是單通道多位階程式化操作。進行兩階段程式化操作時，控制器必須維持在兩個階段進行程式化所需的資料。因此，若對一個完整的8K區塊執行第一個階段，並對此8K區塊執行第二個階段，則控制器需要使用大量的緩衝區，用以在兩個階段中，對 同一列的每一個區塊維持8K個記憶胞的資料。第30圖的流程可用於減少所需的緩衝區的大小。在第30圖中，假設每個區塊包含16個分頁，同一列內的每一個區塊具有兩組(set)512個記憶胞。則用於將資料寫至兩組512個記憶胞。
第30圖的流程開始於步驟900。首先載入對分頁進行程式化的資料緩衝區(步驟901)。其後，對一列中的每一個區塊內選擇一個分頁。例如，對第2圖所示的記憶體，設定適當的SSL切換(步驟902)。之後，進行一個"按照分頁"的程式化程序。分頁程式化程序由選擇一第一字元線開始。接著，由位元線或SSL端，依序進行至源極線、GSL端(步驟903)。在當前字元線進行第一階段的程式化操作(步驟904)。該程序判斷當前字元線是否為排序中的第一條字元線(步驟905)。若是，則於步驟903選擇區塊內的下一條字元線。若當前字元線並非第一條字元線，則此流程將判斷當前字元線是否為排序中的最後一條字元線(步驟906)。若當前字元線亦非最後一條字元線，則對已經進行第一階段程式化的前一條字元線，進行第二階段的程式化(步驟907)。若步驟906判斷此字元線為最後字元線，則對此最後字元線(步驟908)進行第二階段程式化操作。之後，對被選擇分頁而言，第二階段程式化流程結束(步驟909)。
第30圖的步驟904為第一階段程式化操作，其做法可採用前述範例的期中一種，包含：使用單通道單個初步位階操作、單通道多個初步位階操作，或是單通道操作搭配初步位階操作與目標位階操作之組合。相似的，第30圖的步驟907、步驟908為第二階段的程式化操作，其作法可採用前述範例的期中一種，包含：被設定為目標程式化驗證位階之單通 道多位階操作的變化。
前述第30圖的例子是一個按分頁的周期，可用於減少某些記憶體配置產生的干擾。前述過程亦可透過“按字元線”程序而進行，用以減少與控制器相關的區塊操作時，需要使用之緩衝區的大小。但是，因為字元線上的分頁的數量，可能高於在一個分頁上的字元線的數量，使用"按分頁(by-page)"程式化可能只需要使用較小的緩衝區。
本案說明了單通道多位階程式化程序，以及增量步階脈衝程式化。其中，當字元線的電壓因為每一個程式化脈衝而以電壓步階增加時，位元線被偏壓為禁止或程式化。在其他實施例中，單通道多位階程式化程序可能與程式化周期相關。其中使用其他類型的偏壓，使利用程式化脈衝產生目標記憶胞的程式化位階之步驟改變。例如：當位元線的電壓脈衝位階隨著周期改變時，字元線的電壓脈衝的位階仍可維持定值。針對特定的記憶體結構與記憶胞類型，亦可採用其他方式實現程式化脈衝偏壓的設定。
此處所說明的記憶體裝置包含單通道多位階程式化程序，能在對高密度之多位階記憶體進行程式化的操作時，大幅減少所需之程式化脈衝的數量。此外，程式化干擾與通道電壓干擾亦得以減少。再者，程式化的速度亦獲得提升。
為了實現多位元的儲存，在進行多位階記憶胞操作時，需要對脈衝序列內的每一個程式化脈衝進行驗證。對兩個位元的記憶胞而言，需要進行三次的驗證。對三個位元的記憶胞而言，需要進行七次的驗證。在單通道多位階程式化程序中，可以透過刪除高臨界電壓驗證的步驟，減 少在序列中對較先的脈衝進行驗證的次數；以及，透過限制低臨界電壓驗證的步驟，減少在序列中較遲的脈衝進行驗證的次數。
與習用技術所採用之，多個通道、對每個通道單獨驗證的方法相較，本發明能大幅改善程式化的結果。對於特殊的記憶體結構而言，可採用不同方式之單通道多位階程式化程序。
為了減少對相鄰記憶胞之程式化位階產生干擾，單通道多位階程式化程序亦可被應用於階段式的程式化序列。
動態通道電壓會根據所施加之程式化脈衝而調整，可搭配單通道多位階程式化程序而使用。
單通道多位階程式化程序可被應用於階段式的程式化操作，進而減少型樣效應(pattern effects)的干擾。
在前述說明的實施例中，係以第2圖的架構說明程式化操作。 這些操作方式在經過調整後，可被應用於3-D記憶體架構與其他類型的記憶體架構。
需留意的是，儘管前述實施例的說明，係以快閃記憶體(flash memory)的程式化為主，但是這些操作亦可經過調整後，進一步被應用於其他類型的記憶胞。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
620‧‧‧臨界範圍
621、622、623‧‧‧分布範圍
610‧‧‧第一條線
611‧‧‧第二條線

Claims (24)

  1. 一種操作多位元記憶胞的方法，包含以下步驟：為程式化複數個多位階記憶胞而儲存一資料集，該資料集代表各該記憶胞係為複數個程式化狀態之一者，或為一禁止狀態，其中該等程式化狀態係對應於該等多位階記憶胞之複數個程式化目標位階；以及對該等多位階記憶胞執行複數個程式化週期，其中該等程式化週期之一者係包含：對於在該等程式化狀態之複數個多位階記憶胞，施加一程式化偏壓；在施加該程式化偏壓後，利用該等程式化狀態中的複數個程式化狀態，對一部分之該等多位階記憶胞施加複數個程式化驗證步驟，使該部分之該等多位階記憶胞透過在所指示程式化狀態的程式化目標位階驗證而由該等程式化狀態變化為該禁止狀態。
  2. 如申請專利範圍第1項所述之方法，其中該等多位階記憶胞係包含電荷捕捉記憶胞，且該等程式化目標位階係為臨界電壓位階。
  3. 如申請專利範圍第1項所述之方法，其中執行該等程式化週期係包含一程式化週期的序列，其中在該等程式化狀態之該等多位階記憶胞的程式化位階係逐漸增加。
  4. 如申請專利範圍第1項所述之方法，其中執行該等程式化週期係包含在至少一程式化週期內，對在該等程式化狀態之該等 多位階記憶胞施加該程式化偏壓；以及在施加該程式化偏壓後，對該等程式化狀態之一者僅進行一程式化驗證步驟。
  5. 如申請專利範圍第1項所述之方法，其中執行該等程式化週期係包含在至少一程式化週期內，對在該等程式化狀態之一者的多位階記憶胞施加該程式化偏壓；以及，在施加該程式化偏壓後，施加複數個程式化驗證步驟，其中該等程式化驗證步驟係包含對於各該程式化目標位階進行一程式化驗證步驟。
  6. 如申請專利範圍第1項所述之方法，其中該記憶體係包含複數層堆疊式的多位階記憶胞，以及包含將該等多位階記憶胞區分為複數個記憶胞群組，其中一第一記憶胞群組係包含一第一個記憶胞層的群組，且一第二記憶胞群組係包含一第二個記憶胞層的群組，以及其中於執行該等程式化週期係時，包含：在該第二記憶胞群組的該等多位階記憶胞係為該禁止狀態時，對該第一記憶胞群組內的該等多位階記憶胞施加一第一程式化週期的序列，以及，在該第一記憶胞群組的該等多位階記憶胞係為該禁止狀態時，對該第二記憶胞群組內的該等多位階記憶胞施加一第二程式化週期的序列。
  7. 如申請專利範圍第6項所述之方法，其中該等記憶胞群組係包含至少三個記憶胞群組，且各該記憶胞群組內的位元線係被其兩個記憶胞群組的至少其他兩根位元線所分開。
  8. 如申請專利範圍第1項所述之方法，其中係於該等周期改變該程式化偏壓。
  9. 如申請專利範圍第1項所述之方法，其中在該至少一程式化週期內的該等程式化驗證步驟係包含：判斷在該等程式化狀態的記憶胞，透過多於複數個臨界電壓之一者的驗證。
  10. 如申請專利範圍第1項所述之方法，其中在一程式化週期施加之該程式化偏壓係包含：在一字元線施加一字元線電壓，其中該字元線係被共同耦接於該等多位階記憶胞，且一被選擇的程式化設定偏壓與一程式化禁止偏壓被施加於與該等多位階記憶胞耦接之複數條位元線。
  11. 如申請專利範圍第1項所述之方法，其中包含以下步驟：在進行該等程式化周期前，使用一初步程式化序列。
  12. 如申請專利範圍第11項所述之方法，其中該初步程式化序列係包含一個或複數個初步程式化週期，其中在一初步程式化週期內，施加一程式化偏壓於在該等程式化狀態之一者的多位階記憶胞；以及，在施加該程式化偏壓後，在至少一初步程式化位階施加至少一初步程式化驗證步驟。
  13. 如申請專利範圍第11項所述之方法，其中該初步程式化序列係包含：執行複數個初步程式化週期，其中在至少一初步程式化週期內，施加一程式化偏壓於在該等程式化狀態之該等多位階記憶胞，以及在施加該程式化偏壓後，施加複數個程式化驗證 步驟，其中包含對複數個初步程式化位階之一者進行一初步程式化驗證步驟。
  14. 如申請專利範圍第13項所述之方法，其中對各該初步程式化位階進行該初步程式化驗證步驟係包含：對各該初步程式化位階施加不同的初步程式化驗證電壓。
  15. 如申請專利範圍第13項所述之方法，其中對各該初步程式化位階進行該初步程式化驗證步驟係包含：對至少一個初步程式化位階施加複數個第一初步程式化驗證電壓；以及對具有一最高目標臨界電壓之該等初步程式化位階之一者，施加一第二初步程式化驗證電壓，其中該第二初步程式化驗證電壓係被設定為驗證以一最高臨界程式化狀態為目標的該初步程式化位階。
  16. 如申請專利範圍第1項所述之方法，其中該記憶體係包含複數個記憶胞的分頁，且一個分頁係包含耦接於一組N條位元線與一組M條字元線的記憶胞，且該等多位階記憶胞包含共同耦接於一字元線之一被選擇分頁內的複數個記憶胞。
  17. 如申請專利範圍第16項所述之方法，其中係包含：於選取一記憶胞的分頁後，程式化在記憶胞的一個分頁，根據包含選擇該分頁，並接著依序選擇並程式化該分頁內的每一條字元線的順序。
  18. 如申請專利範圍第1項所述之方法，其中該記憶體係包 含複數層堆疊式的多位階記憶胞，以及包含將該等多位階接記憶胞區分為複數個記憶胞群組，其中記憶胞的一第一記憶胞群組係包含一第一個記憶胞層的群組，且一記憶胞的第二記憶胞群組係包含一第二個記憶胞層的群組；其中該記憶體係包含複數個記憶胞的分頁，且一個分頁係包含耦接於一組N條位元線與一組M條字元線的記憶胞，且該等多位階記憶胞包含共同耦接於一字元線之一被選擇分頁內的複數個記憶胞；以及透過對連續的複數個多位階記憶胞進行儲存與執行而程式化一個記憶胞分頁，其中係包含依序進行以下步驟：在選擇該分頁後，選擇在該第一記憶胞群組內的該分頁之記憶胞；依序選擇在該分頁內的各字元線；選擇在該第二記憶胞群組內的該分頁之記憶胞；以及依序選擇在該分頁內的各字元線。
  19. 如申請專利範圍第18項所述之方法，其中該記憶體包含記憶胞的串列，各該串列的一端透過一第一開關耦接於N條位元線之其一，各該串列的另一端並透過一第二開關耦接於參考電壓的源極，且依照分頁內的每一字元線順序選取的步驟係包含以下步驟：由在該串列上最接近該第一開關的記憶胞開始選取；以及繼續選取該串列上的記憶胞，直到該串列上最接近第二開關 的記憶胞。
  20. 如申請專利範圍第18項所述之方法，其中該等記憶胞群組係包含至少三個記憶胞群組，且各該記憶胞群組內的位元線係被其他兩個記憶胞層的記憶胞群組之至少其他兩根位元線所分開。
  21. 一種操作記憶體的方法，該記憶體包含複數個記憶胞的分頁，且一個分頁係包含與一組N條位元線與一組M條字元線耦接的複數個記憶胞，該方法包含以下步驟：根據一順序而在依序選擇該分頁並選取在該分頁中的各條字元線後，執行一程式化操作程序，其中該記憶體係為一記憶胞的3D陣列，包含被配置為複數層通道的堆疊，包含複數個奇數堆疊與複數個偶數堆疊，該等奇數堆疊係透過位元線接觸結構而中止於一區塊的一第一側，該等偶數堆疊係透過位元線接觸結構而中止於該區塊的一第二側，其中該順序係包含由該堆疊上與該位元線接觸結構相鄰之一位元線開始程式化。
  22. 如申請專利範圍第21項所述之方法，其中該記憶體係包含複數層堆疊式的多位階記憶胞，以及包含將該等多位階記憶胞區分為複數個記憶胞群組，其中一第一記憶胞群組係包含一第一記憶胞層的群組，且一記憶胞的第二記憶胞群組係包含一第二記憶胞層的群組；以及依下述步驟對被選定的記憶胞分頁程式化： 在選擇該分頁後，選擇在該第一記憶胞群組內的該分頁之記憶胞；依序選擇在該分頁內的各字元線；選擇在該第二記憶胞群組內的該分頁之記憶胞；以及依序選擇在該分頁內的各字元線。
  23. 如申請專利範圍第22項所述之方法，其中該等記憶胞群組包含至少三個記憶胞群組，且各該記憶胞群組內的該等位元線係由兩個不同記憶胞層的記憶胞群組內的字元線所區隔。
  24. 如申請專利範圍第21項所述之方法，其中該記憶體包含記憶胞的串列，各該串列的一端透過一第一開關耦接於N條個位元線之其一，各該串列的另一端並透過一第二開關耦接於參考電壓的源極，且依照該順序而選取分頁內的每一字元線之步驟係包含以下步驟：由在該串列上最接近該第一開關的記憶胞開始選取；以及繼續選取該串列上的記憶胞，直到該串列上最接近第二開關的記憶胞。
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