TWI518512B - 使用資料匯流排反轉訊號以減少同時之切換輸出之裝置與方法 - Google Patents

使用資料匯流排反轉訊號以減少同時之切換輸出之裝置與方法 Download PDF

Info

Publication number
TWI518512B
TWI518512B TW100112428A TW100112428A TWI518512B TW I518512 B TWI518512 B TW I518512B TW 100112428 A TW100112428 A TW 100112428A TW 100112428 A TW100112428 A TW 100112428A TW I518512 B TWI518512 B TW I518512B
Authority
TW
Taiwan
Prior art keywords
data
data bus
slots
line
global
Prior art date
Application number
TW100112428A
Other languages
English (en)
Other versions
TW201202938A (en
Inventor
葛蘭Ａ 戴爾斯
史瓦特Ａ 裴特勒
Original Assignee
高級微裝置公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 高級微裝置公司 filed Critical 高級微裝置公司
Publication of TW201202938A publication Critical patent/TW201202938A/zh
Application granted granted Critical
Publication of TWI518512B publication Critical patent/TWI518512B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Bus Control (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Information Transfer Systems (AREA)

Description

使用資料匯流排反轉訊號以減少同時之切換輸出之裝置與方法
本發明一般係關於計算系統，尤係關於用於減少使用資料匯流排反轉訊號的同時切換輸出之方法和裝置。
在計算系統中，動態記憶體裝置用來儲存處理器或其他計算裝置在其運作期間時使用的大量資料。資料係於記憶體匯流排上傳輸於計算裝置和記憶體裝置之間。在此種電子系統中，用於驅動電性“1“與驅動電性“0”，常見存在不同功耗需求。例如，在一些雙資料率(double data rate；DDR)同步動態隨機存取記憶體(SDRAM)，驅動“0“比驅動“1”消耗更多的功率。
資料匯流排反轉(DBI)是I/O訊號技術，其目的是對於交替信號狀態(alternate signaled states)之間的功率消耗是不對稱的系統藉由選擇性地反轉系統之資料匯流排以降低直流功率消耗。在位元傳輸時間期間，通訊資料之裝置(即，用於寫操作之處理器或用於讀操作之記憶體)計數在匯流排上驅動的0的數目，如果超過一半匯流排是電性0，則反轉匯流排狀態。切換DBI指標位元以顯示匯流排反轉已經發生。如果在位元傳輸時間中的之0和1的數目小於或等於匯流排寬度的一半，則不會發生反轉。當接收裝置處理資料時，DBI指標位元被用作觸發裝置以再次反轉資料去重構原始資料模式。在這種方式下，在位元傳輸時間中傳輸的1的平均數目增加，從而降低直流功率。匯流排反轉也可用於位址線的情況。因此，本文中所使用的術語資料匯流排反轉一般適用於任何類型的匯流排反轉，如DQ匯流排或位址匯流排。
DBI也有減少同時切換輸出(SSO)之特性，定義為於兩個連續位元時間傳輸中變為1之輸出之數目減去變為0之輸出之數目之絕對值。在傳輸1比傳輸0低功率之系統中，傳輸之DBI位元定義無反轉為1和反轉為0。如果所有位元傳輸時間需要反轉(如，將轉為1的0之位元流)，且在最後資料傳輸時間之後傳輸DBI向量，系統發現最壞情況，最後資料傳輸全為1和DBI位元傳輸全為0的SSO過渡。因此，DBI可以引入新的SSO問題，並降低整體SSO效益。
本文件的本章節係意圖來引進與以下敘述並保護的本揭露有關的先前技術的各種態樣。本章節提供背景資訊來促進本揭露的各種態樣的較佳的了解。應了解到，本文件的本章節的陳述係以此觀點被解讀，而非作為先前技術的承認。本揭露係關於克服或至少減少以上闡述的一個或更多個問題。
為了提供本揭露的一些態樣的基本了解，以下表達本揭露的簡單發明內容。本內容並非係本揭露的詳細概述。並非意圖要辨識本揭露的關鍵或重要的元件或劃出本揭露的範疇。其唯一目的是要以簡單的形式表達一些概念來作為隨後討論的更詳細的敘述的揭幕。
本發明之一種態樣是係可見於一種裝置，包括定義通訊資料用之資料匯流排的複數個資料線。控制器係可操作來通訊使用複數個資料時槽之資料匯流排上之複數個資料傳輸，其中對於資料時槽之至少一個子集，控制器係可操作來通訊指示在關聯的資料時槽期間通訊的位元被反轉的關聯的資料匯流排反轉指標，資料傳輸之子集用之資料匯流排反轉指標係可分群為資料匯流排反轉向量，且控制器係可操作來通訊指示資料匯流排反轉向量之反轉之全域資料匯流排反轉指標。
本發明之另一種態樣是可見於一種方法，包括：於定義使用複數個資料時槽之資料匯流排之複數個資料線上通訊複數資料傳輸；對於資料時槽之至少一個子集，通訊指示在關聯的資料時槽期間通訊的位元被反轉的資料匯流排反轉指標，其中資料傳輸之子集用之資料匯流排反轉指標係分群為資料匯流排反轉向量；以及通訊指示資料匯流排反轉向量之反轉之全域資料匯流排反轉指標。
以下將敘述本揭露的一個或更多個特定實施例。本揭露尤其並非來將實施例及包含於此處的描繪加以限制，而是來將那些含有實施例的部分及不同實施例的元件的組合的實施例的修改的形式包含在附加申請專利範圍的範疇內。應了解到，在任何此種實際實施的發展中，例如在任何工程或設計計畫中，必須做出各種實施特殊決定以達成開發者的特定目標，例如遵循隨著一個實施與另一個而變化的系統相關的及商業相關的約束。再者，應了解到，此種開發努力也許係複雜且耗時的，但對於具有本揭露的益處的通常知識者來說，僅係進行設計、製造及生產的例行工作。在本申請中，對於本揭露，除非明確地指定為「關鍵的」或「必要的」，否則不會被認為是關鍵的或必要的。
將參考附加圖式敘述本揭露。示意地描繪在圖式中的各種結構、系統及裝置僅係為了說明目的且以不隱藏發明所屬技術領域中具有通常知識者已知的本揭露的細節。雖然附加的圖式係包含來敘述及說明本揭露的說明例子。在此使用的文字及用語應了解並解釋成具有相關領域中具有通常知識者所了解的那些文字及用語所組成的意義。無特定意義的術語或用語，即，與發明所屬技術領域中具有通常知識者所了解的原有及慣用的意義不同的定義，係藉由在此一致使用的術語或用語所意味。為了術語或用語具有特定意義的延伸，即，不同於發明所屬技術領域中具有通常知識者所了解的意義，此種特定定義將以直接且不含糊地提供特定定義于術語或用語的明確的方式而清楚地規定在說明書中。
現在參考圖式，其中相似的參考符號對應各視圖相似的組件，具體而言，參考第1圖，本揭露應該被敘述在耦合有外部記憶體105的微處理器100的上下文中。熟練技藝的人士將理解電腦系統可從這些和其他組件構成。
在實施例中，微處理器100採用一對實質類似的模組，模組A 110和模組B 115。模組110、115包括類似的處理能力。模組110、115係在軟體控制下從而投入於處理例如外部記憶體105的存取記憶體及/或例如共享L3快取120的快取及/或內部快取(未顯示)。提供整合記憶體控制器125，以於記憶體匯流排130上將模組110、115與外部記憶體105接合。熟此技藝者可明白，每一模組110、115可包括用於執行其他有用的任務的額外電路。
在一般情況下，記憶體匯流排130包括資料線(DQ)、位址線(AD)和控制線(CTL)，如晶片選擇(CS)、寫致能(WE)、群組選擇(BS)、行存取重複(CAS)、列存取重複(RAS)、資料遮罩(DM)和時脈(CLK)。在實施例中，外部記憶體105是雙倍資料傳輸(DDR)記憶體，其中資料可於時脈訊號之上升緣和下降緣上傳輸。
使用資料匯流排反轉(DBI)方式通訊的整合記憶體控制器125和外部記憶體105，其中可反轉DQ線和/或位址線上驅動的位元，以藉由限制同時開關輸出(SSO)之數目來減少裝置之功耗或減少雜訊。為說明之目的，下面的例子有關於DQ線之反轉，然而，這些概念可以適用於任何匯流排，如位址匯流排。一般情況下，資料傳輸佔用n時槽，而資料匯流排反轉是由n位元DBI向量控制，向量內之每個位元表示是否在時槽之相關的位元已被反轉。除了傳統的DBI向量，全域DBI(DBIG)位元被用來表示是否DBI向量本身已被反轉。假如全域DBI控制增加控制程度，功率節省和/或雜訊性能不會受到DBI向量的損害。
在一些實施例中，全域DBI位元可在資料時槽內通訊，而在其他的實施例中，全域DBI位元可以使用邊帶訊號(即資料傳輸之位元之外)通訊。
如第2圖至第5圖所示，說明使用邊帶訊號之用於通訊全域DBI控制位元之第一拓撲。在第2圖中的實施例中，假設外部記憶體105有8位元資料匯流排和使用8資料時槽、1 DBI控制時槽和1循環冗餘檢查(Cyclic Redundancy Check)時槽執行資料傳輸。另假設，“1”之位元值是外部記憶體105用之低功率狀態。傳統上，寫操作過程中顯示DQ線140上資料有效時，使用資料遮罩(DM)線135。如果DM位元為資料槽聲明，則忽略資料。在讀操作時通常DM線135是未使用的。依據本實施例，以雙向方式使用DM線135以通訊DBI訊號訊息，如第3圖所示之寫操作，和如第4圖或5所示之讀操作。
如第3圖之寫操作所示，傳統執行資料時槽0-7，其中使用DM位元以選擇性地遮蔽正寫入的位元。在時槽8時，DBI向量145於DQ線140上通訊顯示是否在前資料槽之位元組已被反轉。全域DBI位元(DBIG)150使用DM線135通訊。因此，如果DBIG位元150被聲明，外部記憶體105被發訊號DBI向量145本身已被反轉。回應DBIG位元150之聲明，在外部記憶體105之控制器反轉DBI向量145，然後使用反轉值用於處理資料時槽之位元組。
如第4圖之讀操作所示，傳統執行資料傳輸槽0-7，與DM位元為未使用(即，保持於“1”之低功率狀態)。在時槽8時，DBI向量145於DQ線140上通訊顯示是否在前資料時槽之位元組已被反轉。在DBI時槽8時，全域DBI位元(DBIG)150使用DM線135通訊。因此，如果DBIG位元150被聲明，記憶體控制器125被發訊號DBI向量145本身已被反轉。回應DBIG位元150之聲明，記憶體控制器125反轉DBI向量145，然後使用反轉值用於處理資料時槽之位元組。
第5圖顯示讀操作之另一實施例，傳統執行資料時槽0-7，但DM線135用來通訊DBI向量145。在資料槽8，傳送CRC資料，而DBIG位元150使用DM線135通訊。
現在轉到第6圖和7，描述另一實施例，不使用邊帶訊號於通訊全域DBI訊息。如第6圖所示外部記憶體105可包括兩個4位元DDR記憶體155，160之群組組為8位元的配置。透過使用模式暫存器，記憶體155被指定為偶群組，記憶體160被指定為奇群組。偶群組155和奇群組160之DQ線140由群組交叉。為額外的群組重複這種交叉模式。在實施4位元，資料遮罩線通常不用於記憶體155、160，所以沒有邊帶腳用於傳送全域DBI訊號。如第7圖所示，致能全域DBI使用，DBI實施之資料槽之數目減少，以及DQ線140上隨每一記憶體155、160之減少的DBI向量165、170傳送全域DBI位元150。
傳統於資料槽0-7之半位元組通訊。然而，比起提供有8位元對應8資料時槽之DBI向量，每一DBI向量165、170只涉及6時槽。在所示的實施例中，對於資料槽0-5，偶模式記憶體155之DBI向量165實施DBI，對於資料槽2-7，奇模式記憶體實施DBI。偶模式記憶體155之時槽6和7之半位元組與奇模式記憶體155之時槽0和1之半位元組從不反轉。控制時槽8和9上通訊DBI向量165、170。全域DBI向量175、180也於控制時槽8和9傳送，DBIA位元顯示假如DBI向量165、170之時槽8部分已反轉，DBIB位元顯示假如DBI向量165、170之時槽9部分已反轉。
使用這種方法，可以避免位元傳輸槽7和8之間和槽8和9之間的8位元的最大8 SSO。雖然因為有四槽，只有一半位元組由DBI涵蓋，DC功率節省有輕微減少。兩群組155、160上的SSO減少是優於各群組單獨之SSO的特性。雖然為單一群組之SSO的特性最壞的情況為4，兩相鄰的群組上，SSO限於最大為6。
所述之DBI訊號技術以最小的SSO致能DBI。對有邊帶訊號之x8/x16裝置進行全域DBI位元150，SSO小於4。對沒有邊帶訊號之X4裝置，8位元上SSO最大是6。降低功耗可降低散熱需求，延長電池的使用壽命。減少SSO改善雜訊性能，可增加記憶體匯流排操作之最高頻率。
以上敘述的特殊實施例僅係說明用，對於具有在此處的教示的獲利的本技術領域之人士，將本揭露修改及以不同但等效的方式實施係顯而易見的。再者，顯示在此的結構或設計的細節並非用於作為限制，限制係以下敘述的申請專利範圍。因此明顯可見的，可改變或修改以上所述的特殊實施例且所有此種變化皆被視為在本揭露之範疇及精神內。據此，在此所尋求的保護係闡述在以下的申請專利範圍中。
依據本揭露的一個實施例的一種裝置包含定義通訊資料用之資料匯流排的複數個資料線。控制器係可操作來通訊使用複數個資料時槽之資料匯流排上之複數個資料傳輸，其中對於資料時槽之至少一個子集，控制器係可操作來通訊指示在關聯的資料時槽期間通訊的位元被反轉的關聯的資料匯流排反轉指標，資料傳輸之子集用之資料匯流排反轉指標係分群為資料匯流排反轉向量，且控制器係可操作來通訊指示資料匯流排反轉向量之反轉之全域資料匯流排反轉指標。
裝置可更包含訊號線，且控制器係可操作來在訊號線上通訊全域資料匯流排反轉指標。
訊號線係可為資料遮罩線。
資料匯流排反轉向量係於除了複數個資料時槽以外之控制時槽中之資料線上通訊，且控制器係可操作來在寫操作期間於資料遮罩線上通訊用於資料傳輸之資料遮罩資訊以及在控制時槽期間於資料遮罩線上通訊全域資料匯流排反轉指標。
控制器係可操作來在控制時槽期間於資料遮罩線上通訊全域資料匯流排反轉指標。
資料匯流排反轉向量係於除了複數個資料時槽以外之控制時槽中之資料線上通訊，且控制器係可操作來在控制時槽期間於資料遮罩線上通訊全域資料匯流排反轉指標。
資料匯流排反轉向量係可於除了複數個資料時槽以外之控制時槽中之資料線上通訊。
全域資料匯流排反轉指標係可在控制時槽期間於資料線上通訊。
資料線可分群至第一組和第二組。資料匯流排反轉向量可具有與第一組相關的第一部分和與第二組相關的第二部分。第一部分涵蓋資料時槽之第一子集，第二部分涵蓋時槽之第二子集，且不包括在第一子集中之資料時槽不重疊不包括在第二子集中之資料時槽。
第一組與第一記憶體相關且第二組與第二記憶體相關。控制器可為記憶體控制器，可將控制器整合至記憶體裝置中。
裝置可更包括處理器以及記憶體。複數個資料線可將處理器連接至記憶體。
資料匯流排可為位址匯流排。
依據本揭露的一個實施例的一種方法可包含：於定義使用複數個資料時槽之資料匯流排之複數個資料線上通訊複數個資料傳輸；對於資料時槽之至少一子集，通訊指示在關聯的資料時槽期間通訊的位元被反轉的資料匯流排反轉指標，其中資料傳輸之子集用之資料匯流排反轉指標係分群為資料匯流排反轉向量；以及通訊指示該資料匯流排反轉向量之反轉之全域資料匯流排反轉指標。
通訊全域資料匯流排反轉指標可包括通訊使用資料線之至少一者之全域資料匯流排反轉指標。
資料匯流排反轉向量可涵蓋少於資料時槽的總數，且全域資料匯流排反轉指標可在至少一個控制時槽期間與資料匯流排反轉向量通訊。
通訊全域資料匯流排反轉指標可包括通訊使用除了資料線以外與資料匯流排相關的訊號線之全域資料匯流排反轉指標。
100．．．微處理器
105．．．外部記憶體
110．．．模組A
115．．．模組B
120．．．共享L3快取
125．．．整合記憶體控制器
130．．．記憶體匯流排
135．．．資料遮罩線
140．．．資料線
155．．．偶群組
160．．．奇群組
以上參考附加圖式敘述本揭露，其中類似的元件符號表示類似的元件：
第1圖是微處理器之簡化之方塊層圖與外部記憶體接口；
第2圖是第1圖的記憶體控制器和記憶體之間的界面之簡化之方塊圖；
第3圖至第5圖是使用邊帶DBI訊號的技術之資料傳輸之說明圖；
第6圖是第1圖的記憶體控制器和系統內之記憶體之間的界面之另一實施例之簡化之方塊圖；以及
第7圖是使用全域DBI訊號的技術之資料傳輸之說明圖。
當本揭露係容易受各種修改及另一種形式所影響時，本揭露的特定實施例已藉由圖式中的例子加以顯示且在此詳細地敘述。然而，應了解到，特定實施例的此處敘述並非意圖要來將本揭露限制於所揭露的特殊形式，相反的，發明係要涵蓋落於如附加申請專利範圍所定義的本揭露的精神及範疇內的所有修改、等效及變化。
105．．．外部記憶體
125．．．整合記憶體控制器
130．．．記憶體匯流排
135．．．資料遮罩線
140．．．資料線

Claims (12)

  1. 一種處理裝置，包括：處理器(100)；複數個資料線(140)，係將該處理器(100)連接至記憶體(105)，以定義通訊資料用之資料匯流排(130)；控制器(125)，可操作來通訊使用複數個資料時槽之資料匯流排(130)上之複數個資料傳輸，其中對於該資料時槽之至少一個子集，該控制器係可操作來通訊指示在關聯的資料時槽期間通訊的位元被反轉的關聯的資料匯流排反轉指標，該資料傳輸之子集用之該資料匯流排反轉指標係分群為資料匯流排反轉向量(145、165、170)，且該控制器(125)係可操作來通訊指示該資料匯流排反轉向量(145、165、170)之反轉之全域資料匯流排反轉指標(150、175、180)。
  2. 如申請專利範圍第1項所述之處理裝置，更包括資料遮罩線(135)，其中，該控制器(125)係可操作來在該資料遮罩線(135)上通訊該全域資料匯流排反轉指標(150)。
  3. 如申請專利範圍第2項所述之處理裝置，其中該資料匯流排反轉向量(150)係於除了該複數個資料時槽以外之控制時槽中之該資料線(140)上通訊，且該控制器(125)係可操作來在該控制時槽期間於該資料遮罩線(135)上通訊該全域資料匯流排反轉指標(150)。
  4. 如申請專利範圍第3項所述之處理裝置，其中該控制器(125)係可操作來在寫操作期間於該資料遮罩線(135)上通訊用於該資料傳輸之資料遮罩資訊。
  5. 如申請專利範圍第1項所述之處理裝置，其中該資料匯流排反轉向量(145、165、170)係於除了該複數個資料時槽以外之控制時槽中之該資料線(140)上通訊，且在該控制時槽期間於該資料線(140)上通訊該全域資料匯流排反轉指標(150)。
  6. 如申請專利範圍第5項所述之處理裝置，其中，該資料線(140)分群至第一組和第二組，該資料匯流排反轉向量具有與該第一組相關的第一部分(175)和與該第二組相關的第二部分(180)，該第一部分(175)涵蓋該資料時槽之第一子集，該第二部分(180)涵蓋該時槽之第二子集，且不包括在該第一子集中之該資料時槽不重疊不包括在該第二子集中之資料時槽。
  7. 如申請專利範圍第6項所述之處理裝置，其中該第一組與第一記憶體(155)相關且該第二組與第二記憶體(160)相關。
  8. 一種資料通訊之方法，包括：於定義使用複數個資料時槽之資料匯流排(130)之複數個資料線(140)上通訊複數個資料傳輸；對於該資料時槽之至少一個子集，通訊指示在關聯的資料時槽期間通訊的位元被反轉的資料匯流排反轉指標，其中該資料傳輸之子集用之該資料匯流排反轉指 標係分群為資料匯流排反轉向量(145、165、170)；以及通訊指示該資料匯流排反轉向量(145、165、170)之反轉之全域資料匯流排反轉指標(150、175、180)。
  9. 如申請專利範圍第8項所述之方法，其中，通訊該全域資料匯流排反轉指標(150、175、180)包括通訊使用該資料線(140)之至少一者之該全域資料匯流排反轉指標(150、175、180)。
  10. 如申請專利範圍第9項所述之方法，其中該資料匯流排反轉向量(145、165、170)涵蓋少於該資料時槽的總數，且該全域資料匯流排反轉指標(150、175、180)在至少一個控制時槽期間與該資料匯流排反轉向量(145、165、170)通訊。
  11. 如申請專利範圍第8項所述之方法，其中，通訊該全域資料匯流排反轉指標(150)包括通訊使用除了該資料線(140)以外與該資料匯流排(130)相關的訊號線(135)之該全域資料匯流排反轉指標(150)。
  12. 如申請專利範圍第11項所述之方法，其中該訊號線(135)包括資料遮罩線(135)。
TW100112428A 2010-04-12 2011-04-11 使用資料匯流排反轉訊號以減少同時之切換輸出之裝置與方法 TWI518512B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/758,301 US8260992B2 (en) 2010-04-12 2010-04-12 Reducing simultaneous switching outputs using data bus inversion signaling

Publications (2)

Publication Number Publication Date
TW201202938A TW201202938A (en) 2012-01-16
TWI518512B true TWI518512B (zh) 2016-01-21

Family

ID=44193919

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100112428A TWI518512B (zh) 2010-04-12 2011-04-11 使用資料匯流排反轉訊號以減少同時之切換輸出之裝置與方法

Country Status (7)

Country Link
US (1) US8260992B2 (zh)
EP (1) EP2558945B1 (zh)
JP (1) JP5680184B2 (zh)
KR (1) KR101875098B1 (zh)
CN (1) CN102934098B (zh)
TW (1) TWI518512B (zh)
WO (1) WO2011130059A1 (zh)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5384210B2 (ja) * 2009-06-11 2014-01-08 パナソニック株式会社 データ送信装置、データ受信装置、及びデータ伝送システム
US8726139B2 (en) * 2011-12-14 2014-05-13 Advanced Micro Devices, Inc. Unified data masking, data poisoning, and data bus inversion signaling
US8909840B2 (en) 2011-12-19 2014-12-09 Advanced Micro Devices, Inc. Data bus inversion coding
US9275692B2 (en) 2012-02-28 2016-03-01 Micron Technology, Inc. Memory, memory controllers, and methods for dynamically switching a data masking/data bus inversion input
JP2013222285A (ja) * 2012-04-16 2013-10-28 Fujitsu Semiconductor Ltd バス回路および半導体装置
US8854236B2 (en) * 2012-05-18 2014-10-07 Micron Technology, Inc. Methods and apparatuses for low-power multi-level encoded signals
US9172567B2 (en) * 2013-11-25 2015-10-27 Qualcomm Incorporated Methods and apparatus to reduce signaling power
CN104714902B (zh) * 2013-12-12 2018-08-14 华为技术有限公司 一种信号处理方法及装置
US9252802B2 (en) 2014-02-07 2016-02-02 Qualcomm Incorporated Encoding for partitioned data bus
US9148171B1 (en) * 2014-07-29 2015-09-29 Avago Technologies General Ip (Singapore) Pte. Ltd. Parallel interface pattern modification for addressing signal integrity concerns
US9922686B2 (en) 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations
KR20180086817A (ko) 2017-01-23 2018-08-01 에스케이하이닉스 주식회사 반도체장치
US10146719B2 (en) 2017-03-24 2018-12-04 Micron Technology, Inc. Semiconductor layered device with data bus
US10825545B2 (en) 2017-04-05 2020-11-03 Micron Technology, Inc. Memory device loopback systems and methods
US10540304B2 (en) 2017-04-28 2020-01-21 Advanced Micro Devices, Inc. Power-oriented bus encoding for data transmission
KR102441578B1 (ko) * 2017-10-27 2022-09-07 삼성전자주식회사 다중 데이터 버스 반전 동작을 수행하는 방법 및 메모리 장치
US10664432B2 (en) 2018-05-23 2020-05-26 Micron Technology, Inc. Semiconductor layered device with data bus inversion
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit
CN109582507B (zh) * 2018-12-29 2023-12-26 西安紫光国芯半导体股份有限公司 用于nvdimm的数据备份和恢复方法、nvdimm控制器以及nvdimm
US10963405B2 (en) * 2019-03-29 2021-03-30 Intel Corporation Minimum input/output toggling rate for interfaces
US10944422B1 (en) 2019-09-23 2021-03-09 Advanced Micro Devices, Inc. Entropy agnostic data encoding and decoding
US10861508B1 (en) 2019-11-11 2020-12-08 Sandisk Technologies Llc Transmitting DBI over strobe in nonvolatile memory
KR20210076606A (ko) 2019-12-16 2021-06-24 삼성전자주식회사 SoC, 메모리 장치, 전자 장치 및 전자 장치의 데이터 저장 방법

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58186847A (ja) * 1982-04-27 1983-10-31 Fujitsu Ltd 内部デ−タバス制御回路
JP3323134B2 (ja) * 1998-08-18 2002-09-09 エヌイーシー東芝スペースシステム株式会社 反転データのフレーム同期検出方法とその装置
US6584526B1 (en) * 2000-09-21 2003-06-24 Intel Corporation Inserting bus inversion scheme in bus path without increased access latency
CN1483166A (zh) 2000-11-07 2004-03-17 英特尔公司 采用动态总线倒置来降低同步转换输出噪音的方法和装置
US20020154633A1 (en) * 2000-11-22 2002-10-24 Yeshik Shin Communications architecture for storage-based devices
US20020156953A1 (en) * 2001-02-28 2002-10-24 Beiley Mark A. Dynamic bus inversion method
TW507128B (en) * 2001-07-12 2002-10-21 Via Tech Inc Data memory controller supporting the data bus invert
US6898648B2 (en) * 2002-02-21 2005-05-24 Micron Technology, Inc. Memory bus polarity indicator system and method for reducing the affects of simultaneous switching outputs (SSO) on memory bus timing
KR100546335B1 (ko) * 2003-07-03 2006-01-26 삼성전자주식회사 데이터 반전 스킴을 가지는 반도체 장치
US20040068594A1 (en) * 2002-10-08 2004-04-08 Anthony Asaro Method and apparatus for data bus inversion
US7113550B2 (en) * 2002-12-10 2006-09-26 Rambus Inc. Technique for improving the quality of digital signals in a multi-level signaling system
GB2398650B (en) * 2003-02-21 2006-09-20 Picochip Designs Ltd Communications in a processor array
JP4505195B2 (ja) * 2003-04-01 2010-07-21 エイティアイ テクノロジーズ インコーポレイテッド メモリデバイスにおいてデータを反転させるための方法および装置
JP2005130238A (ja) * 2003-10-24 2005-05-19 Seiko Epson Corp 画像処理装置
US20050132112A1 (en) 2003-12-10 2005-06-16 Pawlowski J. T. I/O energy reduction using previous bus state and I/O inversion bit for bus inversion
US7411840B2 (en) * 2004-03-02 2008-08-12 Via Technologies, Inc. Sense mechanism for microprocessor bus inversion
DE102005013322B3 (de) * 2005-03-22 2006-10-05 Infineon Technologies Ag Schaltung zur Erzeugung eines Datenbitinvertierungsflags (DBI)
US7292161B2 (en) * 2005-05-31 2007-11-06 International Business Machines Corporation NB/MB coding apparatus and method using both disparity independent and disparity dependent encoded vectors
KR100613464B1 (ko) * 2005-07-06 2006-08-22 주식회사 하이닉스반도체 반도체 장치의 데이터 출력장치 및 출력방법
KR100643498B1 (ko) * 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법
KR100656448B1 (ko) * 2005-11-29 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 ｄｂｉ 신호 생성장치 및 방법
KR100877680B1 (ko) * 2006-04-04 2009-01-09 삼성전자주식회사 반도체 장치 사이의 단일형 병렬데이터 인터페이스 방법,기록매체 및 반도체 장치
KR20110101012A (ko) * 2010-03-05 2011-09-15 삼성전자주식회사 컴바인드 코딩을 이용한 병렬데이터 인터페이스 방법, 기록매체 및 그 장치
KR100763533B1 (ko) * 2006-06-01 2007-10-05 삼성전자주식회사 버스 인버팅 코드 생성 장치 및 이를 이용한 버스 인버팅코드 생성 방법
KR100744141B1 (ko) * 2006-07-21 2007-08-01 삼성전자주식회사 싱글 엔디드 신호 라인의 가상 차동 상호 연결 회로 및가상 차동 신호 방식
KR100780955B1 (ko) * 2006-08-14 2007-12-03 삼성전자주식회사 데이터 반전 방식을 사용하는 메모리 시스템
KR100837813B1 (ko) * 2006-12-07 2008-06-13 주식회사 하이닉스반도체 반도체 집적 회로의 ｄｂｉ 신호 생성 장치 및 방법
KR100902051B1 (ko) * 2007-07-12 2009-06-15 주식회사 하이닉스반도체 오류 검사 코드 생성장치 및 방법
US7501963B1 (en) * 2007-10-17 2009-03-10 Micron Technology, Inc. Balanced data bus inversion
US8724483B2 (en) * 2007-10-22 2014-05-13 Nvidia Corporation Loopback configuration for bi-directional interfaces
US8117526B2 (en) * 2007-10-29 2012-02-14 Qimonda Ag Apparatus and method for generating a transmit signal and apparatus and method for extracting an original message from a received signal
US7925844B2 (en) * 2007-11-29 2011-04-12 Micron Technology, Inc. Memory register encoding systems and methods
US7616133B2 (en) * 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
US8606982B2 (en) * 2008-03-10 2013-12-10 Qimonda Ag Derivative logical output
US8223042B2 (en) * 2008-04-02 2012-07-17 Rambus Inc. Encoding data with minimum hamming weight variation
EP2294770B1 (en) * 2008-06-20 2013-08-07 Rambus, Inc. Frequency responsive bus coding
US7899961B2 (en) * 2008-09-02 2011-03-01 Qimonda Ag Multi-mode bus inversion method and apparatus
KR101039862B1 (ko) * 2008-11-11 2011-06-13 주식회사 하이닉스반도체 클럭킹 모드를 구비하는 반도체 메모리장치 및 이의 동작방법
KR20100053202A (ko) * 2008-11-12 2010-05-20 삼성전자주식회사 Ｒｄｂｉ 기능을 지원하는 반도체 메모리 장치 및 그 테스트 방법
KR100974223B1 (ko) * 2008-11-13 2010-08-06 주식회사 하이닉스반도체 데이터 버스 인버전 기능을 갖는 반도체 집적회로

Also Published As

Publication number Publication date
EP2558945B1 (en) 2014-12-10
CN102934098A (zh) 2013-02-13
JP5680184B2 (ja) 2015-03-04
US8260992B2 (en) 2012-09-04
KR101875098B1 (ko) 2018-07-06
EP2558945A1 (en) 2013-02-20
TW201202938A (en) 2012-01-16
WO2011130059A1 (en) 2011-10-20
CN102934098B (zh) 2015-08-05
KR20130045257A (ko) 2013-05-03
JP2013524383A (ja) 2013-06-17
US20110252171A1 (en) 2011-10-13

Similar Documents

Publication Publication Date Title
TWI518512B (zh) 使用資料匯流排反轉訊號以減少同時之切換輸出之裝置與方法
US11567695B2 (en) Buffer circuit with data bit inversion
KR101310044B1 (ko) 복수의 코어 프로세서들에서의 하나 이상의 코어들의 워크로드 성능을 증가시키는 방법
US8127204B2 (en) Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
KR100634248B1 (ko) 이벤트 전달
JP5947398B2 (ja) 統合データマスキング、データポイズニング及びデータバス反転シグナリング
US7889578B2 (en) Single-strobe operation of memory devices
US20100174936A1 (en) Communicating Via An In-Die Interconnect
CN113495861A (zh) 用于计算的系统和方法
US8688901B2 (en) Reconfigurable load-reduced memory buffer
KR20210081222A (ko) 최적화된 버스트 판독 및 기입 데이터 액세스를 갖는 에너지 효율적인 메모리 어레이, 및 미사용 메타데이터가 희소성 맵에 저장되어 있는 재배열된 메모리 서브어레이로부터/로 데이터를 판독하고 기입하기 위한 방식
WO2019089127A2 (en) Memory devices with multiple sets of latencies and methods for operating the same
US20150127873A1 (en) Semiconductor device and memory system including the same
US9588882B2 (en) Non-volatile memory sector rotation
TWI734150B (zh) 記憶體介面電路、記憶體儲存裝置及訊號產生方法
US9355723B1 (en) Semiconductor device including a non-volatile memory preserving data stored in a volatile memory when powered off
CN101539849B (zh) 一种处理器以及一种寄存器选通方法
US9378782B1 (en) Apparatus with write-back buffer and associated methods
US20090228612A1 (en) Flexible Bus Interface and Method for Operating the Same
Mohanram et al. Context-independent codes for off-chip interconnects