KR20130045257A - 데이터 버스 반전 시그널링을 이용한 동시 스위칭 출력들의 감소 - Google Patents

데이터 버스 반전 시그널링을 이용한 동시 스위칭 출력들의 감소 Download PDF

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Abstract

본 발명의 장치는 데이터를 전달하기 위한 데이터 버스를 정의하는 다수의 데이터 라인들을 포함한다. 제어기는 다수의 데이터 타임 슬롯들을 이용하여 데이터 버스를 통해 다수의 데이터 전송들을 전달하도록 동작가능하고, 데이터 타임 슬롯들의 적어도 서브세트에 대해, 제어기는 관련된 데이터 타임 슬롯 동안 전달되는 비트들이 반전되었음을 나타내는 관련된 데이터 버스 반전 표시자를 전달하도록 동작가능하고, 데이터 전송들의 서브세트에 대한 데이터 버스 반전 표시자들은 데이터 버스 반전 벡터로 그룹화되며, 그리고 제어기는 데이터 버스 반전 벡터의 반전을 나타내는 글로벌(global) 데이터 버스 반전 표시자를 전달하도록 동작가능하다.

Description

데이터 버스 반전 시그널링을 이용한 동시 스위칭 출력들의 감소{REDUCING SIMULTANEOUS SWITCHING OUTPUTS USING DATA BUS INVERSION SIGNALING}
개시되는 발명은 일반적으로 컴퓨팅 시스템들에 관한 것으로서, 보다 특정하게는, 데이터 버스 반전 시그널링(data bus inversion signaling)을 이용하여 동시 스위칭 출력들을 감소시키기 위한 방법 및 장치에 관한 것이다.
컴퓨팅 시스템들에서, 동적 메모리 디바이스들은, 그 동작 동안 프로세서 또는 다른 컴퓨팅 디바이스에 의해 이용하기 위한 많은 양의 데이터를 저장하는 데에 이용된다. 메모리 버스를 통해 메모리 디바이스와 컴퓨팅 디바이스 간에 데이터가 전송된다. 이러한 전자 시스템들에서는, 전기적인 "1"을 구동시키는 것 대 전기적인 "0"을 구동시키는 것에 대해 상이한 전력 요건들이 존재하는 것이 일반적이다. 예를 들어, 어떠한 더블 데이터 레이트(DDR) 동기 다이내믹 랜덤 액세스 메모리(SDRAM)에서는, "1" 보다 "0"을 구동시키는 데에 더 많은 전력이 소모된다.
데이터 버스 반전(data bus inversion, DBI)은, 번갈아 일어나는 시그널링 상태들 간에 소모되는 전력이 비대칭적인 시스템들에 대해 데이터 버스를 선택적으로 반전시킴으로써 DC 전력 소모를 줄이는 것을 목표로 하는 I/O 시그널링 기법이다. 데이터를 전달하는 디바이스(즉, 기록 동작에 대해서는 프로세서 또는 판독 동작에 대해서는 메모리 디바이스)는 비트 전송 타임(bit transfer time) 동안 버스 상에서 구동되는 0들의 개수를 카운트하고, 만일 절반 보다 많은 버스가 전기적인 0이면, 버스 상태가 반전된다. DBI 표시자 비트는 버스 반전이 일어났음을 나타내도록 토글링(toggling)된다. 버스 전송 타임 내에서의 0들과 1들의 개수가 버스 폭의 절반 보다 작거나 또는 같다면, 어떠한 반전도 일어나지 않는다. 수신 디바이스가 데이터를 처리할 때, DBI 표시자 비트는 최초의 데이터 패턴을 재구성하기 위해 데이터를 다시 반전시키기 위한 트리거(trigger)로서 이용된다. 이러한 방식으로, 버스 전송 타임 내에서 전송되는 1들의 평균 개수가 증가하게 되며, 이에 의해 DC 전력을 감소시킨다. 버스 반전은 또한 어드레스 라인들의 경우에도 이용될 수 있다. 이에 따라, 본원에서 이용되는 바와 같이, 용어 "데이터 버스 반전"은, 이를 테면 DQ 버스들 또는 어드레스 버스들과 같은 임의의 타입의 버스 반전에 일반적으로 적용된다.
DBI는 또한, 2개의 연속적인 비트 타임 전송들에 있어서 1로 변하는 출력들의 개수에서 0으로 변하는 출력들의 개수를 뺀 것의 절대 값으로서 정의되는 동시 스위칭 출력들(simultaneous switching outputs, SSO)을 감소시키는 특성을 갖는다. 1들을 전송하는 것이 0들을 전송하는 것 보다 전력이 더 낮은 시스템에서, 전송되는 DBI 비트는 어떠한 반전도 없는 것에 대해서는 1로서 정의되고, 반전에 대해서는 0으로서 정의된다. 모든 비트 전송 타임들이 반전이 요구하고(예를 들어, 1들로 반전되는 0들의 스트림), DBI 벡터가 마지막 데이터 전송 타임 이후에 전송된다면, 시스템은 마지막 데이터 전송이 모두 1들이고 DBI 비트 전송이 모두 0들인 최악의(worst case) SSO 변환(transition)을 보게 된다. 따라서, DBI는 새로운 SSO 문제들을 도입하고, 전체적인 SSO 이득을 줄일 수 있다.
본 문서의 본 섹션은 하기에서 설명 및/또는 청구되는 개시되는 본 발명의 다양한 양상들과 관련될 수 있는 본 기술 분야의 다양한 양상들을 소개하기 위한 것이다. 본 섹션은 개시되는 본 발명의 다양한 양상들을 보다 잘 이해할 수 있도록 배경 정보를 제공한다. 이해될 사항으로서, 본 문서의 본 섹션에서의 설명들은 이러한 점에 비추어 읽혀져야 하며, 종래 기술로서 인정하는 것은 아니다. 개시되는 본 발명은 상기 설명한 문제들 중에서 하나 이상의 영향들을 극복하거나, 또는 적어도 줄이는 것에 관한 것이다.
하기에서는, 개시되는 본 발명의 일부 양상들의 기본적인 이해를 제공하기 위해, 개시되는 본 발명의 간략화된 요약을 제시한다. 본 요약은 개시되는 본 발명을 속속들이 규명한 개요는 아니다. 본 요약은 개시되는 본 발명의 중요한 또는 결정적인 요소들을 식별하거나, 또는 개시되는 본 발명의 범위를 규정하는 것으로 의도되지 않는다. 본 요약의 유일한 목적은 이후 설명되는 보다 상세한 설명에 대한 서두로서 일부 개념들을 간략화된 형태로 제시하는 것이다.
개시되는 발명의 일 양상은 데이터를 전달하기 위한 데이터 버스를 정의하는 다수의 데이터 라인들을 포함하는 장치에 관한 것이다. 제어기는 다수의 데이터 타임 슬롯들을 이용하여 데이터 버스를 통해 다수의 데이터 전송들을 전달하도록 동작가능하고, 데이터 타임 슬롯들의 적어도 서브세트에 대해, 제어기는 관련된 데이터 타임 슬롯 동안 전달되는 비트들이 반전되었음을 나타내는 관련된 데이터 버스 반전 표시자를 전달하도록 동작가능하고, 데이터 전송들의 서브세트에 대한 데이터 버스 반전 표시자들은 데이터 버스 반전 벡터로 그룹화되며, 그리고 제어기는 데이터 버스 반전 벡터의 반전을 나타내는 글로벌(global) 데이터 버스 반전 표시자를 전달하도록 동작가능하다.
개시되는 발명의 다른 양상은 방법에 관한 것이며, 이 방법은 다수의 데이터 타임 슬롯들을 이용하여 데이터 버스를 정의하는 다수의 데이터 라인들을 통해 다수의 데이터 전송들을 전달하는 단계와, 데이터 타임 슬롯들의 적어도 서브세트에 대해, 관련된 데이터 타임 슬롯 동안 전달되는 비트들이 반전되었음을 나타내는 데이터 버스 반전 표시자를 전달하는 단계와, 여기서 데이터 전송들의 서브세트에 대한 데이터 버스 반전 표시자들은 데이터 버스 반전 벡터로 그룹화되며, 그리고 데이터 버스 반전 벡터의 반전을 나타내는 글로벌 데이터 버스 반전 표시자를 전달하는 단계를 포함한다.
이하, 개시되는 본 발명은 첨부 도면들과 관련하여 설명될 것이며, 도면들에서 같은 참조 부호들은 같은 요소들을 나타낸다.
도 1은 외부 메모리와 인터페이스되는 마이크로프로세서의 단순화된 블록 레벨 다이어그램이다.
도 2는 도 1의 시스템의 메모리 제어기와 메모리 간의 인터페이스를 도시하는 단순화된 블록 다이어그램이다.
도 3-5는 사이드밴드(sideband) DBI 시그널링 기법을 이용하는 데이터 전송들을 도시하는 다이어그램들이다.
도 6은 도 1의 시스템의 메모리 제어기와 메모리 간의 인터페이스의 대안적인 실시예의 단순화된 블록 다이어그램이다.
도 7은 글로벌 DBI 시그널링 기법을 이용하는 데이터 전송들을 도시하는 다이어그램이다.
본 발명은 많은 변형들 및 대안적인 형태들을 가질 수 있지만, 도면들에는 특정의 실시예들이 예시적으로 도시되어 있으며, 본원에서는 이에 대해 상세히 설명한다. 하지만, 이해될 사항으로서, 본원에서의 이러한 특정의 실시예들에 대한 설명이 본 발명을 개시되는 특정의 형태들로 한정하는 것으로 의도되지 않으며, 본 발명은 첨부된 청구항에 의해 규정되는 본 발명의 정신 및 범위 내의 모든 변형들, 균등물들 및 대안들을 포괄하는 것으로 의도된다.
이하, 개시되는 발명의 하나 이상의 특정 실시예들이 설명될 것이다. 특히, 개시되는 발명은 본원에 포함되는 실시예들 및 실례들로 한정되지 않으며, 하기의 청구항들의 범위 내에 있는, 이러한 실시예들의 일부분들 및 상이한 실시예들의 요소들의 결합들을 포함하는 실시예들의 형태들을 포함하는 것으로 의도된다. 이해될 사항으로서, 임의의 공학 또는 설계 프로젝트에서와 같이, 이러한 모든 실제 실시예의 개발시, 예를 들어 시스템 관련 제약 및 사업 관련 제약을 따르는 것과 같이, 개발자의 구체적인 목표들을 달성하기 위해서는, 구현 마다 고유의 다양한 결정들이 이루어져야 하는바, 이는 구현 마다 달라질 것이다. 또한, 이해될 사항으로서, 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본 개시의 이득을 갖는 당업자들에게는 설계, 제작 및 제조의 일상적인 작업일 것이다. "중요한" 또는 "본질적인" 것으로서 명시적으로 나타내지 않는 한, 본 출원에서의 어떤 것도 개시되는 본 발명에 대해 중요하거나 본질적인 것으로서 고려되지 않는다.
이제, 첨부 도면들을 참조하여, 개시되는 본 발명을 설명할 것이다. 단지 설명의 목적을 위해, 그리고 당업자에게 잘 알려져있는 상세사항들에 의해 개시되는 본 발명을 애매하게 하지 않도록 하기 위해, 다양한 구조들, 시스템들 및 디바이스들이 도면들에 개략적으로 도시된다. 그럼에도 불구하고, 첨부 도면들은 개시되는 본 발명의 예시적인 실례들을 묘사하고 설명하기 위해 포함된다. 본원에서 이용되는 단어들 및 구들은 관련 분야의 당업자가 이러한 단어들 및 구들을 이해하는 것과 일관된 의미를 갖는 것으로 이해 및 해석되어야 한다. 본원에서 어떠한 용어 또는 구를 일관되게 이용한다고 해서, 이러한 용어 또는 구에 대한 어떠한 특별한 정의, 즉 당업자에 의해 이해되는 일상적이고 통상적인 의미와 다른 어떠한 특별한 정의가 암시되는 것으로 의도하는 것은 아니다. 어떠한 용어 또는 구가 특별한 의미, 즉 당업자에 의해 이해되는 것 이외의 의미를 갖는 것으로 의도되는 정도까지, 이러한 특별한 정의는 용어 또는 구에 대한 특별한 정의를 직접적이고 명백하게 제공하는 정의 방식으로 명세서에서 명확히 설명될 것이다.
이제, 도면들을 참조하면, 동일한 참조 부호들은 여러 도면들을 통해서 유사한 컴포넌트들에 해당하며, 구체적으로 도 1을 참조하면, 개시되는 발명은 외부 메모리(105)와 결합되는 마이크로프로세서(100)의 환경에서 설명될 것이다. 당업자라면 컴퓨터 시스템은 이러한 컴포넌트 및 다른 컴포넌트로부터 구성될 수 있다는 것을 인식할 것이다. 하지만, 본 발명을 애매하게 하는 것을 피하기 위해, 본 발명을 이해하는 데에 유용한 컴포넌트들 만이 포함된다.
일 실시예에서, 마이크로프로세서(100)는 실질적으로 유사한 모듈들의 쌍, 즉 모듈 A(110) 및 모듈 B(115)를 이용한다. 모듈들(110, 115)은 유사한 프로세싱 성능들을 포함한다. 모듈들(110, 115)은 소프트웨어의 제어하에서 프로세싱에 관여하며, 이에 따라 외부 메모리(105)와 같은 메모리, 및/또는 공유 L3 캐시(120) 및/또는 내부 캐시들(미도시)과 같은 캐시들을 액세스한다. 통합된 메모리 제어기(125)는 모듈들(110, 115)이 메모리 버스(130)를 통해 외부 메모리(105)를 인터페이스할 수 있도록 하기 위해 제공된다. 당업자라면 모듈들(110, 115) 각각이 다른 유용한 작업들을 수행하기 위한 부가적인 회로를 포함할 수 있다는 것을 이해할 것이다.
일반적으로, 메모리 버스(130)는 데이터 라인들(DQ), 어드레스 라인들(AD) 및 제어 라인들(CTL), 이를 테면 칩 선택(CS), 기록 인에이블(WE), 뱅크 선택(BS), 컬럼 어드레스 스트로브(CAS), 로우 액세스 스트로브(RAS), 데이터 마스크(DM) 및 클럭(CLK)을 포함한다. 도시된 실시예에서, 외부 메모리(105)는 데이터가 클럭 신호의 라이징 에지 및 폴링 에지 모두 상에서 전송될 수 있는 더블 데이터 레이트(DDR) 메모리이다.
통합된 메모리 제어기(125) 및 외부 메모리(105)는 데이터 버스 반전(data bus inversion, DBI) 방식을 이용하여 통신하는 바, DQ 라인들 및/또는 어드레스 라인들 상에서 구동되는 비트들은 동시 스위칭 출력들(SSO)의 개수를 제한함으로써 디바이스의 전력 소모를 감소시키거나 노이즈를 감소시키도록 반전될 수 있다. 예시의 목적들을 위해, 다음의 예들은 DQ 라인들의 반전에 관한 것이지만, 본 발명의 개념들은 어드레스 버스와 같은 어떠한 버스에도 적용될 수 있다. 일반적으로, 데이터 전송들은 n개의 타임 슬롯들을 차지하며, 데이터 버스 반전은 n-비트 DBI 벡터에 의해 제어되는 바, 이러한 벡터 내의 각 비트는 타임 슬롯 내의 관련된 비트들이 반전되었는 지를 나타낸다. 통상의 DBI 벡터에 부가하여, 글로벌 DBI (DBIG) 비트는 DBI 벡터 자체가 반전되었는 지를 나타내는 데에 이용될 수 있다. 글로벌 DBI 제어를 제공하는 것은, DBI 벡터에 의해 전력 절감 및/또는 노이즈 성능이 손상되지 않도록 제어의 정도를 증가시킨다.
일부 실시예들에서는, 글로벌 DBI 비트가 데이터 타임 슬롯들 내에서 전달될 수 있는 한편, 다른 실시예들에서는, 글로벌 DBI 비트가 사이드밴드 신호를 이용하여(즉, 데이터 전송의 비트들 바깥쪽에서) 전달될 수 있다.
도 2-5에 도시된 바와 같이, 사이드밴드 신호를 이용하여 글로벌 DBI 제어 비트를 전달하기 위한 제 1 토폴로지(topology)가 예시된다. 도 2의 실시예에서는, 외부 메모리(105)가 8-비트 데이터 버스를 갖고, 데이터 전송이 8개의 데이터 타임 슬롯들, 1개의 DBI 제어 타임 슬롯 및 1개의 순환 중복 검사(CRC) 타임 슬롯을 이용하여 구현되는 것으로 가정한다. 또한, "1"의 비트 값이 외부 메모리(105)에 대한 저 전력 상태인 것으로 가정한다. 통상적으로, 데이터 마스크(DM) 라인(135)이 기록 동작들 동안 이용되어, DQ 라인들(140) 상의 데이터가 언제 유효한 지를 나타낸다. 데이터 슬롯에 대해 DM 비트가 표명(assert)된다면, 그 데이터는 무시된다. 전형적으로, DM 라인(135)은 판독 동작 동안에는 이용되지 않는다. 본 실시예에 따르면, 기록 동작에 대해 도 3에 도시된 바와 같이, 그리고 판독 동작에 대해 도 4 또는 5에 도시된 바와 같이, DM 라인(135)은 DBI 시그널링 정보를 전달하기 위해 양방향 방식으로 이용된다.
도 3의 기록 동작에서 나타낸 바와 같이, 데이터 타임 슬롯들 0-7은 통상적으로 구현되는 바, 여기서 DM 비트는 기록되고 있는 바이트들을 선택적으로 마스크하는 데에 이용된다. 타임 슬롯 8 동안, DBI 벡터(145)가 DQ 라인들(140)을 통해 전달되는 바, 이는 이전 데이터 슬롯들 내의 바이트들이 반전되었는 지의 여부를 나타낸다. 글로벌 DBI 비트(DBIG)(150)는 DM 라인(135)을 이용하여 전달된다. 이에 따라, DBIG 비트(150)가 표명된다면, 외부 메모리(105)는 DBI 벡터(145) 자체가 반전되었음을 시그널링받는다. DBIG 비트(150)의 표명에 응답하여, 외부 메모리(105) 내의 제어기는 DBI 벡터(145)를 반전시킨 다음, 반전된 값들을 데이터 타임 슬롯들 내의 바이트들을 처리하는 데에 이용한다.
도 4의 판독 동작에 나타낸 바와 같이, 데이터 전송 슬롯들 0-7은 통상적으로 구현되며, DM 비트는 이용되지 않는다(즉, "1"의 저 전력 상태로 유지된다). 타임 슬롯 8 동안, DBI 벡터(145)가 DQ 라인들(140)을 통해 전달되는 바, 이는 이전 데이터 타임 슬롯들 내의 바이트들이 반전되었는 지의 여부를 나타낸다. 글로벌 DBI 비트(DBIG)(150)는 DBI 타임 슬롯 8 동안 DM 라인(135)을 이용하여 전달된다. 이에 따라, DBIG 비트(150)가 표명된다면, 메모리 제어기(125)는 DBI 벡터(145) 자체가 반전되었음을 시그널링받는다. DBIG 비트(150)의 표명에 응답하여, 메모리 제어기(125)는 DBI 벡터(145)를 반전시킨 다음, 반전된 값들을 데이터 타임 슬롯들 내의 바이트들을 처리하는 데에 이용한다.
도 5는 판독 동작의 대안적인 실시예를 도시하는 바, 여기서 데이터 타임 슬롯들 0-7은 통상적으로 구현되지만, DM 라인(135)은 DBI 벡터(145)를 전달하는 데에 이용된다. 데이터 슬롯 8 내에서, CRC 데이터가 전송되며, DBIG 비트(150)가 DM 라인(135)을 이용하여 전달된다.
이제, 도 6 및 7을 참조하면, 사이드밴드 신호가 글로벌 DBI 정보를 전달하는 데에 이용될 수 없는 다른 실시예가 설명된다. 도 6에 나타낸 바와 같이, 외부 메모리(105)는 8-비트 배열로 그룹화되는 2개의 4-비트 DDR 메모리들(155, 160)의 뱅크를 포함할 수 있다. 모드 레지스터들의 이용을 통해, 메모리(155)는 짝수 뱅크(even bank)로서 지정되고, 메모리(160)는 홀수 뱅크(odd bank)로서 지정된다. 짝수 뱅크(155)의 DQ 라인들(140) 및 홀수 뱅크(160)의 것들은 뱅크에 의해 인터리브(interleave)된다. 이러한 인터리빙 패턴은 부가적인 뱅크들에 대해 반복된다. 4-비트 구현들에 있어서, 데이터 마스크 라인들은 전형적으로 메모리들(155, 160)에 대해 이용가능하지 않으며, 이에 따라 글로벌 DBI 신호를 전송하기 위한 어떠한 사이드밴드 핀도 없다. 도 7에 도시된 바와 같이, 글로벌 DBI의 이용을 가능하게 하기 위해, DBI가 구현되는 데이터 슬롯들의 개수가 감소되며, 글로벌 DBI 비트(150)는 각 메모리(155, 160)에 대해 감소된 DBI 벡터(165, 170)와 함께 DQ 라인들(140)을 통해 전송된다.
데이터 슬롯들 0-7 내에서 전달되는 니블들(nibbles)이 통상적이다. 하지만, 8개의 데이터 타임 슬롯들에 해당하는 8 비트들을 갖는 DBI 벡터를 제공하는 것이 아니라, 각 DBI 벡터(165, 170) 만이 6개의 타임 슬롯들을 커버한다. 도시된 실시예에서, 짝수 메모리(155)에 대한 DBI 벡터(165)는 데이터 슬롯들 0-5에 대한 DBI를 구현하고, 홀수 모드 메모리는 데이터 슬롯들 2-7에 대한 DBI를 구현한다. 짝수 모드 메모리(155)에 대한 타임 슬롯들 6 및 7 내의 니블들 및 홀수 모드 메모리(160)에 대한 타임 슬롯들 0 및 1 내의 니블들은 결코 반전되지 않는다. DBI 벡터들(165, 170)은 제어 타임 슬롯들 8 및 9 상에서 전달된다. 글로벌 DBI 벡터(175, 180)가 또한, DBI 벡터(165, 170)의 타임 슬롯 8 부분이 반전되었는 지의 여부를 나타내는 DBIA 비트 및 DBI 벡터(165, 170)의 타임 슬롯 9 부분이 반전되었는 지의 여부를 나타내는 DBIB 비트와 함께, 제어 타임 슬롯들 8 및 9 내에서 전송된다.
이러한 접근법을 이용하게 되면, 비트 전송 슬롯들 7과 8 간의 그리고 슬롯들 8과 9 간의 8 비트들 상에서의 최대 8개의 SSO를 피할 수 있게 된다. 그럼에도 불구하고, DC 전력 절감에 있어서 약간의 감소가 있는데, 왜냐하면 4개의 슬롯들이 있고, 쌍(pair) 중에서 단지 1개의 니블 만이 DBI에 의해 커버되기 때문이다. 이러한 쌍 내의 양쪽 모두의 뱅크들(155, 160) 상에서의 SSO 감소는 각 뱅크의 개별적인 SSO 특성 보다 더 낫다(better). 단일 뱅크에 대한 SSO 특성은 최악의 경우 4이지만, 2개의 인접하는 뱅크들 상에서, SSO는 최대 6으로 제한된다.
여기에서 설명되는 DBI 시그널링 기법들은 최소의 SSO를 갖는 DBI를 가능하게 한다. 글로벌 DBI 비트(150)를 운반하기 위한 사이드밴드 신호를 갖는 x8/x16 디바이스들에 대해, SSO는 4 미만이다. 사이드밴드 신호가 없는 x4 디바이스들에 대해, SSO는 8 비트들 상에서 최대 6 이다. 전력 소모를 감소시키게 되면, 냉각 요건들을 감소시키고 배터링 수명을 늘릴 수 있는 가능성을 갖는다. SSO를 감소시키게 되면, 노이즈 성능을 개선하는 바, 이는 메모리 버스가 동작하는 최대 주파수를 증가시킬 수 있는 가능성을 가질 수 있다.
상기 개시된 특정 실시예들은 단지 예시적인 것인데, 왜냐하면 개시되는 본 발명은 본원에서의 가르침의 이득을 갖는 당업자에게 자명한, 다르지만 균등한 방법들로 변경 및 실행될 수 있기 때문이다. 또한, 하기의 청구항들에서 개시되는 것들 이외에, 본원에서 나타낸 구성 또는 설계의 상세사항들에 대한 어떠한 제한들도 의도되지 않는다. 따라서, 상기 개시된 특정 실시예들은 변경 또는 수정될 수 있으며, 이러한 모든 변형들은 개시되는 발명의 범위 및 정신 내에 있음이 명백하다. 이에 따라, 본원에서 보호하고자 하는 바는 하기의 청구범위에서 설명된다.
개시되는 발명의 일 실시예에 따른 장치는 데이터를 전달하기 위한 데이터 버스를 정의하는 다수의 데이터 라인들을 포함한다. 제어기는 다수의 데이터 타임 슬롯들을 이용하여 데이터 버스를 통해 다수의 데이터 전송들을 전달하도록 동작가능하고, 데이터 타임 슬롯들의 적어도 서브세트에 대해, 제어기는 관련된 데이터 타임 슬롯 동안 전달되는 비트들이 반전되었음을 나타내는 관련된 데이터 버스 반전 표시자를 전달하도록 동작가능하고, 데이터 전송들의 서브세트에 대한 데이터 버스 반전 표시자들은 데이터 버스 반전 벡터로 그룹화되며, 그리고 제어기는 데이터 버스 반전 벡터의 반전을 나타내는 글로벌 데이터 버스 반전 표시자를 전달하도록 동작가능하다.
상기 장치는 신호 라인을 더 포함할 수 있으며, 상기 제어기는 신호 라인을 통해 글로벌 데이터 버스 반전 표시자를 전달하도록 동작가능하다.
신호 라인은 데이터 마스크 라인일 수 있다.
데이터 버스 반전 벡터는 다수의 데이터 타임 슬롯들 이외의 제어 타임 슬롯 내에서 데이터 라인들을 통해 전달될 수 있으며, 제어기는 기록 동작 동안의 데이터 전송들에 대해 데이터 마스크 라인들을 통해 마스크 정보를 전달하고, 제어 타임 슬롯 동안 데이터 마스크 라인을 통해 글로벌 데이터 버스 반전 표시자를 전달하도록 동작가능하다.
제어기는 제어 타임 슬롯 동안 데이터 마스크 라인을 통해 글로벌 데이터 버스 반전 표시자를 전달하도록 동작가능하다.
데이터 버스 반전 벡터는 다수의 데이터 타임 슬롯들 이외의 제어 타임 슬롯 내에서 데이터 라인을 통해 전달될 수 있으며, 그리고 제어기는 제어 타임 슬롯 동안 데이터 마스크 라인을 통해 글로벌 데이터 버스 반전 표시자를 전달하도록 동작가능하다.
데이터 버스 반전 벡터는 다수의 데이터 타임 슬롯들 이외의 제어 타임 슬롯 내에서 데이터 라인들을 통해 전달될 수 있다.
글로벌 데이터 버스 반전 표시자는 제어 타임 슬롯 동안 데이터 라인들을 통해 전달될 수 있다.
데이터 라인들은 제 1 그룹 및 제 2 그룹으로 그룹화될 수 있다. 데이터 버스 반전 벡터는 제 1 그룹과 관련된 제 1 부분 및 제 2 그룹과 관련된 제 2 부분을 가질 수 있다. 제 1 부분은 데이터 타임 슬롯들의 제 1 서브세트를 커버하고, 제 2 부분은 타임 슬롯들의 제 2 서브세트를 커버하며, 그리고 제 1 서브세트 내에 포함되지 않는 데이터 타임 슬롯들은 제 2 서브세트 내에 포함되지 않는 데이터 타임 슬롯들과 겹치지 않는다.
제 1 그룹은 제 1 메모리와 관련될 수 있고, 제 2 그룹은 제 2 메모리와 관련될 수 있다. 제어기는 메모리 제어기일 수 있다. 제어기는 메모리 디바이스 내에 통합될 수 있다.
상기 장치는 또한 프로세서 및 메모리를 포함할 수 있다. 다수의 데이터 라인들이 프로세서를 메모리에 연결할 수 있다.
데이터 버스는 어드레스 버스일 수 있다.
본 발명의 다른 실시예에 따른 방법은, 다수의 데이터 타임 슬롯들을 이용하여 데이터 버스를 정의하는 다수의 데이터 라인들을 통해 다수의 데이터 전송들을 전달하는 단계와, 데이터 타임 슬롯들의 적어도 서브세트에 대해, 관련된 데이터 타임 슬롯 동안 전달되는 비트들이 반전되었음을 나타내는 데이터 버스 반전 표시자를 전달하는 단계와, 여기서 데이터 전송들의 서브세트에 대한 데이터 버스 반전 표시자들은 데이터 버스 반전 벡터로 그룹화되며, 그리고 데이터 버스 반전 벡터의 반전을 나타내는 글로벌 데이터 버스 반전 표시자를 전달하는 단계를 포함한다.
글로벌 데이터 버스 반전 표시자를 전달하는 단계는 데이터 라인들 중 적어도 하나를 이용하여 글로벌 데이터 버스 반전 표시자를 전달하는 단계를 포함할 수 있다.
데이터 버스 반전 벡터는 데이터 타임 슬롯들의 총 개수 미만을 커버할 수 있으며, 그리고 글로벌 데이터 버스 반전 표시자는 적어도 하나의 제어 타임 슬롯 동안 데이터 버스 반전 벡터와 함께 전달될 수 있다.
글로벌 데이터 버스 반전 표시자를 전달하는 단계는 데이터 라인들 이외의 데이터 버스와 관련된 신호 라인을 이용하여 글로벌 데이터 버스 반전 표시자를 전달하는 단계를 포함할 수 있다.

Claims (13)

  1. 데이터를 전달하기 위한 데이터 버스(130)를 정의하는 다수의 데이터 라인들(140); 및
    다수의 데이터 타임 슬롯들(data time slots)을 이용하여 상기 데이터 버스(130)를 통해 다수의 데이터 전송들을 전달하도록 동작가능한 제어기(125)를 포함하며,
    상기 데이터 타임 슬롯들의 적어도 서브세트에 대해, 상기 제어기는 관련된 데이터 타임 슬롯 동안 전달되는 비트들이 반전(invert)되었음을 나타내는 관련된 데이터 버스 반전 표시자(data bus inversion indicator)를 전달하도록 동작가능하고, 상기 데이터 전송들의 서브세트에 대한 데이터 버스 반전 표시자들은 데이터 버스 반전 벡터(145, 165, 170)로 그룹화되며, 그리고 상기 제어기(125)는 상기 데이터 버스 반전 벡터(145, 165, 170)의 반전을 나타내는 글로벌(global) 데이터 버스 반전 표시자(150, 175, 180)를 전달하도록 동작가능한 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서,
    데이터 마스크 라인(135)을 더 포함하며,
    상기 제어기(125)는 상기 데이터 마스크 라인(135)을 통해 상기 글로벌 데이터 버스 반전 표시자(150)를 전달하도록 동작가능한 것을 특징으로 하는 장치.
  3. 제 2 항에 있어서,
    상기 데이터 버스 반전 벡터(150)는 상기 다수의 데이터 타임 슬롯들 이외의 제어 타임 슬롯 내에서 상기 데이터 라인들(140)을 통해 전달되며, 그리고
    상기 제어기(125)는 상기 제어 타임 슬롯 동안 상기 데이터 마스크 라인(135)을 통해 상기 글로벌 데이터 버스 반전 표시자(150)를 전달하도록 동작가능한 것을 특징으로 하는 장치.
  4. 제 3 항에 있어서,
    상기 제어기(125)는 기록 동작 동안 상기 데이터 전송들에 대해 상기 데이터 마스크 라인(135)을 통해 데이터 마스크 정보를 전달하도록 동작가능한 것을 특징으로 하는 장치.
  5. 제 1 항에 있어서,
    상기 데이터 버스 반전 벡터(145, 165, 170)는 상기 다수의 데이터 타임 슬롯들 이외의 제어 타임 슬롯 내에서 상기 데이터 라인들(140)을 통해 전달되며, 그리고 상기 글로벌 데이터 버스 반전 표시자(150)는 상기 제어 타임 슬롯 동안 상기 데이터 마스크 라인들(140)을 통해 전달되는 것을 특징으로 하는 장치.
  6. 제 5 항에 있어서,
    상기 데이터 라인들(140)은 제 1 그룹 및 제 2 그룹으로 그룹화되고, 상기 데이터 버스 반전 벡터는 상기 제 1 그룹과 관련된 제 1 부분(175) 및 상기 제 2 그룹과 관련된 제 2 부분(180)을 갖고, 상기 제 1 부분(175)은 상기 데이터 타임 슬롯들의 제 1 서브세트를 커버하고, 상기 제 2 부분(180)은 상기 타임 슬롯들의 제 2 서브세트를 커버하며, 그리고 상기 제 1 서브세트 내에 포함되지 않는 데이터 타임 슬롯들은 상기 제 2 서브세트 내에 포함되지 않는 데이터 타임 슬롯들과 겹치지 않는 것을 특징으로 하는 장치.
  7. 제 6 항에 있어서,
    상기 제 1 그룹은 제 1 메모리(155)와 관련되고, 상기 제 2 그룹은 제 2 메모리(160)와 관련되는 것을 특징으로 하는 장치.
  8. 제 1 항에 있어서,
    프로세서(100); 및
    메모리(105)를 더 포함하며,
    상기 다수의 데이터 라인들(140)이 상기 프로세서(100)를 상기 메모리(105)에 연결하는 것을 특징으로 하는 장치.
  9. 다수의 데이터 타임 슬롯들을 이용하여 데이터 버스(130)를 정의하는 다수의 데이터 라인들(140)을 통해 다수의 데이터 전송들을 전달하는 단계와;
    상기 데이터 타임 슬롯들의 적어도 서브세트에 대해, 관련된 데이터 타임 슬롯 동안 전달되는 비트들이 반전되었음을 나타내는 데이터 버스 반전 표시자를 전달하는 단계와, 여기서 상기 데이터 전송들의 서브세트에 대한 데이터 버스 반전 표시자들은 데이터 버스 반전 벡터(145, 165, 170)로 그룹화되며; 그리고
    상기 데이터 버스 반전 벡터(145, 165, 170)의 반전을 나타내는 글로벌 데이터 버스 반전 표시자(150, 175, 180)를 전달하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 글로벌 데이터 버스 반전 표시자(150, 175, 180)를 전달하는 단계는 상기 데이터 라인들(140) 중 적어도 하나를 이용하여 상기 글로벌 데이터 버스 반전 표시자(150, 175, 180)를 전달하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 데이터 버스 반전 벡터(145, 165, 170)는 상기 데이터 타임 슬롯들의 총 개수 미만(less than)을 커버하며, 그리고 상기 글로벌 데이터 버스 반전 표시자(150, 175, 180)는 적어도 하나의 제어 타임 슬롯 동안 상기 데이터 버스 반전 벡터(145, 165, 170)와 함께 전달되는 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서,
    상기 글로벌 데이터 버스 반전 표시자(150)를 전달하는 단계는 상기 데이터 라인들(140) 이외의 데이터 버스(130)와 관련된 신호 라인(135)을 이용하여 상기 글로벌 데이터 버스 반전 표시자(150)를 전달하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서,
    상기 신호 라인(135)은 데이터 마스크 라인(135)을 포함하는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020205060A1 (en) * 2019-03-29 2020-10-08 Intel Corporation Minimum input/output toggling rate for interfaces

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5384210B2 (ja) * 2009-06-11 2014-01-08 パナソニック株式会社 データ送信装置、データ受信装置、及びデータ伝送システム
US8726139B2 (en) * 2011-12-14 2014-05-13 Advanced Micro Devices, Inc. Unified data masking, data poisoning, and data bus inversion signaling
US8909840B2 (en) * 2011-12-19 2014-12-09 Advanced Micro Devices, Inc. Data bus inversion coding
US9275692B2 (en) 2012-02-28 2016-03-01 Micron Technology, Inc. Memory, memory controllers, and methods for dynamically switching a data masking/data bus inversion input
JP2013222285A (ja) * 2012-04-16 2013-10-28 Fujitsu Semiconductor Ltd バス回路および半導体装置
US8854236B2 (en) * 2012-05-18 2014-10-07 Micron Technology, Inc. Methods and apparatuses for low-power multi-level encoded signals
US9172567B2 (en) * 2013-11-25 2015-10-27 Qualcomm Incorporated Methods and apparatus to reduce signaling power
CN104714902B (zh) * 2013-12-12 2018-08-14 华为技术有限公司 一种信号处理方法及装置
US9252802B2 (en) 2014-02-07 2016-02-02 Qualcomm Incorporated Encoding for partitioned data bus
US9148171B1 (en) * 2014-07-29 2015-09-29 Avago Technologies General Ip (Singapore) Pte. Ltd. Parallel interface pattern modification for addressing signal integrity concerns
US9922686B2 (en) 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations
KR102697484B1 (ko) * 2017-01-23 2024-08-21 에스케이하이닉스 주식회사 반도체장치
US10146719B2 (en) 2017-03-24 2018-12-04 Micron Technology, Inc. Semiconductor layered device with data bus
US10825545B2 (en) 2017-04-05 2020-11-03 Micron Technology, Inc. Memory device loopback systems and methods
US10540304B2 (en) 2017-04-28 2020-01-21 Advanced Micro Devices, Inc. Power-oriented bus encoding for data transmission
KR102441578B1 (ko) * 2017-10-27 2022-09-07 삼성전자주식회사 다중 데이터 버스 반전 동작을 수행하는 방법 및 메모리 장치
US10664432B2 (en) 2018-05-23 2020-05-26 Micron Technology, Inc. Semiconductor layered device with data bus inversion
US10964702B2 (en) 2018-10-17 2021-03-30 Micron Technology, Inc. Semiconductor device with first-in-first-out circuit
CN109582507B (zh) * 2018-12-29 2023-12-26 西安紫光国芯半导体股份有限公司 用于nvdimm的数据备份和恢复方法、nvdimm控制器以及nvdimm
US10944422B1 (en) * 2019-09-23 2021-03-09 Advanced Micro Devices, Inc. Entropy agnostic data encoding and decoding
US10861508B1 (en) 2019-11-11 2020-12-08 Sandisk Technologies Llc Transmitting DBI over strobe in nonvolatile memory
KR20210076606A (ko) 2019-12-16 2021-06-24 삼성전자주식회사 SoC, 메모리 장치, 전자 장치 및 전자 장치의 데이터 저장 방법

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58186847A (ja) * 1982-04-27 1983-10-31 Fujitsu Ltd 内部デ−タバス制御回路
JP3323134B2 (ja) * 1998-08-18 2002-09-09 エヌイーシー東芝スペースシステム株式会社 反転データのフレーム同期検出方法とその装置
US6584526B1 (en) * 2000-09-21 2003-06-24 Intel Corporation Inserting bus inversion scheme in bus path without increased access latency
WO2002039290A2 (en) 2000-11-07 2002-05-16 Intel Corporation Method and apparatus for reducing simultaneous switching output noise using dynamic bus inversion
US7257129B2 (en) * 2000-11-22 2007-08-14 Silicon Image Memory architecture with multiple serial communications ports
US20020156953A1 (en) * 2001-02-28 2002-10-24 Beiley Mark A. Dynamic bus inversion method
TW507128B (en) * 2001-07-12 2002-10-21 Via Tech Inc Data memory controller supporting the data bus invert
US6898648B2 (en) * 2002-02-21 2005-05-24 Micron Technology, Inc. Memory bus polarity indicator system and method for reducing the affects of simultaneous switching outputs (SSO) on memory bus timing
KR100546335B1 (ko) * 2003-07-03 2006-01-26 삼성전자주식회사 데이터 반전 스킴을 가지는 반도체 장치
US20040068594A1 (en) * 2002-10-08 2004-04-08 Anthony Asaro Method and apparatus for data bus inversion
US7113550B2 (en) * 2002-12-10 2006-09-26 Rambus Inc. Technique for improving the quality of digital signals in a multi-level signaling system
GB2398650B (en) * 2003-02-21 2006-09-20 Picochip Designs Ltd Communications in a processor array
JP4505195B2 (ja) * 2003-04-01 2010-07-21 エイティアイ テクノロジーズ インコーポレイテッド メモリデバイスにおいてデータを反転させるための方法および装置
JP2005130238A (ja) * 2003-10-24 2005-05-19 Seiko Epson Corp 画像処理装置
US20050132112A1 (en) 2003-12-10 2005-06-16 Pawlowski J. T. I/O energy reduction using previous bus state and I/O inversion bit for bus inversion
US7411840B2 (en) * 2004-03-02 2008-08-12 Via Technologies, Inc. Sense mechanism for microprocessor bus inversion
DE102005013322B3 (de) * 2005-03-22 2006-10-05 Infineon Technologies Ag Schaltung zur Erzeugung eines Datenbitinvertierungsflags (DBI)
US7292161B2 (en) * 2005-05-31 2007-11-06 International Business Machines Corporation NB/MB coding apparatus and method using both disparity independent and disparity dependent encoded vectors
KR100613464B1 (ko) * 2005-07-06 2006-08-22 주식회사 하이닉스반도체 반도체 장치의 데이터 출력장치 및 출력방법
KR100643498B1 (ko) * 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법
KR100656448B1 (ko) * 2005-11-29 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 ｄｂｉ 신호 생성장치 및 방법
KR100877680B1 (ko) * 2006-04-04 2009-01-09 삼성전자주식회사 반도체 장치 사이의 단일형 병렬데이터 인터페이스 방법,기록매체 및 반도체 장치
KR20110101012A (ko) * 2010-03-05 2011-09-15 삼성전자주식회사 컴바인드 코딩을 이용한 병렬데이터 인터페이스 방법, 기록매체 및 그 장치
KR100763533B1 (ko) * 2006-06-01 2007-10-05 삼성전자주식회사 버스 인버팅 코드 생성 장치 및 이를 이용한 버스 인버팅코드 생성 방법
KR100744141B1 (ko) * 2006-07-21 2007-08-01 삼성전자주식회사 싱글 엔디드 신호 라인의 가상 차동 상호 연결 회로 및가상 차동 신호 방식
KR100780955B1 (ko) * 2006-08-14 2007-12-03 삼성전자주식회사 데이터 반전 방식을 사용하는 메모리 시스템
KR100837813B1 (ko) * 2006-12-07 2008-06-13 주식회사 하이닉스반도체 반도체 집적 회로의 ｄｂｉ 신호 생성 장치 및 방법
KR100902051B1 (ko) * 2007-07-12 2009-06-15 주식회사 하이닉스반도체 오류 검사 코드 생성장치 및 방법
US7501963B1 (en) * 2007-10-17 2009-03-10 Micron Technology, Inc. Balanced data bus inversion
US8724483B2 (en) * 2007-10-22 2014-05-13 Nvidia Corporation Loopback configuration for bi-directional interfaces
US8117526B2 (en) * 2007-10-29 2012-02-14 Qimonda Ag Apparatus and method for generating a transmit signal and apparatus and method for extracting an original message from a received signal
US7925844B2 (en) * 2007-11-29 2011-04-12 Micron Technology, Inc. Memory register encoding systems and methods
US7616133B2 (en) * 2008-01-16 2009-11-10 Micron Technology, Inc. Data bus inversion apparatus, systems, and methods
US8606982B2 (en) * 2008-03-10 2013-12-10 Qimonda Ag Derivative logical output
US8223042B2 (en) * 2008-04-02 2012-07-17 Rambus Inc. Encoding data with minimum hamming weight variation
US8498344B2 (en) * 2008-06-20 2013-07-30 Rambus Inc. Frequency responsive bus coding
US7899961B2 (en) * 2008-09-02 2011-03-01 Qimonda Ag Multi-mode bus inversion method and apparatus
KR101039862B1 (ko) * 2008-11-11 2011-06-13 주식회사 하이닉스반도체 클럭킹 모드를 구비하는 반도체 메모리장치 및 이의 동작방법
KR20100053202A (ko) * 2008-11-12 2010-05-20 삼성전자주식회사 Ｒｄｂｉ 기능을 지원하는 반도체 메모리 장치 및 그 테스트 방법
KR100974223B1 (ko) * 2008-11-13 2010-08-06 주식회사 하이닉스반도체 데이터 버스 인버전 기능을 갖는 반도체 집적회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020205060A1 (en) * 2019-03-29 2020-10-08 Intel Corporation Minimum input/output toggling rate for interfaces
US10963405B2 (en) 2019-03-29 2021-03-30 Intel Corporation Minimum input/output toggling rate for interfaces

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Publication number Publication date
CN102934098A (zh) 2013-02-13
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EP2558945A1 (en) 2013-02-20
US8260992B2 (en) 2012-09-04

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