TWI517459B - 半導體發光裝置及其製造方法 - Google Patents
半導體發光裝置及其製造方法 Download PDFInfo
- Publication number
- TWI517459B TWI517459B TW102108632A TW102108632A TWI517459B TW I517459 B TWI517459 B TW I517459B TW 102108632 A TW102108632 A TW 102108632A TW 102108632 A TW102108632 A TW 102108632A TW I517459 B TWI517459 B TW I517459B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- wiring layer
- semiconductor
- light
- electrode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 200
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 238000000034 method Methods 0.000 title description 26
- 239000000758 substrate Substances 0.000 claims description 143
- 229910052751 metal Inorganic materials 0.000 claims description 88
- 239000002184 metal Substances 0.000 claims description 88
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 25
- 229920005989 resin Polymers 0.000 claims description 10
- 239000011347 resin Substances 0.000 claims description 10
- 238000001228 spectrum Methods 0.000 claims 2
- 239000010949 copper Substances 0.000 description 19
- 238000012986 modification Methods 0.000 description 13
- 230000004048 modification Effects 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000007747 plating Methods 0.000 description 8
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910002601 GaN Inorganic materials 0.000 description 6
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- WUKWITHWXAAZEY-UHFFFAOYSA-L calcium difluoride Chemical compound [F-].[F-].[Ca+2] WUKWITHWXAAZEY-UHFFFAOYSA-L 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000000748 compression moulding Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010436 fluorite Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002098 polyfluorene Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 235000005811 Viola adunca Nutrition 0.000 description 1
- 240000009038 Viola odorata Species 0.000 description 1
- 235000013487 Viola odorata Nutrition 0.000 description 1
- 235000002254 Viola papilionacea Nutrition 0.000 description 1
- 244000172533 Viola sororia Species 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/483—Containers
- H01L33/486—Containers adapted for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/52—Encapsulations
- H01L33/54—Encapsulations having a particular shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/2901—Shape
- H01L2224/29011—Shape comprising apertures or cavities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/821—Forming a build-up interconnect
- H01L2224/82106—Forming a build-up interconnect by subtractive methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
- H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
- H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/9202—Forming additional connectors after the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0093—Wafer bonding; Removal of the growth substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Led Devices (AREA)
- Led Device Packages (AREA)
Description
實施形態係有關半導體發光裝置及其製造方法。
組合半導體發光元件與螢光體,放射白色光等之可視光或其他的波長帶的光線之半導體發光裝置係小型,作為容易處理之光源,其用途則日益變廣。並且,為了實現極小尺寸之半導體發光裝置,而發展著將包含從基板分離之發光層的半導體層封入於樹脂封裝之構造的開發。但在如此之半導體發光裝置之製造過程中,因包含從基板所分離之半導體層的晶圓之彎曲而有製造產率或製造效果下降之情況。
本發明之實施形態係提供生產性高,可降低製造成本之半導體發光裝置及其製造方法。
有關實施形態之半導體發光裝置係具備:第1的面,和具有與前述第1的面相反側之第2的面,含有發光層之
半導體層,和設置於前述半導體層之前述第2的面側之p側電極及n側電極。另外,在前述第2的面側中,具備電性連接於前述p側電極之p側配線層,和電性連接於前述n側電極之n側配線層。更且,具備具有相向於前述半導體層,前述p側配線層及前述n側配線層之第3的面,和與前述第3的面相反側之第4的面之支持基板。對於前述半導體層,前述p側配線層及前述n側配線層,和前述支持基板之間係設置有接合層,前述支持基板係具有從前述第4的面連通於前述p側配線層之第1開口,和從前述第4的面連通於前述n側配線層之第2開口。並且,更具備藉由前述第1開口而電性連接於前述p側配線層之p側端子,和藉由前述第2開口而電性連接於前述n側配線層之n側端子。
如根據實施形態係可提供生產性高,可降低製造成本之半導體發光裝置及其製造方法。
1‧‧‧半導體發光裝置
10‧‧‧基板
11‧‧‧第1半導體層
12‧‧‧第2半導體層
13‧‧‧發光層
15‧‧‧半導體層
15a‧‧‧第1的面
15b‧‧‧第2的面
25a‧‧‧第3的面
25b‧‧‧第4的面
16‧‧‧p側電極
17‧‧‧n側電極
18‧‧‧絕緣膜
18a‧‧‧開口
18b‧‧‧開口
27a‧‧‧開口
27b‧‧‧開口
91a‧‧‧開口
91b‧‧‧開口
93a‧‧‧開口
93b‧‧‧開口
19‧‧‧金屬膜
21‧‧‧p側配線層
22‧‧‧n側配線層
43‧‧‧n側配線層
23‧‧‧p側金屬柱
23a‧‧‧p側端子
45a‧‧‧p側端子
53a‧‧‧p側端子
24‧‧‧n側金屬柱
47‧‧‧n側金屬柱
24a‧‧‧n側端子
47a‧‧‧n側端子
54a‧‧‧n側端子
25‧‧‧支持基板
55‧‧‧支持基板
29‧‧‧金屬膜
27‧‧‧接合層
30‧‧‧螢光體層
35‧‧‧Cu層
53‧‧‧金屬層
54‧‧‧金屬層
31‧‧‧螢光體
92a‧‧‧開口
92b‧‧‧開口
80‧‧‧溝
91‧‧‧光阻劑光罩
圖1係顯示有關第1實施形態之半導體發光裝置之模式剖面圖。
圖2係顯示有關第1實施形態之半導體發光裝置之製造過程的模式圖。
圖3係顯示持續圖2製造過程的模式圖。
圖4係顯示持續圖3製造過程的模式圖。
圖5係顯示持續圖4製造過程的模式圖。
圖6係顯示持續圖5製造過程的模式圖。
圖7係顯示持續圖6製造過程的模式圖。
圖8係顯示持續圖7製造過程的模式圖。
圖9係顯示持續圖8製造過程的模式圖。
圖10係顯示持續圖9製造過程的模式圖。
圖11係顯示持續圖10製造過程的模式圖。
圖12係顯示持續圖11製造過程的模式圖。
圖13係顯示有關第1實施形態之第1變形例的半導體發光裝置的模式剖面圖。
圖14係顯示有關第1實施形態之第2變形例的半導體發光裝置的模式剖面圖。
圖15係顯示有關第1實施形態之第3變形例的半導體發光裝置的模式剖面圖。
圖16係顯示有關第1實施形態之變形例的半導體發光裝置之製造過程的模式剖面圖。
圖17係顯示有關第2實施形態之半導體發光裝置之製造過程的模式剖面圖。
圖18係顯示持續圖17製造過程的模式圖。
圖19係顯示持續圖18製造過程的模式圖。
以下,對於實施形態,參照圖面同時加以說明。對於圖面中的同一部分係附上同一符號,其詳細說明係適宜省略,對於不同的部分加以說明。然而,圖面係模式性或概
念性地所表示,而圖中所表示之部分之厚度與寬度之關係,部分間之尺寸的比率等係未必局限與現實的構成同一。另外,即使為顯示相同部分之情況,亦有經由圖面,相互的尺寸或比率不同所顯示之情況。
圖1係表示有關第1實施形態的半導體發光裝置1的模式剖面圖。
半導體發光裝置1係具備具有發光層13之半導體層15。半導體層15係具有第1的面15a,和其相反側之第2的面15b(參照圖3A)。另外,半導體層15係具有層積有發光層13之部分15e,和未層積有發光層13之部分15f。
例如,在第2的面15b側中,於層積有發光層13之部分15e上設置有p側電極16,於未含有發光層之部分15f上設置有n側電極17。發光層13係經由流動電流在p側電極16與n側電極17之間之時而發光。並且,從發光層13所放射光係從第1的面15a而釋放於外部。
另外,半導體發光裝置1係於第2的面15b側具備p側配線層21及n側配線層22。p側配線層21係電性連接於p側電極16。n側配線層22係電性連接於n側電極17。
更且,半導體發光裝置1係於第2的面側具備支持基板25。支持基板25係具有半導體層15,相向於p側配線
層21及n側配線層22之第3的面25a,和與第3的面25a相反側之第4的面25b。並且,支持基板25係具有從第4的面25b連通於p側配線層21的第1開口(以下,開口92a),和從第4的面25b連通於n側配線層22的第2開口(以下,開口92b)。
另外,對於半導體層15,p側配線層21及n側配線層22,和支持基板25之間係設置有接合層27。並且,對於第4的面25b側係設置有p側端子23a與n側端子24a。p側端子23a係藉由開口92a而電性連接於p側配線層21。n側端子24a係藉由開口92b而電性連接於n側配線層22。
以下,參照圖1,詳細說明半導體發光裝置1之構造。
半導體層15係具有第1半導體層11,與第2半導體層12,與發光層13。發光層13係設置於第1半導體層11與第2半導體層12之間。第1半導體層11及第2半導體層12係例如含有氮化鎵。
第1半導體層11係例如,為n形半導體層,包含基底緩衝層,n型GaN層之層積體亦可。第2半導體層12係例如,為p形半導體層,包含p型GaN層。發光層13係含有發光成藍,紫,藍紫,紫外線光等之材料。
半導體層15之第2的面15b係加工成凹凸形狀。其凸部係層積有發光層13的部分15e,而凹部係未層積有發光層13的部分15f。層積有發光層13的部分15e的第
2的面15b係第2半導體層12的表面。另一方面,未層積有發光層13的部分15f的第2的面15b係n形半導體層,而為第1半導體層11的表面。例如,第1半導體層11係n形半導體層,而第2半導體層12係p形半導體層。並且,p側電極16係接觸於p形半導體層,而n側電極17係接觸於n形半導體層。
例如,在半導體層15之第2的面15b中,層積有發光層13的部分15e的面積係較未層積有發光層13的部分15f之面積為寬地加以設置。另外,設置於層積有發光層13的部分15e上之p側電極16的面積係較設置於未層積有發光層13的部分15f上之n側電極17的面積為寬。由此,得到廣的發光面,可提高光輸出。
對於半導體層15之第2的面側係設置有第1絕緣膜(以下,絕緣膜18)。絕緣膜18係被覆半導體層15,p側電極16及n側電極17。絕緣膜18係未設置於半導體層15之第1的面15a上。
對於絕緣膜18係可使用矽氧化膜,矽氮化膜等之無機膜者。或者,使用對於微細開口之圖案化性優越之聚醯亞胺等之樹脂亦可。然而,作為絕緣膜18而使用樹脂的情況,於絕緣膜18與半導體層15之間,例如,設置矽氧化膜等之無機膜亦可。無機膜係被覆保護發光層13及第2半導體層12之側面。
對於與絕緣膜18之半導體層15相反側的面上,p側配線層21與n側配線層22則相互間隔加以設置。絕緣膜
18係含有連通於p側電極16之開口18a,及連通於n側電極17之開口18b。在本實施形態中,絕緣膜18係含有複數之開口18a,但亦可為含有1個之開口的形態。
p側配線層21係亦加以設置於絕緣膜18上,及開口18a之內部。即,p側配線層21係藉由開口18a而與p側電極16加以電性連接。n側配線層22係亦設置於絕緣膜18上,及開口18b內部內,與n側電極17加以電性連接。
在本實施形態中,於p側配線層21及絕緣膜18之間,及n側配線層22與絕緣膜18之間係設置有金屬膜19。如後述(參照圖5B~圖6A),金屬膜19係在形成各配線層之電鍍工程中作為種金屬而使用。隨之,對於將與p側配線層21及n側配線層22同樣材料使用於金屬膜19之情況,係有金屬膜19與各配線層成為一體化而無法區別之情況。另外,對於經由電鍍法以外之方法而形成p側配線層21及n側配線層22之情況,係亦有未設置金屬膜19之情況。
支持基板25係藉由接合層27而貼著於半導體層15,p側配線層21及n側配線層22上。並且,支持基板25係具有各連通於p側配線層21與n側配線層22之開口92a及開口92b。更且,於開口92a內部及開口92b內部,各設置有p側金屬柱23及n側金屬柱24。
p側金屬柱23及n側金屬柱24係露出於與相向於支持基板25之半導體層15,p側配線層21及n側配線層
22之第3的面25a相反側之第4的面25b,而各端面係作為p側端子23a及n側端子24a而發揮機能。p側端子23a及n側端子24a係例如藉由焊錫,或導電性接合材而接合於安裝基板的連接盤圖形。
半導體發光裝置1係更具備設置於第1的面15a上之螢光體層30。螢光體層30係包含螢光體31。螢光體31係經由發光層13的放射光所激發,放射與其放射光不同波長的光。即,螢光體31之放射光的峰值波長係較發光層13的放射光之峰值波長為長。
另外,螢光體層30係被覆設置於半導體層15之第1的面15a之細微的凹凸。即,半導體層15之第1的面15a係例如,具有經由使用鹼性系溶液之濕蝕刻(粗糙處理)所形成之凹凸。由此,抑制在半導體層15與螢光體層30之界面的全反射,提升將發光層13的放射光從第1的面15a取出於外側之效率。
接著,參照圖2A~圖12B,對於有關實施形態之半導體發光裝置1之製造方法加以說明。圖2A~圖12B係表示有關實施形態之半導體發光裝置1之製造過程的模式圖。
圖2A係顯示形成於第1基板(以下,基板10)之主面上的第1半導體層11,第2半導體層12及發光層13的剖面圖。例如,使用MOCVD(metal organic chemical vapor deposition)法,於基板10上依序使第1半導體層11,發光層13及第2半導體層12成長。基板10係例如為矽基板。另外,作為基板10亦可使用藍寶石
基板。第1半導體層11,發光層13及第2半導體層12係例如為氮化物半導體,含有氮化鎵(GaN)。
第1半導體層11係例如為n型GaN層。另外,第1半導體層11係具有包含設置於基板10上之緩衝層,和設置於緩衝層上之n型GaN層之層積構造亦可。第2半導體層12係含有設置於發光層13上之p形AlGaN層,和設置於其上方之p形GaN層。
圖2B及圖2C係顯示選擇性地除去第2半導體層12及發光層13之狀態。圖2B係剖面圖,圖2C係顯示基板10之上面側之平面圖。
如圖2B所示,例如,使用RIE(Reactive Ion Etching)法,選擇性地蝕刻第2半導體層12及發光層13,使第1半導體層11露出。
如圖2C所示,半導體層12及發光層13係圖案化成島狀,於基板10上形成有複數之發光範圍(層積有發光層13之部分15e)。
接著,如圖3A及圖3B所示,選擇性地除去第1半導體層11,於基板10上形成複數的半導體層15。
圖3A係顯示基板10及形成於其上方之半導體層15的剖面。例如,將被覆第2半導體層12及發光層13之蝕刻光罩(未圖示)設置於第1半導體層11上。接著,使用RIE法而蝕刻第1半導體層11,形成至基板10之深度的溝80。
圖3B係顯示設置有半導體層15之基板10的上面。
溝80係於基板10上設置成格子狀,將第1半導體層11分離。由此,於基板10上形成複數之半導體層15。
半導體層15之第1的面15a係接觸於基板10的面,第2的面15b係第1半導體層11及第2半導體層12的表面。另外,溝80係蝕刻基板10的上面,較第1的面15a為深地加以形成。
溝80係在形成p側電極16及n側電極17之後(參照圖4)形成亦可。
接著,如圖4A及圖4B所示,於半導體層15之第2的面15b,形成p側電極16與n側電極17。圖4A係剖面圖,圖4B係顯示基板10之上面之平面圖。
p側電極16係形成於第2半導體層12上。n側電極17係形成於第1半導體層11上。p側電極16係具有較n側電極為寬的面積。
p側電極16及n側電極17係例如,以濺鍍法,蒸鍍法等而形成。p側電極16與n側電極17係先形成任一均可,亦可以相同材料同時形成。p側電極16係呈反射發光層13的放射光地形成。例如,p側電極16係含有銀,銀合金,鋁,鋁合金等。另外,為了p側電極16之硫化,氧化防止,亦可為含有金屬保護膜(阻障金屬)的構成。另外,為了形成各電極與半導體層之間的電阻接觸,因應必要而實施熱處理。
接著,如圖5A所示,於基板10上形成絕緣膜18。圖5A係顯示基板10及半導體層15之剖面的模式圖。如
同圖所示,絕緣膜18係被覆設置於基板10上之構造體,具有開口18a及開口18b。
絕緣膜18係例如,矽氧化膜或矽氮化膜,可使用CVD(Chemical Vapor Deposition)法而形成。開口18a及18b係例如,經由使用光阻劑光罩之濕蝕刻而形成。開口18a係連通於p側電極16。開口18b係連通於n側電極17。在本實施形態中,絕緣膜18係含有複數之開口18a,和1個之開口18b。
作為絕緣膜18,例如,使用聚醯亞胺等之有機膜亦可。另外,當對於絕緣膜18使用感光性聚醯亞胺,苯并環丁烯(Benzocyclobutene)等之有機膜時,可直接曝光及顯像。因此,開口18a及18b的圖案化則變為容易。
接著,圖5B~圖6B係顯示p側配線層21及n側配線層22之形成過程。圖5B~圖6A係顯示基板10及半導體層15之剖面的模式圖,圖6B係顯示基板10之上面的平面圖。
如圖5B所示,於絕緣膜18的表面,第1開口18a之內面(側壁及底部),及第2開口18b之內面(側壁及底部),形成金屬膜19。
金屬膜19係作為在電鍍工程之種金屬而發揮機能。金屬膜19係例如,從絕緣膜18側依序呈含有鈦(Ti)及銅(Cu)地,使用濺鍍法而形成。取代鈦而使用鋁亦可。
接著,如圖5C所示,於金屬膜19上地形成光阻劑光罩91。光阻劑光罩91係含有開口91a與開口92b。開口
91a係設置於p側電極16上,而開口92b係設置於n側電極17上。
接著,如圖6A及圖6B所示,使用電場銅電鍍而形成p側配線層21及n側配線層22。即,將金屬膜19作為電流路徑,於光阻劑光罩91之開口91a及91b內部,選擇性地形成銅(Cu)層。
如圖6A所示,p側配線層21係亦加以形成於絕緣膜18上,及開口18a之內部。p側配線層21係電性連接於p側電極16。n側配線層22係亦加以形成於絕緣膜18上,及開口18b之內部。n側配線層22係電性連接於n側電極17。
如圖6B所示,p側配線層21與n側配線層22係夾持光阻劑光罩91g而相向。即,p側配線層21與n側配線層22之間隔係可窄化至光微影之界限。
圖7A~圖8B係表示將第2基板(以下,支持基板25)貼著於半導體層15,p側配線層21及n側配線層22上之過程的模式圖。圖7A~圖8A係表示貼著過程之模式剖面圖,圖8B係顯示支持基板25之第4的面25b的平面圖。
如圖7A所示,將光阻劑光罩91,例如,使用濕處理而除去,更且,除去金屬膜19。金屬膜19係將p側配線層21及n側配線層22作為光罩,例如,可使用濕蝕刻而除去者。由此,電性分離p側配線層21與n側配線層22。
接著,如圖7B所示,將於第3的面25a具有接合層27之支持基板25,貼著於半導體層15,p側配線層21及n側配線層22上。
支持基板25係例如為厚度0.5~1毫米(mm)之石英玻璃。接合層27係半硬化狀態,所謂B平台樹脂,例如將環氧樹脂或聚矽氧做為主成分。另外,作為支持基板25,亦可使用藍寶石,或丙烯酸或者聚碳酸酯等之硬質樹脂。
對於支持基板25係預先形成開口92a及92b。並且,將支持基板25接合於基板10上時,將開口92a及92b各配合p側配線層21及n側配線層22之位置。即,開口92a及92b係各面積與配置位置則呈適合於p側配線層21及n側配線層22之面積及位置地加以形成。由此,可設置從支持基板25之第4的面25b側各連通於p側配線層21及n側配線層22之開口92a及92b。
圖8A及圖8B係顯示將支持基板25貼著於半導體層15,p側配線層21及n側配線層22上之狀態。
例如,將支持基板25壓著於基板10上,經由接合層27而埋入半導體層15之間的空間。接著,施以特定溫度之熱處理而使接合層27硬化,接合基板10與支持基板25。並且,在接合基板10與支持基板25之狀態中,半導體層15之周圍的接合層27則較層積半導體層15,p側電極16及p側配線層21之部分為厚者為佳。由此,可抑制在支持基板25與基板10之間的空隙等之產生者。
另外,如圖8B所示,開口92a及92b係各連通於p側配線層21之外緣21b,及n側配線層22之外緣22b的內側為佳。由此,開口92a及92b,和p側配線層21及n側配線層22之位置調整則變為容易,可防止p側配線層21與n側配線層22之間的短路者。
圖9A~圖10B係顯示於開口92a及92b之內部,形成p側金屬柱23及n側金屬柱24之過程的模式圖。圖9A~圖10A係顯示p側金屬柱23及n側金屬柱24之形成過程的模式剖面圖。圖10B係顯示支持基板之第4的面25b之平面圖。
如圖9A所示,形成被覆支持基板25之第4的面25b,開口92a的內面及開口92b的內面之金屬膜29。金屬膜29係例如,從支持基板25側依序含有鈦(Ti)及銅(Cu)。或者,取代鈦而使用鎳或鋁亦可。
接著,如圖9B所示,形成將金屬膜29作為種金屬,進行電場Cu電鍍,埋入開口92a的內部及開口92b的內部,被覆第4的面25b之Cu層35。
此情況,金屬膜29與Cu層35如為相同材料,在電鍍後之金屬層中,金屬膜29與Cu層35係作為一體化。另外,對於Cu層35之形成使用電鍍法以下技術方法之情況,亦有未形成金屬膜29之情況。
接著,如圖10A所示,例如,使用CMP法而研磨Cu層35及金屬膜29,除去被覆第4的面25b之部分。經由此,殘留埋入Cu層35於開口92a及92b之內部的部分,
可形成p側金屬柱23及n側金屬柱24。並且,露出於p側金屬柱23及n側金屬柱24之第4的面25b之端部係各作為p側端子23a及n側端子24a而發揮機能。
如圖10B所示,形成於支持基板25之第4的面25b之p側端子23a與n側端子24a的間隔係較p側配線層21及n側配線層22之間隔為寬地加以形成。例如,p側端子23a與n側端子24a之間隔,係作為較將半導體發光裝置1固定於安裝基板之焊錫的擴張為大者為佳。由此,可防止p側端子23a及n側端子24a之間的短路。
接著,如圖11A~圖11B所示,進行半導體層15之第1的面15a側之處理。圖11A~圖11B係顯示各工程之模式剖面圖。
如圖11A所示,除去接合於半導體層15及絕緣膜18的基板10。基板10為矽基板之情況,例如,可使用濕蝕刻而選擇性地除去基板10。對於基板10為藍寶石基板之情況,例如,可使用雷射剝離法而分離基板10。
形成於基板10上之構造體係在除去基板10之後,亦經由支持基板25所支持,保持晶圓狀態。對於支持基板25係例如,使用較接合層27楊氏模數大之材料。由此,抑制分離基板10之後的晶圓之彎曲,在後續之製造過程之晶圓的處理則變為容易。其結果,可使製造產率或製造效率提昇。
另外,經由作為接合層27而使用比較於半導體層15為柔軟的材料,例如,樹脂之時,可緩和產生於半導體層
15及支持基板25之間的應力。例如,於基板10上加以磊晶成長之半導體層係含有大的內部應力。並且,即使作為其應力於基板10之剝離時一口氣加以開放,p側金屬柱23,n側金屬柱24及接合層27係吸收其應力。因此,可迴避在除去基板10之過程的半導體層15之破損。
接著,對於半導體層15之第1的面15a係形成微小的凹凸。例如,以KOH(氫氧化鉀)水溶液或TMAH(氫氧化四甲基銨)等,濕蝕刻第1半導體層11。在此蝕刻中,產生有依存於結晶面方位之蝕刻速度之不同。因此,如圖11A所示,可於第1的面15a形成細微之凹凸者。另外,於第1的面15a上形成光阻劑光罩,選擇性地蝕刻第1半導體層11的表面亦可。如此,經由於第1的面15a形成凹凸之時,可使發光層13之放射光的取出效率提升。
接著,如圖11B所示,於半導體層15及絕緣膜18上形成螢光體層30。螢光體層30係分散螢光體31之樹脂層,例如,使用印刷,鑄封,鑄模,壓縮成形等之方法而加以形成。
對於螢光體層30係例如,可使用環氧樹脂或聚矽氧者。螢光體31係例如,發光成黃色光的黃色螢光體,發光成紅色光的紅色螢光體,發光成綠色光的綠色螢光體,或者混合此等之構成。對於螢光體31係例如,可使用YAG系螢光體,氮化物系螢光體等者。
接著,如圖12A及圖12B所示,沿著鄰接之半導體
層15之間的溝80,切斷螢光體層30,絕緣膜18,接合層27及支持基板25。由此,將含有半導體層15之半導體發光裝置1作為個片化。
圖12A係顯示半導體發光裝置1之剖面,圖12B係顯示p側端子23a及n側端子24a所露出之支持基板25的表面。
螢光體層30,絕緣膜18,接合層27及支持基板25之切斷係例如,使用切割刀而進行。半導體層15係因未存在於溝80而未受到經由切割之損傷者。另外,在加以個片化之時點,得到以絕緣膜18及接合層27被覆保護半導體層15之端部(側面)的構造。
然而,半導體發光裝置1係均可為含有一個的半導體層15之單晶片構造,以及含有複數之半導體層15多晶片構造。
另外,切割之前的工程係在晶圓狀態一次加以進行之故,於加以個片化之各個裝置,無需進行配線及封裝,而成為減低大幅的成本。即,在加以個片化之狀態,既已施以配線及封裝。因此,如根據本實施形態,可提高生產性,可降低製造成本。
圖13係表示有關第1實施形態之第1變形例的半導體發光裝置2的模式剖面圖。半導體發光裝置2係具備支持基板55。支持基板55係具有從第3的面55a開擴於第4的面55b方向之開口93a及93b。並且,埋入於開口93a及93b內部之p側金屬柱45及n側金屬柱47係在第4的
面55b具有較在第3的面55a之剖面為寬的面積之端面。即,露出於第4的面55b之p側端子45a及n側端子47a,係具有較p側金屬柱45及n側金屬柱47各接觸於p側配線層21及n側配線層之部分為寬的面積。
例如,經由開口93a及93b具有朝向於第4的面55b而開擴之形狀之時,形成於其內面之金屬膜29之均一性則提升。並且,可抑制在p側金屬柱45及n側金屬柱47,和支持基板55之間的空隙等之缺陷產生,而使各金屬柱與支持基板55的密著性提升。由此,可使半導體發光裝置2之信賴性提升。
圖14係表示有關第1實施形態之第2變形例的半導體發光裝置3的模式圖。圖14A係顯示半導體發光裝置3的剖面,圖14B係顯示支持基板25之第4的面25b側的平面圖。圖14B係為了說明p側配線層21及n側配線層43之形狀,而顯示除了支持基板25及接合層27之外之狀態。另外,於圖14B中所示的虛線係表示半導體層15之外緣。
在半導體發光裝置3中,n側配線層43則延伸存在至半導體層15之外周部。並且,n側配線層43之一部分43a係被覆半導體層15之側面15c,更且,呈圍繞n側配線層21地加以設置。由此,抑制從發光層13之放射光之中從半導體發光裝置3的側面所放射的成分。即,經由抑制未通過螢光體層30,放射至外部的光而可防止色分離等。
圖15係表示有關第1實施形態之第3變形例的半導體發光裝置4的模式剖面圖。半導體發光裝置4係具備被覆支持基板25之開口92a及92b各內面之金屬層53及54,和設置於第4的面25b上之p側端子53a與n側端子54a。
即,在本變形例中,未有埋入開口92a及92b之內部情況,而p側端子53a及n側端子54a係設置於第4的面25b上。並且,p側端子53a與p側配線層21係藉由設置於開口92a內面之金屬層53而加以電性連接。另外,n側端子54a與n側配線層22係藉由設置於開口92b內面之金屬層54而加以電性連接。
在本變形例中,可薄化金屬層53及54之厚度之故,例如可縮短藉由金屬膜29之電場Cu電鍍的時間,而使製造效率提升。另外,比較於埋入在開口92a及92b內部之p側金屬柱23及n側金屬柱24,從p側配線層21與金屬層53之連接部,及n側配線層22與金屬層54之連接部為柔軟的情況,可使除去基板10時及安裝時之應力的緩和效果提升。
然而,在有關上述變形例之半導體發光裝置3及4中,設置於支持基板25之開口92a及92b係作為從第3的面25a朝向於第4的面25b而開擴之形狀亦可。
圖16係表示有關第1實施形態之變形例的半導體發光裝置1之製造過程的模式剖面圖。圖16A及圖16B係顯示將支持基板25貼著於半導體層15,p側配線層21及
n側配線層22上之過程。
在本變形例中,如圖16A所示,形成於基板10上被覆半導體層15,p側配線層21及n側配線層22之接合層27。並且,形成從接合層27之上面各連通於p側配線層21及n側配線層22之開口27a及27b。
接合層27係將環氧樹脂或聚矽氧等做為主成分之樹脂層。接合層27係例如,使用印刷,鑄封,鑄模,壓縮成形等之方法而形成於基板10上。在圖16A所示之階段中,接合層27係半硬化狀態,所謂,B平台樹脂。
另外,作為接合層27,當使用具有感光性之樹脂層時,可經由光微影法而直接形成開口27a及27b。經由此,可簡略化製造工程者。
接著,如圖16B所示,藉由接合層27而將支持基板25壓著於基板10上。此時,設置於支持基板25之開口92a及開口92b則呈各連通於p側配線層21及n側配線層22地,對於接合層27之開口27a及開口27b而言進行位置調整。接著,施以特定溫度之熱處理而使接合層27硬化,貼著支持基板25於半導體層15,p側配線層21及n側配線層22上。
圖17~圖19係表示有關第2實施形態之半導體發光裝置之製造過程的模式剖面圖。圖17A及圖17B係顯示將支持基板25貼著於半導體層15,p側配線層21及n側
配線層22上之過程。圖18A~圖19B係表示形成p側端子53a及n側端子54a於支持基板25之第4的面25b上的過程。
接著,如圖17A及圖17B所示,藉由接合層27而將支持基板25貼著於基板10上。在此階段中,支持基板25係未具有開口92a及92b。支持基板25係例如為石英玻璃。另外,接合層係例如,加以半硬化之環氧樹脂。
例如,支持基板25係於第3的面25a具有接合層27。並且,將支持基板25壓著於半導體層15,p側配線層21及n側配線層22上。由此,於鄰接之半導體層15之間的空間,及p側配線層21與n側配線層22之間隙充填接合層27。接著,在加上壓力於支持基板25與基板10之狀態,施以特定之熱處理而使接合層27硬化。
接著,如圖18A所示,於支持基板25之第4的面25b上,例如,形成光阻劑光罩61。光阻劑光罩61係於對應於p側配線層21及n側配線層22之位置具有開口。接著,例如,使用RIE法而形成開口92a及92b。開口92a及開口92b係各連通於p側配線層21及n側配線層22。
接著,如圖18B所示,形成被覆支持基板25之第4的面25b,開口92a的內面及開口92b的內面之金屬膜29。
接著,如圖19A所示,形成將金屬膜29作為種金屬,進行電場Cu電鍍,被覆開口92a的內部及開口92b
的內面及第4的面25b之Cu層51。
接著,如圖19B所示,例如,使用光微影法而圖案化形成於第4的面25b上之Cu層51及金屬膜29,分離成金屬層53與金屬層54。設置於金屬層53之中的第4的面25b上之部分係p側端子53a,而設置於金屬層54之中的第4的面25b上之部分係n側端子54a。並且,p側端子53a係藉由金屬層53而電性連接於p側配線層21。n側端子54a係藉由金屬層54而電性連接於n側配線層22。
在本實施形態之p側端子53a及n側端子54a的形成方法係未限定於上述的例,例如,亦可適用於使用預先形成開口92a及92b之支持基板25的情況。
雖說明過本發明之幾個實施形態,但此等實施形態係作為例而提示之構成,未意圖限定發明之範圍。此等新穎的實施形態係可以其他種種形態而實施,在不脫離發明之內容範圍,可進行種種省略,置換,變更。此等實施形態或其變形係含於發明之範圍或內容同時,含於記載於申請專利範圍之發明與其均等之範圍。
1‧‧‧半導體發光裝置
11‧‧‧第1半導體層
12‧‧‧第2半導體層
13‧‧‧發光層
15‧‧‧半導體層
15a‧‧‧第1的面
15e‧‧‧層積有發光層13的部分
15f‧‧‧未層積有發光層13的部分
16‧‧‧p側電極
17‧‧‧n側電極
18‧‧‧絕緣膜
18a‧‧‧開口
18b‧‧‧開口
19‧‧‧金屬膜
21‧‧‧p側配線層
22‧‧‧n側配線層
23‧‧‧p側金屬柱
23a‧‧‧p側端子
24‧‧‧n側金屬柱
24a‧‧‧n側端子
25‧‧‧支持基板
25a‧‧‧第3的面
25b‧‧‧第4的面
27‧‧‧接合層
29‧‧‧金屬膜
30‧‧‧螢光體層
31‧‧‧螢光體
92a‧‧‧開口
92b‧‧‧開口
Claims (17)
- 一種半導體發光裝置,具備:具有第1面、前述第1面之相反側之第2面、及接觸前述第1面的側面,包含發光層之半導體層;設置於前述半導體層上之第1電極;設置於前述半導體層上之第2電極;被覆前述第2面及前述側面並圍繞前述半導體層而具有延伸部之第1絕緣膜,其中前述第1面位於一高度,該高度高於前述第2面且低於前述第1絕緣膜之前述延伸部的上表面;隔著前述第1絕緣膜之第1開口電性連接至前述第1電極的第1配線層;隔著前述第1絕緣膜之第2開口電性連接至前述第2電極的第2配線層;相向於前述第1絕緣膜、前述第1配線層之一部分及前述第2配線層的一部分之支持基板;設置於前述支持基板與前述第1絕緣膜間的接合層;延伸穿過並接觸前述支持基板及前述接合層,且電性連接於前述第1配線層之第1端子電極,以及延伸穿過並接觸前述支持基板及前述接合層,且電性連接於前述第2配線層之第2端子電極。
- 如申請專利範圍第1項記載之半導體發光裝置,其更具備設置於前述第1面之側,含有經由前述發光層之放射光所激發之螢光體的螢光體層, 前述螢光體之放射光的光譜之峰值波長係較前述發光層之放射光的光譜之峰值波長為長。
- 如申請專利範圍第1項記載之半導體發光裝置,其中,前述半導體層係具有p形半導體層、和n形半導體層,前述發光層係設置於前述p形半導體層和前述n形半導體層之間,前述第1電極係接觸於前述p形半導體層,而前述第2電極係接觸於前述n形半導體層。
- 如申請專利範圍第1項記載之半導體發光裝置,其中,前述第1端子電極與前述第1配線層之外緣內側的第1配線層接觸,且前述第2端子電極與前述第2配線層之外緣內側的第2配線層接觸。
- 如申請專利範圍第1項記載之半導體發光裝置,其中,前述第1端子電極包含延伸穿過前述支持基板及前述接合層之第1金屬柱,前述第2端子電極包含延伸穿過前述支持基板及前述接合層之第2金屬柱。
- 如申請專利範圍第1項記載之半導體發光裝置,其中:前述第1端子電極包含設置於開口內面之金屬層,前述金屬層係被形成穿過前述支持基板及前述接合層且與前述第1配線層相接, 前述第2端子電極包含設置於開口內面之金屬層,前述金屬層係被形成穿過前述支持基板及前述接合層且與前述第2配線層相接,且前述第1端子電極和前述第2端子電極各延伸於與前述接合層接觸之表面相對的前述支持基板之表面上。
- 如申請專利範圍第1項記載之半導體發光裝置,其中,前述第1端子電極及前述第2端子電極以從前述接合層至前述支持基板的方向擴寬。
- 如申請專利範圍第1項記載之半導體發光裝置,其中,前述接合層係包含樹脂,且具有較前述支持基板小之楊氏模數。
- 如申請專利範圍第8項記載之半導體發光裝置,其中,在前述半導體層之外周的前述接合層係厚於包含前述半導體層、前述第1電極及第1配線層的部分。
- 如申請專利範圍第1項記載之半導體發光裝置,其中,前述第1端子電極及前述第2端子係接觸於前述支持基板及前述接合層。
- 一種半導體發光裝置之製造方法,形成第1側電極與第2側電極於具有第1面、和前述第1面之相反側之第2面、及接觸前述第1面的側面,含有設置於第1基板上之發光層的半導體層上,形成被覆前述第2面及前述側面並圍繞前述半導體層而具有延伸部的第1絕緣膜,其中前述第1面位於一高度,該高度高於前述第2面且低於前述第1絕緣膜之前述 延伸部的上表面;於前述半導體層上,隔著前述第1絕緣膜之第1開口,形成電性連接於前述第1電極之第1配線層,於前述半導體層上,隔著前述第1絕緣膜之第2開口,形成電性連接於前述第2電極之第2配線層,將第2基板,隔著接合層,貼著於前述第1絕緣膜之上,形成延伸穿過並接觸相向於前述第1絕緣膜、前述第1配線層之一部分及前述第2配線層的一部分之支持基板及前述接合層,電性連接於前述第1配線層的第1端子電極,和延伸穿過前述支持基板及前述接合層,電性連接於前述第2配線層的第2端子電極,從前述半導體層除去前述第1基板。
- 如申請專利範圍第11項記載之半導體發光裝置之製造方法,其中,前述第2基板係於接合於前述半導體層、前述第1配線層及前述第2配線層的面上具有前述接合層。
- 如申請專利範圍第11項記載之半導體發光裝置之製造方法,其中,將被覆前述半導體層、前述第1配線層及前述第2配線層且具有各連通於前述第1配線層及前述第2配線層之開口的接合層,形成於前述第1基板上,於前述半導體層、前述第1配線層及前述第2配線層上藉由前述接合層貼著於前述第2基板。
- 如申請專利範圍第11項記載之半導體發光裝置 之製造方法,其中,埋入前述第1開口及前述第2開口的內部且形成被覆貼著於前述第2基板之前述半導體層、前述第1配線層及前述第2配線層上的面之相反側的面之金屬層,殘留埋入前述第1開口及前述第2開口的內部之前述金屬層之一部分,除去前述金屬層,其中殘留於前述第1開口之前述部分具有作為前述第1端子電極的端面,殘留於前述第2開口之前述部分具有作為前述第2端子電極的端面。
- 如申請專利範圍第11項記載之半導體發光裝置之製造方法,其中,於前述第1開口的內面,前述第2開口的內面及前述第2基板上形成金屬層,於貼著於前述第2基板之前述半導體層、前述第1配線層及前述第1配線層上的面之相反側的面上,形成前述第1端子電極及前述第2端子電極。
- 如申請專利範圍第11項記載之半導體發光裝置之製造方法,其中,前述第1端子電極及前述第2端子電極係接觸於前述支持基板及前述接合層。
- 一種半導體發光裝置,具備:具有第1面、前述第1面之相反側之第2面、及接觸前述第1面的側面,包含發光層之半導體層;設置於前述半導體層上之第1電極;設置於前述半導體層上之第2電極; 被覆前述半導體層的前述第2面及前述側面之第1絕緣膜,隔著前述第1絕緣膜而設置在前述半導體層的前述第2面及前述側面上的第1配線層,該第1配線層係透過形成在第1絕緣膜之第1開口而電性連接至前述第1電極;透過形成在前述第1絕緣膜之第2開口而電性連接至前述第2電極的第2配線層;相向於前述第1絕緣膜、前述第1配線層之一部分及前述第2配線層的一部分之支持基板;設置於前述支持基板與前述第1絕緣膜間的接合層;延伸穿過並接觸前述支持基板及前述接合層,且電性連接於前述第1配線層之第1端子電極,以及延伸穿過並接觸前述支持基板及前述接合層,且電性連接於前述第2配線層之第2端子電極。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013018955A JP2014150196A (ja) | 2013-02-01 | 2013-02-01 | 半導体発光装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201432958A TW201432958A (zh) | 2014-08-16 |
TWI517459B true TWI517459B (zh) | 2016-01-11 |
Family
ID=47891544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW102108632A TWI517459B (zh) | 2013-02-01 | 2013-03-12 | 半導體發光裝置及其製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9142744B2 (zh) |
EP (1) | EP2763196A3 (zh) |
JP (1) | JP2014150196A (zh) |
HK (1) | HK1199146A1 (zh) |
TW (1) | TWI517459B (zh) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150000676A (ko) * | 2013-06-25 | 2015-01-05 | 삼성전자주식회사 | 반도체 발광소자 패키지 제조방법 |
JP6519177B2 (ja) | 2014-12-26 | 2019-05-29 | 日亜化学工業株式会社 | 発光装置及び発光装置の製造方法 |
KR101669122B1 (ko) * | 2015-02-26 | 2016-10-25 | 엘지이노텍 주식회사 | 발광 소자 패키지 |
JP6545981B2 (ja) | 2015-03-12 | 2019-07-17 | アルパッド株式会社 | 半導体発光装置 |
JP6555907B2 (ja) * | 2015-03-16 | 2019-08-07 | アルパッド株式会社 | 半導体発光装置 |
JP6553378B2 (ja) * | 2015-03-16 | 2019-07-31 | アルパッド株式会社 | 半導体発光装置 |
KR20170111974A (ko) * | 2016-03-30 | 2017-10-12 | 엘지이노텍 주식회사 | 발광소자, 백라이트 유닛 및 조명장치 |
KR102652087B1 (ko) | 2016-12-16 | 2024-03-28 | 삼성전자주식회사 | 반도체 발광소자 |
WO2019045506A1 (ko) * | 2017-09-01 | 2019-03-07 | 엘지이노텍 주식회사 | 발광소자 패키지 및 광원 장치 |
US11756980B2 (en) | 2019-05-14 | 2023-09-12 | Seoul Viosys Co., Ltd. | LED chip package and manufacturing method of the same |
US11855121B2 (en) * | 2019-05-14 | 2023-12-26 | Seoul Viosys Co., Ltd. | LED chip and manufacturing method of the same |
US11587914B2 (en) | 2019-05-14 | 2023-02-21 | Seoul Viosys Co., Ltd. | LED chip and manufacturing method of the same |
WO2021196008A1 (zh) * | 2020-03-31 | 2021-10-07 | 京东方科技集团股份有限公司 | 无机发光二极管芯片及其制造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3569144B2 (ja) * | 1998-12-25 | 2004-09-22 | ヒタチグローバルストレージテクノロジーズネザーランドビーブイ | ヘッド支持アーム及びこれの製造方法 |
JP3649634B2 (ja) * | 1999-02-09 | 2005-05-18 | 東芝テック株式会社 | インクジェットプリンタヘッド及びその製造方法 |
JP5259197B2 (ja) * | 2008-01-09 | 2013-08-07 | ソニー株式会社 | 半導体装置及びその製造方法 |
JP4724222B2 (ja) | 2008-12-12 | 2011-07-13 | 株式会社東芝 | 発光装置の製造方法 |
JP5534763B2 (ja) * | 2009-09-25 | 2014-07-02 | 株式会社東芝 | 半導体発光装置の製造方法及び半導体発光装置 |
KR100986560B1 (ko) * | 2010-02-11 | 2010-10-07 | 엘지이노텍 주식회사 | 발광소자 및 그 제조방법 |
US9070851B2 (en) | 2010-09-24 | 2015-06-30 | Seoul Semiconductor Co., Ltd. | Wafer-level light emitting diode package and method of fabricating the same |
KR101591991B1 (ko) * | 2010-12-02 | 2016-02-05 | 삼성전자주식회사 | 발광소자 패키지 및 그 제조 방법 |
KR101761834B1 (ko) | 2011-01-28 | 2017-07-27 | 서울바이오시스 주식회사 | 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법 |
WO2012164431A1 (en) * | 2011-06-01 | 2012-12-06 | Koninklijke Philips Electronics N.V. | Method of attaching a light emitting device to a support substrate |
-
2013
- 2013-02-01 JP JP2013018955A patent/JP2014150196A/ja active Pending
- 2013-03-12 TW TW102108632A patent/TWI517459B/zh not_active IP Right Cessation
- 2013-03-19 US US13/847,426 patent/US9142744B2/en active Active
- 2013-03-20 EP EP13160132.0A patent/EP2763196A3/en not_active Withdrawn
-
2014
- 2014-12-18 HK HK14112684.0A patent/HK1199146A1/zh unknown
Also Published As
Publication number | Publication date |
---|---|
JP2014150196A (ja) | 2014-08-21 |
US20140217438A1 (en) | 2014-08-07 |
HK1199146A1 (zh) | 2015-06-19 |
EP2763196A3 (en) | 2016-02-17 |
EP2763196A2 (en) | 2014-08-06 |
US9142744B2 (en) | 2015-09-22 |
TW201432958A (zh) | 2014-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI517459B (zh) | 半導體發光裝置及其製造方法 | |
KR101530142B1 (ko) | 반도체 발광 장치 및 그 제조 방법 | |
JP5816127B2 (ja) | 半導体発光装置およびその製造方法 | |
TWI595686B (zh) | Semiconductor light-emitting device | |
TWI504023B (zh) | 半導體發光裝置 | |
JP2020150274A (ja) | 発光デバイスを支持基板に取り付ける方法 | |
TWI532212B (zh) | 半導體發光裝置及其製造方法 | |
TWI429108B (zh) | 半導體發光裝置 | |
TWI514631B (zh) | Semiconductor light emitting device and manufacturing method thereof | |
JP2019114804A (ja) | 支持基板に接合された発光デバイス | |
JP5698633B2 (ja) | 半導体発光装置、発光モジュール、および半導体発光装置の製造方法 | |
TWI517441B (zh) | 半導體發光裝置及其製造方法 | |
TW201344962A (zh) | 半導體發光裝置及其製造方法 | |
JP2011129861A (ja) | 半導体発光装置及びその製造方法 | |
TW201349573A (zh) | 半導體發光裝置 | |
TW201349585A (zh) | 半導體發光裝置 | |
JP2015533456A (ja) | 波長変換発光デバイス | |
JP2016001750A (ja) | 半導体発光装置 | |
TWI505499B (zh) | 半導體發光裝置 | |
JP2010283196A (ja) | 発光装置 | |
JP2015216408A (ja) | 半導体発光装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |