TWI513194B - 半導體積體電路 - Google Patents

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TWI513194B
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Takeshi Mitsunaka
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Sharp Kk
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

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Description

半導體積體電路
本發明係關於一種用於LNB(低雜訊降頻器，low-noise block)之內藏有PLL(鎖相迴路，Phase Loop Lock)之半導體積體電路。
圖9表示用於專利文獻1之包含搭載於衛星廣播用天線之先前之LNB201、及連接於該LNB201之衛星廣播調諧器301之衛星廣播接收系統。以下，對與LNB201之頻率轉換相關之構成及動作進行說明。
LNB201包含：混頻器202，其將來自衛星之廣播信號之頻率轉換為衛星廣播調諧器之接收頻率；及局部振盪器203、204，其對該混頻器202進行激振。
自衛星發送之10.7 GHz~12.75 GHz之信號S201藉由混頻器202而頻率轉換為衛星廣播調諧器301之接收頻率即950 MHz~2150 MHz之信號S202。
又，LNB201包括振盪頻率不同之複數個局部振盪器203、204。局部振盪器203、204以將上述之10.7 GHz~12.75 GHz之信號S201分頻為10.7 GHz~11.7 GHz與11.7 GHz~12.75 GHz而加以接收之方式對應於各個頻帶。
而且，就用以分頻接收之頻帶之切換而言，開關電路205根據各個頻帶而切換複數個局部振盪器203、204。開關電路205係藉由疊加有自衛星廣播調諧器301發送之頻帶切換用信號之脈衝信號S203而控制。
如上述般，LNB處理之頻率較高。因此，易引起電路相互間之干涉等而難以實現主要電路之積體化。
然而，近年來亦提出藉由提高電晶體性能而將頻率轉換電路及用於局部振盪頻率控制之PLL搭載於同一半導體基板上之LNB用半導體積體電路。
圖10表示於非專利文獻1中提出之LNB用半導體積體電路，以下一併對構成及與頻率轉換相關之動作進行說明。
於半導體積體電路401中，基於來自外部之通道選擇部406之多位元之通道選擇信號S403而控制PLL電路404。借助該控制，PLL電路404藉由經由設置於外部之低通濾波器405之直流電壓而使局部振盪器403之振盪頻率為可變。
而且，自衛星發送之10.7 GHz~12.75 GHz之信號S401由混頻器402進行頻率轉換為未圖示之衛星廣播調諧器之接收頻率即950 MHz~2150 MHz之信號S402。
如此一來，可避免使用如專利文獻1般之複數個局部振盪器。
[先前技術文獻] [專利文獻]
[專利文獻1]日本公開專利公報「日本專利特開平8-293812號公報(1996年11月5日公開)」
[非專利文獻]
[非專利文獻1]IEEE Custom Integrated Circuits Conference 2004 28-3-1 pp613-pp616「A Ku-Band Monolithic Tuner-LNB for Satellite Applications」
上述之10.7 GHz~12.75 GHz之頻率係歐洲之廣播頻率，除此之外，衛星廣播亦於世界各國以各種頻率廣播，因此，於LNB中，為進行頻率轉換而必需以各國之局部振盪頻率應對。
然而，圖9所示之LNB201對應於10.7 GHz~12.75 GHz之廣播頻率，因此局部振盪器203、204各自使用9.75 GHz與10.6 GHz之頻率。作為該等頻率以外之頻率，例如於日本用之BS(Broadcasting Satellite，廣播衛星)及110° CS(Communication Satellite，通訊衛星)廣播之情形時，日本用之BS為10.678 GHz，CS廣播為10.7 GHz，在用於歐洲與用於日本之方面無法實現局部振盪器之共用。
又，於圖10所示之半導體積體電路401之情形時，表示以來自通道選擇部406之串列資料控制PLL電路404而設定局部振盪器403之振盪頻率，然而於考慮現實中用於LNB之情形時，為對應於世界各國之局部振盪頻率而將需要多位元之控制用匯流排安裝於LNB本體，從而因電路規模之增大而使電路安裝用基板大型化，妨礙LNB本體之小型化。
又，一般而言，LNB與衛星廣播接收機(衛星廣播調諧器)係以一根同軸電纜連接。而且，藉由經由該同軸電纜而將疊加有頻帶切換用信號之脈衝信號供給至LNB或不供給該信號而切換9.75 GHz與10.6 GHz，因此無法安裝大規 模之控制用匯流排。
而且，因上述之頻率僅為於歐洲之稱作通用之地域之頻率，故除此以外之例如面向日本等之商品之局部振盪頻率即10.678 GHz則必需於製造階段加以固定設定而提供。因此，於在製造階段未設定每個發貨地之頻率之情形時，在設置衛星廣播用天線等構築接收環境時，由使用者進行LNB之局部振盪頻率設定，從而損害便利性。
本發明鑒於上述之問題而提供一種可獲得對應於各國之衛星廣播之局部振盪信號之簡便且低成本之LNB用半導體積體電路。
本發明係一種半導體積體電路，其特徵在於包含：局部振盪器，其能夠以複數個頻率進行振盪動作；基準信號振盪器，其以特定之基準頻率進行振盪；及可變分頻器，其以上述基準頻率之n倍對上述局部振盪器之輸出信號進行分頻；且該半導體積體電路具備：第1分頻比設定部，其對應於所供給之直流電位而控制上述可變分頻器之分頻比；及第2分頻比設定部，其對應於所供給之脈衝信號之有無而控制上述可變分頻器之分頻比；且藉由由上述第1分頻比設定部或上述第2分頻比設定部所實現之上述可變分頻器之分頻比控制，而將上述局部振盪器之振盪頻率設定為所期望之頻率。
又，本發明之半導體積體電路之特徵在於：上述直流電位經由電流鏡電路供給至上述第1分頻比設定部。
本發明之其他目的、特徵、及優點可藉由以下所示之記載而充分理解。又，本發明之優勢能夠以參照隨附圖式之以下之說明而明白。
根據本發明，能夠以簡便之構成實現對應於世界各國之衛星廣播之LNB用半導體積體電路。
 [實施例1]
參照圖1~4對本發明之半導體積體電路之實施例1進行說明。
圖1係實施例1之半導體積體電路100之方塊圖，圖2~4係分別表示實施例1之變形例1~3之方塊圖。首先，參照圖1對構成與動作進行以下說明。
半導體積體電路100包括分頻比設定電壓端子101、AD(analogue/digital，模擬/數位)轉換器103、分頻比設定器104、檢波器105、PLL電路108、及記憶體118。又，藉由AD轉換器103、分頻比設定器104與記憶體118構成第1分頻比設定部，並藉由檢波器105、分頻比設定器104與記憶體118構成第2分頻比設定部。PLL電路108係包含局部振盪器109、可變分頻器110、相位比較器111、電荷泵112與迴路濾波器113而構成。再者，與先前技術文獻相同地，局部振盪器109連接於未圖示之混頻器。
局部振盪器109係能夠以複數個振盪頻率進行振盪動作之局部振盪器。又，可變分頻器110以下述之基準頻率之n 倍對局部振盪器109之輸出信號進行分頻。
其次，對半導體積體電路100之至獲得所期望之局部發送頻率為止之動作進行說明。再者，半導體積體電路100獲得所期望之局部發送頻率之過程分為使用第1分頻比設定部之情形、與使用第2分頻比設定部之情形之兩種情形，以下依序進行說明。
於使用第1分頻比設定部之情形時，分頻比設定電壓端子101經由電流源114而連接於電源102，又，於分頻比設定電壓端子101與接地電位之間連接有電阻115。電阻115之一端連接於AD轉換器103之輸入端，另一端電性地接地。又，並不限定於此，分頻比設定電壓端子101亦可不經由電流源114而直接連接於電源102(即電壓源102)，又，亦可不經由電阻115而直接連接於接地電位。
又，如圖2之變形例1所示般，亦可將圖1中之電阻115替換為可變電阻123，亦可如圖3之變形例2所示般替換為開關124。進而，亦可如圖4之變形例3所示般以電阻125連接電源102與分頻比設定電壓端子101。
藉由該等構成，於作為直流電位之供給端之分頻比設定電壓端子101產生對應於與基準電位(即接地電位)之間之電阻值之電壓。
於分頻比設定電壓端子101產生之電壓，於輸入至AD轉換器103之後被轉換為二值化之信號(二值化信號)。該二值化之信號向分頻比設定器104輸入。
分頻比設定器104生成控制可變分頻器110之分頻比之分 頻比控制信號。於分頻比設定器104中，對藉由AD轉換器103而二值化之信號、與存儲於記憶體118中之分頻比設定資料進行比對。比對之結果，選擇與二值化之信號對應之分頻比設定資料，且向可變分頻器110傳送與所期望之分頻比對應之分頻比控制信號。
其次，考慮使用第2分頻比設定部之情形。於此情形時，來自未圖示之衛星廣播調諧器之脈衝信號S101供給至端子126，且檢波器105對該脈衝信號S101進行檢波，並將與脈衝信號S101之有無對應之檢波輸出信號向分頻比設定器104傳送。上述衛星廣播調諧器例如為設置於半導體積體電路100之外部之調諧器。
分頻比設定器104對來自檢波器105之檢波輸出信號與存儲於記憶體118中之分頻比設定資料進行比對，且將與脈衝信號S101之有無對應之分頻比控制信號向可變分頻器110傳送。再者，若要藉由第2分頻比設定部進行分頻比設定之情形，使分頻比設定電壓端子101之電壓、與將存儲於記憶體118中之第1分頻比設定部之分頻比設定為無效之設定資料建立關聯。如此，亦可預先選擇第2分頻比設定部之分頻比設定。
分頻比設定器104為圖11所示之構成，包含多工器131、132，其等用以進行與存儲於記憶體118中之複數個分頻比設定資料之比對。多工器131選擇根據來自檢波器105之檢波輸出信號而判定之分頻比控制信號S133，多工器132根據自AD轉換器103輸出之二值化信號而選擇不依存於上述 分頻比控制信號S133及檢波輸出信號之分頻比控制信號S134。藉由上述之構成選擇分頻比設定資料，並向可變分頻器110傳送與所期望之分頻比對應之分頻比控制信號。
經過上述第1或第2分頻比設定之後，可變分頻器110根據以上述第1或第2分頻比設定之任一者所獲得之分頻比控制信號，將分頻輸出信號向相位比較器111傳送。相位比較器111使用經由端子116、117而連接於外部之晶體振盪器106，比較可變分頻器110之輸出信號、與產生特定之基準頻率之基準信號振盪器107之相位差。然後，將表示比較之結果之輸出信號向電荷泵112傳送。於電荷泵112中，生成與相位比較器之輸出信號對應之電流。迴路濾波器113將來自電荷泵112之信號轉換為局部振盪器109之控制電壓。藉此，局部振盪器109可藉由以與來自電荷泵112之控制電壓對應之振盪頻率進行振盪，而獲得所期望之局部振盪頻率。
以上為半導體積體電路100中截至獲得所期望之局部振盪頻率為止之一系列動作。此處，考慮第1分頻比設定部之分頻比設定之情形。於此情形時，一般而言於以基準頻率之整數倍控制局部振盪器之Integer-N(整數分頻)型PLL中，可變分頻器110之分頻比由預先以基準頻率之多少倍進行設定而決定。以下，對基準頻率與分頻比之關係進行說明。
例如，於以25 MHz生成基準頻率之情形時，可藉由分頻比設定器104之分頻比控制信號而將可變分頻器110之分 頻比設定為390倍，從而可獲得9.75 GHz之振盪頻率。又，可藉由分頻比設定器104之分頻比控制信號而將可變分頻器110之分頻比設定為424倍，從而可獲得10.6 GHz之振盪頻率。更具體而言，若基於各國使用之局部振盪頻率進行說明，則於對應於日本之CS廣播之局部振盪頻率即10.7 GHz之情形時，若將基準信號振盪器107之基準頻率設定為25 MHz，可藉由分頻比設定器104之分頻比控制信號而將可變分頻器110之分頻比設定為428倍，從而可獲得10.7 GHz。又，考慮設定中國之衛星廣播之10.75 GHz之局部振盪頻率之情形。於此情形時，相對於作為基準頻率之25 MHz，可藉由分頻比設定器104之分頻比控制信號而將可變分頻器110之分頻比設定為430倍，從而可獲得10.75 GHz。
於伴隨有歐洲之衛星廣播之9.75 GHz與10.6 GHz之局部振盪頻率之切換之設定中，藉由第2分頻比設定部進行分頻比設定。該動作如下：藉由檢波器105對來自未圖示之衛星廣播調諧器之脈衝信號S101之有無進行檢波，於不存在脈衝信號S101之情形時，將與9.75 GHz之局部振盪頻率對應之分頻比控制信號自分頻比設定器104向可變分頻器110傳送，而於存在脈衝信號S101之情形時，將與10.6 GHz之局部振盪頻率對應之分頻比控制信號自分頻比設定器104向可變分頻器110傳送。再者，於上述說明中係以Integer-N型PLL為例進行說明，但亦可使用Fractional-N(小數分頻)型PLL。
如以上說明般，根據實施例1，可借助藉由分頻比設定電壓端子101之端子電壓設定而實現之可變分頻器110之分頻比控制、與藉由自外部之衛星廣播調諧器發送之脈衝信號S101而實現之可變分頻器110之分頻比控制，以單一之電路規格實現對應於世界各國之發送地之LNB用半導體積體電路。
[實施例2]
其次，參照圖5、6對本發明之半導體積體電路之實施例2進行說明。
圖5表示實施例2之半導體積體電路200之方塊圖，圖6表示其變形例，以下說明構成與動作。再者，於圖5、6中，以相同符號表示與實施例1相同之部分，又，不對與實施例1相同之部分重複說明。
圖5與圖1之實施例1不同之處在於，自電流源114經由電流鏡電路119對分頻比設定電壓端子101供給電位。此處，將電阻115連接於分頻比設定電壓端子101與基準電位之間，由此可與實施例1同樣地設定分頻比設定電壓端子101之電位。又，於本實施例中，因經由電流鏡電路119對分頻比設定電壓端子101供給電位，故亦可如作為變形例之圖6所示般，將分頻比設定電壓端子101直接地連接於電源。於圖6之變形例之情形時，可藉由取消圖5之電阻115而將分頻比設定電壓端子101之電壓設定為電源電壓之電壓。藉此，除對應於分頻比設定電壓端子101與基準電位之間之電阻值的電壓值以外，還可使電源電壓本身成為分 頻比設定電壓端子101之電壓，故可擴大電壓設定範圍，並可擴大分頻比設定部102之分頻比設定範圍。
[實施例3]
其次，參照圖7對本發明之半導體積體電路之實施例3進行說明。
圖7表示實施例3之半導體積體電路300之方塊圖。再者，圖7中以相同符號表示與實施例1、2相同之部分，又，不對與實施例1、2相同之部分重複說明。
圖7與圖1之實施例1、圖2之實施例2不同之處在於，於分頻比設定電壓端子101與AD轉換器103之間設置有緩衝電路121。藉由設置緩衝電路121而存在如下動作上之優勢。
於因某些原因(例如AD轉換器103之一部分出現故障)而導致AD轉換器103之輸入阻抗變得極低之情形時，分頻比設定電壓端子101之電壓下降至非所期望之電壓。即，向AD轉換器103之輸入電壓降低，分頻比設定器104以非所期望之分頻比設定信號控制可變分頻器110，作為結果，無法獲得所期望之局部振盪頻率。設定此情形，並經由輸出阻抗較低之緩衝電路121驅動AD轉換器103，由此可使AD轉換器103、分頻比設定器104穩定地動作。
[實施例4]
參照圖8對本發明之半導體積體電路之實施例4進行說明。
圖8表示實施例4之半導體積體電路400之方塊圖。再 者，於圖8中以相同符號表示與實施例1、2、3相同之部分，又，不對與實施例1、2、3相同之部分重複說明。
圖8與圖1之實施例1、圖5之實施例2、圖7之實施例3不同之處在於，自分頻比設定器104向其他電路122(特定之電路，例如選擇頻率為22 kHz之脈衝信號之開關-電容或帶通濾波器電路)供給基準頻率控制信號S102。藉由使用基準頻率控制信號S102而存在如下製造上之優勢。
分頻比設定器104為圖12所示之構成，包含多工器131、132，其等係用以進行與存儲於記憶體118中之複數個分頻比設定資料之比對。多工器131選擇根據來自檢波器105之檢波輸出信號而判定之分頻比控制信號S133，且多工器132根據自AD轉換器103輸出之二值化信號而選擇不依存於上述分頻比控制信號S133及檢波輸出信號之分頻比控制信號S134。藉由上述之構成，選擇分頻比設定資料，並向可變分頻器110傳送與所期望之分頻比對應之分頻比控制信號。進而，藉由追加輸出基準頻率控制信號S102之旗標判定電路135，而於輸出某任意之分頻比控制信號之情形時，將基準頻率控制信號S102輸出至其他電路122。
於半導體積體電路中，有時由複數個電路共用內部之動作用基準頻率。即，為如圖8中其他電路122共用使用有晶體振盪器106之基準信號振盪器107之基準頻率之情形。於此情形時，若因某些理由(例如晶體振盪器106之一部分破損)而導致晶體振盪器106之頻率變更為與當初設定之頻率不同者從而使基準頻率有所變化，則雖局部振盪器109之 所期望之振盪頻率能夠以可變分頻器110之分頻比設定應對，但其他電路122會因變化之基準頻率而產生誤動作。
具體例如日本國內BS及110° CS廣播之局部振盪頻率為10.678 GHz。於此情形時，使基準信號振盪器107之基準頻率為19 MHz，並由對應於此之晶體振盪器106生成基準信號，且分頻比設定器104將可變分頻器110之分頻比控制為562倍，由此可獲得作為所期望之局部振盪頻率之10.678 GHz。另一方面，於其他電路122被設定為以25 MHz之基準頻率動作之情形時，會因基準頻率成為19 MHz而導致誤動作。對此，為避免產生該誤動作，分頻比設定器104向其他電路122供給基準頻率控制信號S102，藉此使其他電路122之動作基準頻率變更為19 MHz，而將其他電路122設定為以變更之基準頻率動作。
如此，於實施例4中，因可配合可變分頻器110之分頻比設定而決定基準信號振盪器107之基準頻率，故可提高選擇晶體振盪器之自由度。
(本發明之較佳形態)
如上所述，本發明係一種半導體積體電路，其特徵在於包含：局部振盪器，其能夠以複數個頻率進行振盪動作；基準信號振盪器，其以特定之基準頻率進行振盪；及可變分頻器，其以上述基準頻率之n倍對上述局部振盪器之輸出信號進行分頻；且該半導體積體電路具備：第1分頻比設定部，其對應於所供給之直流電位而控制上述可變分頻器之分頻比；第2分頻比設定部，其對應於所供給之脈衝 信號之有無而控制上述可變分頻器之分頻比；且藉由利用上述第1分頻比設定部或上述第2分頻比設定部進行之上述可變分頻器之分頻比控制，而將上述局部振盪器之振盪頻率設定為所期望之頻率。
又，本發明之半導體積體電路之特徵在於，上述第1分頻比設定部包括：AD轉換器，其將上述直流電位轉換為二值化信號；記憶體，其存儲分頻比設定資料；及分頻比設定器，其根據上述二值化信號與上述分頻比設定資料而生成上述可變分頻器之分頻比控制信號。
又，本發明之半導體積體電路之特徵在於，上述第2分頻比設定部包含：檢波器，其對上述脈衝信號進行檢波；記憶體，其存儲分頻比設定資料；及分頻比設定器，其根據上述檢波器之檢波輸出信號與上述分頻比設定資料而生成上述可變分頻器之分頻比控制信號。
又，本發明之半導體積體電路之特徵在於：上述直流電位經由電流鏡電路供給至上述第1分頻比設定部。
又，本發明之半導體積體電路之特徵在於：上述直流電位經由緩衝電路供給至上述第1分頻比設定部。
又，本發明之半導體積體電路之特徵在於：上述直流電位係對應於上述直流電位之供給端與接地電位之間之電阻值的電壓。
又，本發明之半導體積體電路之特徵在於：上述分頻比設定部伴隨著上述基準頻率之變更而向特定之電路供給基準頻率控制信號。
[產業上之可用性]
如以上所說明般，本發明之半導體積體電路能夠以簡便之構成較佳地用於與世界各國之廣播頻率對應之LNB中。 又，亦可廣泛地應用於使用有PLL之頻率合成器方式之半導體積體電路之全體。
100‧‧‧半導體積體電路
101‧‧‧分頻比設定電壓端子
102‧‧‧電源
103‧‧‧AD轉換器
104‧‧‧分頻比設定器
105‧‧‧檢波器
106‧‧‧晶體振盪器
107‧‧‧基準信號振盪器
108‧‧‧PLL電路
109‧‧‧局部振盪器
110‧‧‧可變分頻器
111‧‧‧相位比較器
112‧‧‧電荷泵
113‧‧‧迴路濾波器
114‧‧‧電流源
115‧‧‧電阻
116‧‧‧端子
117‧‧‧端子
118‧‧‧記憶體
119‧‧‧電流鏡電路
120‧‧‧電流源
121‧‧‧緩衝電路
122‧‧‧其他電路
123‧‧‧可變電阻
124‧‧‧開關
125‧‧‧電阻
126‧‧‧端子
127‧‧‧端子
200‧‧‧半導體積體電路
201‧‧‧LNB
202‧‧‧混頻器
203‧‧‧局部振盪器
204‧‧‧局部振盪器
205‧‧‧開關電路
300‧‧‧半導體積體電路
301‧‧‧衛星廣播調諧器
400‧‧‧半導體積體電路
401‧‧‧半導體積體電路
402‧‧‧混頻器
403‧‧‧局部振盪器
404‧‧‧PLL電路
405‧‧‧低通濾波器
406‧‧‧通道選擇部
S101‧‧‧脈衝信號
S102‧‧‧基準頻率控制信號
S203‧‧‧脈衝信號
圖1係表示本發明之實施例1之半導體積體電路之方塊圖。
圖2係表示實施例1之變形例1之方塊圖。
圖3係表示實施例1之變形例2之方塊圖。
圖4係表示實施例1之變形例3之方塊圖。
圖5係表示本發明之實施例2之半導體積體電路之方塊圖。
圖6係表示實施例2之變形例之方塊圖。
圖7係表示本發明之實施例3之半導體積體電路之方塊圖。
圖8係表示本發明之實施例4之半導體積體電路之方塊圖。
圖9係表示先前之LNB之方塊圖。
圖10係表示先前之半導體積體電路之方塊圖。
圖11係表示實施例1之分頻比設定器之方塊圖。
圖12係表示實施例4之分頻比設定器之方塊圖。
100‧‧‧半導體積體電路
101‧‧‧分頻比設定電壓端子
102‧‧‧電源
103‧‧‧AD轉換器
104‧‧‧分頻比設定器
105‧‧‧檢波器
106‧‧‧晶體振盪器
107‧‧‧基準信號振盪器
108‧‧‧PLL電路
109‧‧‧局部振盪器
110‧‧‧可變分頻器
111‧‧‧相位比較器
112‧‧‧電荷泵
113‧‧‧迴路濾波器
114‧‧‧電流源
115‧‧‧電阻
116‧‧‧端子
117‧‧‧端子
118‧‧‧記憶體
126‧‧‧端子
S101‧‧‧脈衝信號

Claims (8)

  1. 一種半導體積體電路，其特徵在於包括：局部振盪器，其能夠以複數個頻率進行振盪動作；基準信號振盪器，其以特定之基準頻率進行振盪；及可變分頻器，其以上述基準頻率之n倍對上述局部振盪器之輸出信號進行分頻；且具備：第1分頻比設定部，其對應於所供給之直流電位而控制上述可變分頻器之分頻比；及第2分頻比設定部，其對應於所供給之脈衝信號之有無而控制上述可變分頻器之分頻比；且藉由利用上述第1分頻比設定部或上述第2分頻比設定部進行之上述可變分頻器之分頻比控制，而將上述局部振盪器之振盪頻率設定為所期望之頻率；上述直流電位經由電流鏡電路供給至上述第1分頻比設定部。
  2. 如請求項1之半導體積體電路，其中上述第1分頻比設定部具備：AD轉換器，其將上述直流電位轉換為二值化信號；記憶體，其存儲分頻比設定資料；及分頻比設定器，其根據上述二值化信號與上述分頻比設定資料而生成上述可變分頻器之分頻比控制信號。
  3. 如請求項1之半導體積體電路，其中上述第2分頻比設定部包含：檢波器，其對上述脈衝信號進行檢波； 記憶體，其存儲分頻比設定資料；及分頻比設定器，其根據上述檢波器之檢波輸出信號與上述分頻比設定資料而生成上述可變分頻器之分頻比控制信號。
  4. 如請求項2之半導體積體電路，其中上述直流電位經由緩衝電路供給至上述第1分頻比設定部。
  5. 如請求項2之半導體積體電路，其中上述直流電位為對應於上述直流電位之供給端與接地電位之間之電阻值的電壓。
  6. 如請求項2至5中任一項之半導體積體電路，其中上述分頻比設定器伴隨著上述基準頻率之變更而向特定之電路供給基準頻率控制信號。
  7. 如請求項1之半導體積體電路，其中上述脈衝信號係自設置於上述半導體積體電路之外部之調諧器供給。
  8. 如請求項2之半導體積體電路，其中進而具備：電阻，其一端連接於上述AD轉換器之輸入端，且另一端電性接地；及電流源，其於輸入端連接有電壓源，且輸出端連接於上述AD轉換器之輸入端。
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