TWI512752B - 用於記憶體裝置之可變阻抗控制 - Google Patents

用於記憶體裝置之可變阻抗控制 Download PDF

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Description

用於記憶體裝置之可變阻抗控制
本文件大體上描述用於可變地控制一記憶體裝置之阻抗之裝置、系統、技術及方法。
諸如快閃記憶體(例如，「反及」(NAND)快閃記憶體、「反或」(NOR)快閃記憶體)之各種類型的非揮發性記憶體(NVM)可用於大容量儲存。舉例而言，消費型電子器件(例如，攜帶型媒體播放器)使用快閃記憶體以儲存資料，包括音樂、視訊、影像及其他媒體。
記憶體控制器可用以對NVM執行記憶體操作(例如，程式化、讀取、抹除)。記憶體控制器可包括各種各樣之組件，包括處理器、微處理器、指令(例如，基於軟體之程式)、基於硬體之組件(例如，特殊應用積體電路(ASIC))、揮發性記憶體(例如，隨機存取記憶體(RAM))，或其任何組合。單一記憶體控制器可在共用通信通道(例如，共用匯流排)上存取NVM之多個單元，諸如多個記憶體晶粒(例如，「反及」快閃記憶體晶粒)。舉例而言，共用匯流排可將複數個快閃記憶體晶粒中之每一者連接至記憶體控制器，且該共用匯流排可供此記憶體控制器使用以對該等快閃記憶體晶粒中之每一者執行記憶體操作。
本文件大體上描述用於可變地控制一記憶體裝置之阻抗之系統、裝置、方法及技術，其中多個NVM單元(例如， NVM晶粒)係可在一共用匯流排上存取的。可使用經組態以在一NVM單元與一阻抗端子之間切換之切換器來改變阻抗。可在一記憶體裝置之操作期間調整切換器，以使得一記憶體控制器在一共用匯流排上連接至一選定之單一NVM單元及一或多個阻抗端子。阻抗端子可經組態以提供一相對小之負載(小於一NVM單元之一負載)，該相對小之負載相匹配於由一記憶體控制器提供之一共用匯流排上之一電源阻抗阻抗(單獨地或與其他阻抗端子及/或一NVM單元組合地)。
在一個實施方案中，一種記憶體裝置包括：複數個記憶體晶粒，其中每一記憶體晶粒包括非揮發性記憶體；一共用匯流排；一控制器；及複數個切換器，該等切換器位於該控制器與該等記憶體晶粒中之至少一者之間，其中每一切換器由該共用匯流排連接至該控制器且經組態以在以下連接之間切換：至該等記憶體晶粒中之一或多者的一第一連接，該第一連接用於採用通信方式將該控制器連接至該一或多個記憶體晶粒；及至一或多個阻抗端子的一第二連接，該第二連接用於將該控制器連接至該一或多個阻抗端子。
在另一實施方案中，一種用於將一記憶體控制器與複數個記憶體晶粒進行阻抗匹配之方法包括：在一記憶體控制器處接收存取複數個記憶體晶粒中之一第一記憶體晶粒的一指令，其中一內部匯流排經組態以將該複數個記憶體晶粒中之每一者連接至該記憶體控制器。該方法進一步包 括：藉由該記憶體控制器來調整相關聯於該複數個記憶體晶粒之複數個切換器，以在該內部匯流排上採用通信方式將該複數個記憶體晶粒中之僅該第一記憶體晶粒連接至該記憶體控制器，其中相關聯於該記憶體控制器之一電源阻抗實質上相同於連接至該內部匯流排之一負載阻抗。該方法亦包括在該內部匯流排上存取該第一記憶體晶粒。
在另一實施方案中，一種用於將一控制器與複數個記憶體晶粒進行阻抗匹配之系統包括：複數個記憶體晶粒；一共用匯流排；一控制器；複數個切換器，該等切換器位於該控制器與該等記憶體晶粒中之至少一者之間；及非揮發性記憶體，該非揮發性記憶體儲存指令，該等指令在由該控制器執行時，使該控制器調整該複數個切換器以使用該複數個切換器中之一者建立至該複數個記憶體晶粒中之僅一者的一第一連接，且使用該複數個切換器中之其餘者建立一第二連接，以使得一次該複數個記憶體晶粒中之僅一者在該共用匯流排上採用通信方式連接至該控制器。
可提供各種優勢。舉例而言，可減小記憶體裝置上之電容性負載而不降低該記憶體裝置之儲存容量及/或其匯流排速度。可使用較少電力來執行記憶體操作，此舉可延長攜帶型電源(例如，電池)之使用壽命。在另一實例中，藉由經由阻抗匹配來最小化反射，可降低跨越內部匯流排之位元錯誤率，且可提高該匯流排之可靠速度。
附圖及以下描述中陳述了一或多個實施例之細節。本發明之其他特徵、目標及優勢將自該描述及圖式且自申請專 利範圍而變得顯而易見。
各圖式中之類似元件符號指示類似元件。
電容性負載可為記憶體裝置之關注事項，該等記憶體裝置具有可由靜態記憶體控制器在共用匯流排上靜態地存取的多個NVM單元。對於此等記憶體裝置，未積極地與記憶體控制器通信NVM單元可增大在該共用匯流排上驅動之負載。此電容性負載可降低記憶體裝置之整體效能。舉例而言，由與多個NVM單元之靜態連接引起之電容性負載可需要驅動強度之增大，驅動強度之增大可汲取較多電力且較快地消耗可用電源(例如，電池)。在另一實例中，此電容性負載可影響共用匯流排上之信號完整性及信號速度。
使用切換器來暫時切斷未積極地與記憶體控制器通信之NVM單元可減小在共用匯流排上驅動之負載。然而，終止於一切換器處之連接可引起失配之負載及電源阻抗。失配之電源及負載阻抗可經由跨越共用匯流排之信號反射而引起效能降低，該效能降低可降低信號完整性(例如，較低位元錯誤率)及信號速度。
為了解決此等問題及其他問題，記憶體裝置可經組態以包括沿共用匯流排定位之切換器，該等切換器經組態以在NVM單元(例如，快閃記憶體晶粒)與阻抗端子(例如，短線(stub))之間切換。一阻抗端子可具有一小(若非可忽略的)負載，且可具有相關聯之負載阻抗，該負載阻抗可經組態以相匹配於共用匯流排上之電源阻抗(如下文更詳細 解釋，單獨地及/或與其他積極地連接之阻抗端子及NVM單元組合地)。此等阻抗端子可提供將跨越共用匯流排之信號反射最小化(若非消除)之終止線，此情形可又提高跨越共用匯流排之信號完整性及有效信號速度。
各種各樣之組件(諸如由低電容材料製成之組件)可用作阻抗端子。舉例而言，在共用匯流排上終止連接之短線可用作阻抗端子。短線可為一定長度之傳輸線，該傳輸線僅在一端連接，且該未連接端保持開路或短路。相關聯於短線之負載阻抗可取決於各種各樣之因素(例如，短線之長度)而組態。相對於相關聯於NVM單元之負載，相關聯於阻抗端子之負載可小(若非可忽略的)，以使得在共用匯流排上驅動之有效負載可大致為在調整切換器以連接記憶體控制器與單一NVM單元及一或多個阻抗端子時的單一NVM單元之負載。
圖1為描繪實例系統100之圖式，該實例系統100包括主機控制器102及經組態以提供可變阻抗控制之NVM封裝104。該主機控制器102及/或該NVM封裝104可包括於各種各樣之主機裝置及/或系統(「主機」)(諸如，攜帶型媒體播放器(例如，IPOD)、蜂巢式電話(例如，IPHONE)、口袋型個人電腦、個人數位助理(PDA)、桌上型電腦、膝上型電腦及/或平板計算裝置(例如，IPAD)(僅舉若干可能實例))中之任一者中。
該主機控制器102可包括一或多個處理器及/或微處理器，該等處理器及/或微處理器經組態以基於軟體及/或韌 體指令之執行而執行操作。另外及/或其他，主機控制器102可包括經組態以執行各種操作之基於硬體之組件，諸如，ASIC。由主機控制器102執行之操作可包括自NVM封裝104之NVM擷取資料及/或將資料寫入至NVM封裝104之NVM。舉例而言，主機控制器102可向NVM封裝104提供對媒體檔案(例如，音訊檔案)之請求。由主機控制器102提供之此請求可包括對應於該媒體檔案之一或多個邏輯位址。
主機控制器可在主機通信通道106與NVM封裝104通信。 與NVM封裝104之互動可包括向NVM封裝104提供記憶體相關請求，諸如，擷取儲存於NVM封裝104中之資料及/或將資料儲存於NVM封裝104中的請求。
NVM封裝104可使用主機介面108及記憶體控制器110在主機通信通道106上與主機控制器102互動。如同主機控制器102，記憶體控制器110可包括一或多個處理器及/或微處理器，該等處理器及/或微處理器經組態以基於軟體及/或韌體指令之執行而執行操作。另外及/或其他，記憶體控制器110可包括經組態以執行各種操作之基於硬體之組件，諸如，ASIC。記憶體控制器110可執行各種各樣之操作，包括由主機控制器102請求之記憶體操作。舉例而言，回應於接收到指明待擷取之媒體檔案之邏輯位址的請求，記憶體控制器110可識別一或多個對應實體位址(例如，識別晶粒、區塊及/或頁面之資訊)，使用所識別實體位址擷取所請求資料，且使用主機介面108在主機通信通 道106上將所請求資料傳輸至主機控制器102。
可由主機控制器102及記憶體控制器110單獨地或組合地執行各種記憶體管理功能(諸如，錯誤校正及耗損平均)。 在記憶體控制器110經組態以執行至少一些記憶體管理功能之實施方案中，NVM封裝104可稱為「所管理NVM」(或對於「反及」快閃記憶體，為「所管理「反及」」)。此可與「原始NVM」(或對於「反及」快閃記憶體，為「原始「反及」」)形成對比，其中NVM封裝104外之主機控制器102執行NVM封裝104之記憶體管理功能。
在實例系統100中，將記憶體控制器110描繪為包括揮發性記憶體112及非揮發性記憶體114。揮發性記憶體112可為各種各樣之揮發性記憶體中之任一者，諸如，快取記憶體及RAM。揮發性記憶體112可由記憶體控制器110使用以執行操作及/或儲存自NVM讀取及/或寫入至NVM之資料。 NVM 114可為各種各樣之類型之NVM中的任一者，且可儲存記憶體控制器110用以執行各種操作(包括可變阻抗控制)之指令116，如下文更詳細描述。
記憶體控制器110使用共用內部匯流排118以存取多個記憶體晶粒120a至120n，該等記憶體晶粒120a至120n可為積體電路(IC)晶粒。雖然關於NVM封裝104僅描繪單一共用匯流排118，但NVM封裝可包括一個以上共用內部匯流排。每一內部匯流排可連接至如多個記憶體晶粒120a至120n所描繪的多個(例如，2個、3個、4個、8個、32個等)記憶體晶粒。該等記憶體晶粒120a至120n可實體地按照各 種各樣之組態(例如，堆疊組態)配置。該等記憶體晶粒120a至120n描繪為包括NVM 122a至122n 。NVM 122a至122n可為各種各樣不同類型之NVM中之任一者，諸如，基於浮閘或電荷捕獲技術之「反及」快閃記憶體、「反或」快閃記憶體、可抹除可程式化唯讀記憶體(EPROM)、電可抹除可程式化唯讀記憶體(EEPROM)、鐵電RAM(FRAM)、磁阻RAM(MRAM)、相變記憶體(PCM)，或其任何組合。
切換器124a至124n沿共用匯流排118定位於記憶體控制器110與記憶體晶粒120a至120n之間。該等切換器124a至124n可為具有可忽略的量之信號跳動及低雜訊之傳遞電晶體。該等切換器124a至124n可用以在記憶體晶粒120a至120n與阻抗端子126a至126n(表示為ZL (負載阻抗))之間切換。阻抗端子126a至126n可為具有低電容性負載及負載阻抗之任何合適的組件，該負載阻抗可經選擇以相匹配於共用匯流排118上之電源阻抗(ZS )。舉例而言，阻抗端子126a至126n可為短線，如上文所論述。
切換器124a至124n可由記憶體控制器110控制，如由線128a至128n所指示。記憶體控制器110可藉由(例如)使用位址解碼器及/或使用記憶體晶粒120a至120n之晶片啟用信號而控制該等切換器124a至124n(關於圖2而更詳細描述)。
記憶體控制器110可經由軟體/韌體指令(例如，指令116)及/或基於硬體之組件(例如，ASIC)而組態以控制切換器124a至124n，以便在具有阻抗匹配之端子的同時最小化由共用匯流排118驅動之電容性負載。舉例而言，對於實例 系統100，可藉由控制切換器124a至124n以使得該控制器一次連接至該等記憶體晶粒120a至120n中之一者而其他連接為連接至阻抗端子126a至126n，來最小化該負載。
舉例而言，若記憶體控制器110自主機控制器102接收擷取儲存於記憶體晶粒120a之NVM 122a中之資料的請求，則記憶體控制器110可調整該等切換器124a至124n，以使得記憶體控制器110在共用匯流排118上連接至晶粒120a及阻抗端子126b至126n。在自記憶體晶粒120a擷取所請求資料後，記憶體控制器110可調整切換器124a至124n，以便與記憶體晶粒120b至120n中之另一者通信(例如，藉由使用切換器124b而將記憶體控制器110連接至記憶體晶粒120b，且使用切換器124a及124c至124n而將記憶體控制器110連接至阻抗端子126a及126c至126n)。
藉由調整切換器124a至124n以使得記憶體晶粒120a至120n中之一者在共用匯流排118上連接至記憶體控制器110，在匯流排118上驅動之負載可為相關聯於所連接阻抗端子(n-1個阻抗端子)之負載與相關聯於所連接記憶體晶粒之負載之總和，其中n為切換器及相關聯之阻抗端子之數目。舉例而言，該負載可為((n-1)×ZL 負載)+記憶體晶粒負載。相比而言，記憶體晶粒120a至120n中之每一者在共用匯流排118上連接至記憶體控制器110之組態將具有相關聯之負載n×記憶體晶粒負載，其中n為記憶體晶粒之數目。 藉由如上文所論述控制記憶體晶粒120a至120n與阻抗端子126a至126n之間的切換器124a至124n，在共用匯流排118 上驅動之負載可減小達((n-1)×記憶體晶粒負載)-ZL 負載，其中n為切換器及相關聯之阻抗端子之數目。如上文所論述，阻抗端子126a至126n可由低電容材料構造，此意謂阻抗端子可相對於記憶體晶粒120a至120n中之一者(例如，「反及」快閃記憶體晶粒)之負載具有小負載。在匯流排118上驅動之降低之負載可提供電力節省且可延長電池壽命。
可藉由將相關聯於記憶體控制器110之電源阻抗相匹配於相關聯於由切換器124a至124n連接之阻抗端子126a至126n及記憶體晶粒120a至120n之負載阻抗，而最小化沿匯流排118之信號反射。在實例系統100中，阻抗端子126a至126n可經組態以各自具有一相關聯之阻抗，該相關聯之阻抗相同於相關聯於記憶體晶粒120a至120n中之一者之阻抗(或在該阻抗之臨限值內)。取決於所用組態(例如，星形組態)，阻抗端子126a至126n中之每一者及記憶體晶粒120a至120n中之每一者可經調諧以相匹配於相關聯於記憶體控制器110之電源阻抗。舉例而言，當切換器124a至124n經調整以使得記憶體晶粒120a至120n中之一者在匯流排118上連接至記憶體控制器110時，自切換器124a至124n中之每一者連接至記憶體控制器110之負載阻抗可相同於相關聯於記憶體控制器110之電源阻抗(或在該電源阻抗之臨限值之內)。
雖然將記憶體晶粒120a至120n、切換器124a至124n及阻抗端子126a至126n描繪為使用星形組態而連接至記憶體控 制器110，但其他組態係可能的。舉例而言，可使用「匯流排」組態，其中記憶體晶粒120a至120n、切換器124a至124n及阻抗端子126a至126n沿匯流排118串聯定位。在其他組態中，與記憶體控制器110、記憶體晶粒120a至120n、切換器124a至124n及阻抗端子126a至126n之阻抗匹配可不同於上文關於實例系統100而描述之阻抗匹配。舉例而言，在匯流排組態中，阻抗端子126a至126n可經調諧以取決於該等阻抗端子126a至126n位於匯流排之末端或是位於匯流排之末端與記憶體控制器110之間而具有不同阻抗值。
切換器124a至124n在實例系統100中描繪為與記憶體晶粒120a至120n及阻抗端子126a至126n兩者具有一對一比率。其他比率亦為可能的。舉例而言，系統100可經組態以使得切換器124a至124n與記憶體晶粒120a至120n具有一對二比率且與阻抗端子126a至126n具有一對一比率，以致於每一切換器124a至124n連接至兩個記憶體晶粒及一個阻抗端子。
記憶體控制器110可另外經組態以保護NVM記憶體封裝104不受調整切換器124a至124n時產生之各種問題(諸如，靜電放電(ESD))的影響。當調整切換器124a至124n時，電源阻抗及負載阻抗可為失配的，且記憶體封裝104可易受ESD影響(例如，在系統100通電期間)。為了保護記憶體封裝104，記憶體控制器110可在調整切換器124a至124n之前將電力與記憶體晶粒120a至120n切斷。一旦已調整切換器 124a至124n，記憶體控制器110可將電力重新連接至記憶體晶粒120a至120n且在匯流排118上繼續進行記憶體操作。
各種各樣之機構可用以雙態觸變對記憶體晶粒120a至120n「通電」及「斷電」。在所描繪之實例中，記憶體控制器110可與電源介面130互動，該電源介面130經組態以將操作電力自電源(未描繪)提供至記憶體晶粒120a至120n，該電源可定位為記憶體封裝104之部分或與記憶體封裝104分離。記憶體控制器110可將信號至提供電源/電源介面130，此舉使該電源介面130將電力連接至記憶體晶粒120a至120n或將電力與記憶體晶粒120a至120n切斷。
結合雙態觸變供應至記憶體晶粒120a至120n之電力以免受ESD影響，主機介面108(及其他外部介面，如電源介面130)可包括ESD電路132，該ESD電路132經組態以保護封裝104不受可經由介面108而接收之ESD尖峰影響。ESD電路132可包括能夠屏蔽ESD之各種各樣之組件中的任一者，諸如，齊納(zener)二極體、金屬氧化物變阻器(MOV)、瞬變電壓抑制(TVS)二極體及規則互補金屬氧化物半導體(CMOS)或雙極鉗位二極體。
ESD電路132可取決於正供應至記憶體封裝104之電力而開啟ESD保護及關斷ESD保護。舉例而言，當正供應至記憶體封裝104之電力穩定(例如，處於對於記憶體封裝104之操作而言正常之位準)時，ESD電路132可關斷ESD保護。然而，當供應至記憶體封裝104之電力低(例如，記憶 體封裝104正接收極少電力或不接收電力)、高或處於不穩定狀態時，ESD電路132可開啟ESD保護。舉例而言，當系統100正通電及/或斷電時，ESD電路132可開啟ESD保護，但一旦系統100已通電並正常運作，則ESD電路132可關斷ESD保護。ESD電路132可使用各種各樣之組件中之任一者來控制何時開啟及關斷ESD保護。作為僅一個實例，ESD電路可包括空乏模式電晶體，該空乏模式電晶體經組態以偵測輸入電壓(Vcc)且基於所偵測電壓而開啟/關斷ESD保護。ESD保護雙態觸變可用以在記憶體封裝104正正常操作(例如，並非正通電或關斷)時減小相關聯於記憶體封裝104之電容。
圖2為描繪實例系統200之圖式，該實例系統200包括經組態以至少部分地使用晶片啟用信號而提供可變阻抗控制之記憶體控制器202。實例系統200類似於上文關於圖1所描述之實例系統100。
舉例而言，系統200包括由內部匯流排204連接至記憶體晶粒210a至210d之記憶體控制器202，如關於圖1所述由內部匯流排118連接至記憶體晶粒120a至120n之記憶體控制器110。系統200亦包括沿匯流排204定位於記憶體晶粒210a至210d與記憶體控制器202之間的切換器206a至206d，如上文關於圖1所述之切換器124a至124n。切換器206a至206d經組態以在阻抗端子208a至208d與記憶體晶粒210a至210d之間切換。記憶體控制器202、匯流排204、切換器206a至206d、阻抗端子208a至208d、記憶體晶粒210a 至210d及NVM 212a至212d可分別類似於記憶體控制器110、匯流排118、切換器124a至124n、阻抗端子126a至126n、記憶體晶粒120a至120n及NVM 122a至122n。
系統200描繪為包括位址解碼器214，該位址解碼器214經組態以將晶片啟用信號提供至記憶體晶粒210a至210d。 位址解碼器214可基於相關聯於給定記憶體操作之位址(例如，實體位址)而識別有關該記憶體操作之記憶體晶粒。 位址解碼器214可沿通道216a至216d發送適當的信號，以便啟用所識別記憶體晶粒且停用其他記憶體晶粒。舉例而言，如實例通道216a至216d上所描繪，可針對位址0至1將晶片啟用信號發送至記憶體晶粒210a，針對位址2至3將晶片啟用信號發送至記憶體晶粒210b，針對位址4至5將晶片啟用信號發送至記憶體晶粒210c且針對位址6至7將晶片啟用信號發送至記憶體晶粒210c。
切換器206a至206d可由晶片啟用信號控制，該等晶片啟用信號係由位址解碼器214經由通道216a至216d提供。舉例而言，當控制器202設法藉由記憶體晶粒210a執行一記憶體操作時，該記憶體操作之對應位址(例如，實體位址、邏輯位址)之至少一部分可提供至位址解碼器214。位址解碼器214可使用通道216a將晶片啟用信號(例如，代表1之高值)傳輸至切換器206a及記憶體晶粒210a。此晶片啟用信號可使切換器216a調整，以使得記憶體控制器202在匯流排204上連接至記憶體晶粒210a。位址解碼器214亦可使用通道216b至216d將晶片停用信號(例如，代表0之低值) 發送至切換器206b至206d及記憶體晶粒210b至210d。晶片停用信號可使切換器206b至206d調整，以使得阻抗端子208b至208d在匯流排204上連接至記憶體控制器202。如上文關於圖1所論述，各種技術可用以在正調整切換器206a至206d時保護系統202不受ESD影響。
圖3為描繪實例系統300之圖式，該實例系統300包括經組態以提供可變阻抗控制之記憶體裝置302。記憶體裝置302可為任何合適的記憶體裝置，包括攜帶型媒體播放器(例如，IPOD)、蜂巢式電話(例如，IPHONE)、口袋型個人電腦、個人數位助理(PDA)、桌上型電腦、膝上型電腦、平板計算裝置(例如，IPAD)及/或抽取式/攜帶型儲存裝置(例如，快閃記憶體卡、USB快閃記憶體磁碟)。
記憶體裝置302包括主機控制器304及NVM 306。主機控制器304可類似於上文關於圖1所述之主機控制器102。主機控制器304包括一或多個處理器308及揮發性記憶體310。處理器308可包括任何適合類型之處理器，包括微處理器、中央處理單元(CPU)、圖形處理單元(GPU)，或其任何組合。揮發性記憶體310可類似於上文關於圖1所述之揮發性記憶體112。揮發性記憶體310可由處理器308使用以執行各種操作，諸如擷取及處理儲存於NVM 306中之資料。
NVM 306可包括一或多個NVM封裝312a至312b。NVM封裝312a至312b可各自類似於上文關於圖1所述之NVM封裝104。舉例而言，NVM封裝312a至312b可各自包括具有 NVM之複數個記憶體晶粒(例如，記憶體晶粒120a至120n與NVM 122a至122n)、一或多個記憶體控制器(例如，記憶體控制器110)、將記憶體控制器連接至記憶體晶粒之一或多個匯流排(例如，匯流排118)、定位於記憶體控制器與記憶體晶粒之間的複數個切換器(例如，切換器124a至124n)及經組態以提供低負載或最小負載及經匹配負載阻抗之阻抗端子(例如，阻抗端子126a至126n)。NVM 306包括任何數目之NVM封裝(例如，2個、3個、4個、8個、16個等)。
如上文關於圖1所述，NVM之管理可由主機控制器304及/或NVM封裝312a至312b之控制器執行。在NVM封裝312a至312b之控制器控制記憶體管理操作(例如，錯誤校正、耗損平均等)之至少一部分的實施方案中，NVM封裝312a至312b可視為「所管理」NVM。
系統300描繪為亦包括外部裝置314，該外部裝置314通採用通信方式連接至(直接地及/或間接地)記憶體裝置302。外部裝置314與記憶體裝置302之間的通信可包括兩個裝置之間的資料及/或指令的傳輸。外部裝置314可為各種各樣之電子裝置中之任一者，諸如，桌上型電腦、膝上型電腦及媒體計算裝置(例如，媒體伺服器、電視、立體音響系統)。記憶體裝置302可使用外部裝置介面316(例如，無線晶片、USB介面等)經由實體及/或無線連接與外部裝置314通信。
在一個實例實施方案中，記憶體裝置302可為攜帶型媒體播放器(例如，IPOD)，且外部裝置314可為可在實體連 接(例如，USB電纜)上彼此傳輸媒體檔案(例如，音訊檔案、視訊檔案等)之桌上型電腦。當與外部裝置314通信時，記憶體裝置302可使用所論述之可變阻抗匹配技術以提供且儲存外部裝置314所請求之文件。
圖4為描繪實例技術400之流程圖，該實例技術400用於藉由記憶體裝置來提供可變阻抗控制。舉例而言，該技術可藉由將相關聯於記憶體控制器之電源阻抗與相關聯於複數個記憶體晶粒之負載阻抗匹配而提供可變阻抗控制。該技術400可由各種各樣之記憶體裝置(諸如，上文關於圖1所述之NVM封裝104及/或上文關於圖3所述之記憶體裝置302)執行。特定言之，技術400可由記憶體控制器(諸如上文關於圖1所述之記憶體控制器110)執行以提供可變阻抗控制。
技術400在步驟402開始於接收存取記憶體晶粒的指令。 舉例而言，記憶體控制器110可自主機控制器102接收擷取儲存於記憶體晶粒120a中之資料的指令。
回應於接收到指令，可啟用用以限制ESD之外部介面(步驟404)，且可將記憶體晶粒與電源切斷(步驟406)。可在準備調整切換器(例如，切換器124a至124n)時執行步驟404及406，該等切換器選擇性地切換至阻抗端子(例如，阻抗端子126a至126n)或記憶體晶粒(例如，記憶體晶粒120a至120n)之連接，以便提供可變阻抗控制。如上文關於圖1所述，在正調整切換器124a至124n時，NVM封裝104可易受ESD影響。為了在一記憶體裝置可能遭損壞時保護該記憶 體裝置不受ESD影響，可啟用用以限制ESD之電路(例如，ESD電路132)以限制自位於記憶體裝置(例如，NVM封裝104)之外部的主機(例如，主機控制器102)經由介面(例如，主機介面108)而提供ESD。作為另一對策或替代對策，記憶體晶粒與電源之間的連接可暫時在預期到調整記憶體晶粒與阻抗端子之間的切換器時中斷。舉例而言，記憶體控制器110可使電源介面130在調整切換器124a至124n之前將記憶體晶粒120a至120n與電源切斷。
在步驟406中，可調整在內部匯流排上在記憶體晶粒與阻抗端子之間切換的切換器。切換器可經調整以使得在沿內部匯流排可用之複數個記憶體晶粒中，僅有關所接收指令之記憶體晶粒在匯流排上連接至記憶體控制器。舉例而言，若所接收指令有關記憶體晶粒120a，則記憶體控制器110可調整切換器124a至124n，以使得記憶體晶粒120a及阻抗端子126a至126n在匯流排118上連接至記憶體控制器110。
在已調整切換器後，可將電源重新連接至記憶體晶粒(步驟410)。在已調整切換器後，可基於在記憶體控制器與阻抗端子/或記憶體晶粒之間匹配阻抗而減小相關聯於ESD之風險。舉例而言，在已調整切換器124a至124n後，記憶體控制器110可使電源130將記憶體晶粒120a至120n與電源重新連接。
在電源已重新連接至記憶體晶粒後，可存取有關所接收指令之記憶體晶粒(步驟412)。存取記憶體晶粒可包括執行 有關記憶體晶粒之任何記憶體操作，包括讀取、寫入、抹除及/或執行如錯誤校正及耗損平均之較高階記憶體管理操作。舉例而言，若所接收指令有關自記憶體晶粒120a擷取資料，則記憶體控制器110可藉由在匯流排118上與記憶體晶粒120a互動而獲得所請求資料。該技術400可在步驟412後結束。
本說明書中所描述之標的物及操作之實施例可實施於數位電子電路中，或電腦軟體、韌體或硬體(包括本說明書中所揭示之結構及其結構等效物)中，或其一或多者之組合中。本說明書中所描述之標的物之實施例可實施為編碼於電腦儲存媒體上以用於由資料處理設備執行或用以控制資料處理設備之操作的一或多個電腦程式(亦即，電腦程式指令之一或多個模組)。其他或另外，該等程式指令可編碼於人工地產生之傳播信號(例如，機器產生之電信號、光學信號或電磁信號)上，該信號經產生以編碼用於傳輸至合適接收器設備以用於由資料處理設備執行的資訊。電腦儲存媒體可為以下各者或包括於以下各者中：電腦可讀儲存裝置、電腦可讀儲存基板、隨機或串列存取記憶體陣列或裝置，或其一或多者之組合。此外，雖然電腦儲存媒體並非傳播信號，但電腦儲存媒體可為編碼於人工地產生之傳播信號中的電腦程式指令之來源或目的地。電腦儲存媒體亦可為以下各者或包括於以下各者中：一或多個獨立實體組件或媒體(例如，多個CD、磁碟或其他儲存裝置)。
本說明書中所描述之操作可實施為由資料儲存設備對儲存於一或多個電腦可讀儲存裝置上或自其他來源接收的資料執行的操作。
術語「資料處理設備」涵蓋用於處理資料之所有種類之設備、裝置及機器，包括(例如)可程式化處理器、電腦、系統單晶片、或前述多者，或其組合。該設備可包括特殊用途邏輯電路，例如，FPGA(場可程式化閘陣列)或ASIC(特殊應用積體電路)。該設備除包括硬體外亦可包括產生用於所涉電腦程式的執行環境的程式碼，例如，構成處理器韌體、協定堆疊、資料庫管理系統、作業系統、跨平台執行階段環境、虛擬機或其一或多者之組合的程式碼。該設備及執行環境可實現各種不同計算模型基礎結構，諸如網路服務、分散式計算基礎結構及網格式計算基礎結構。
電腦程式(亦稱為程式、軟體、軟體應用程式、指令碼或程式碼)可採用任何形式之程式設計語言(包括編譯語言或解譯語言、宣告或程序語言)來撰寫，且電腦程式可按照任何形式部署，包括部署為一獨立程式或部署為一模組、組件、副常式、物件或適合於在計算環境中使用之其他單元。一電腦程式可(但無需)對應於一檔案系統中之檔案。可將程式儲存於保持其他程式或資料(例如，儲存於標記語言文件中之一或多個指令碼)的檔案之部分中、儲存於專用於所涉程式之單一檔案中或儲存於多個協調檔案(例如，儲存一或多個模組、副程式或程式碼之部分的檔 案)中。一電腦程式可經部署以在一個電腦上執行或在位於一個場所或跨越多個場所而分散且由通信網路互連之多個電腦上執行。
本說明書中所描述之處理程序及邏輯流程可由執行一或多個電腦程式之一或多個可程式化處理器執行，以藉由對輸入資料進行操作且產生輸出來執行動作。處理程序及邏輯流程亦可由以下各者執行且裝置亦可實施為以下各者：特殊用途邏輯電路，例如，FPGA(場可程式化閘陣列)或ASIC(特殊應用積體電路)。
適於執行電腦程式之處理器包括(例如)一般用途及特殊用途微處理器兩者及任何種類之數位電腦之任何一或多個處理器。通常，處理器將自唯讀記憶體或隨機存取記憶體或兩者接收指令及資料。電腦之基本元件係用於根據指令執行動作之處理器及用於儲存指令及資料之一或多個記憶體裝置。通常，電腦將亦包括用於儲存資料之一或多個大容量儲存裝置(例如，磁碟、磁光碟或光碟)，或該電腦操作性地耦接以自該一或多個大容量儲存裝置接收資料或將資料傳送至該一或多個大容量儲存裝置，或接收及傳送資料。然而，電腦無需具有此等裝置。此外，電腦可嵌入於另一裝置，例如，行動電話、個人數位助理(PDA)、行動音訊或視訊播放器、遊戲主機、全球定位系統(GPS)接收器或攜帶型儲存裝置(例如，通用串列匯流排(USB)快閃磁碟機)(僅舉幾例)。適合於儲存電腦程式指令及資料之裝置包括所有形式之非揮發性記憶體、媒體及記憶體裝置，包 括(例如)：半導體記憶體裝置，例如，EPROM、EEPROM及快閃記憶體裝置；磁碟，例如，內部硬碟或抽取式磁碟；磁光碟；及CD-ROM及DVD-ROM光碟。處理器及記憶體可由特殊用途邏輯電路補充或併入於特殊用途邏輯電路中。
類似地，雖然按特定次序在圖式中描繪了操作，但不應將此理解為需要按所展示之特定次序或按順序次序執行此等操作或執行所有所說明之操作來達成所要結果。在某些情況下，多任務及並行處理可為有利的。此外，不應將上述實施例中之各種系統組件之分離理解為在所有實施例中需要此分離，且應理解，所描述之程式組件及系統通常可在單一軟體產品中整合在一起或封裝至多個軟體產品內。
因此，已描述標的物之特定實施例。其他實施例在隨附申請專利範圍之範疇內。此外，可使用用於提供可變阻抗控制之其他機構。在一些情況下，申請專利範圍中所敍述之動作可按不同次序執行且仍達成所要結果。另外，在隨附圖式中描繪之處理程序未必需要所展示之特定次序或順序次序來達成所要結果。在某些實施方案中，多任務及並行處理可為有利的。
100‧‧‧系統
102‧‧‧主機控制器
104‧‧‧NVM封裝
106‧‧‧主機通信通道
108‧‧‧主機介面
110‧‧‧記憶體控制器
112‧‧‧揮發性記憶體
114‧‧‧非揮發性記憶體(NVM)
116‧‧‧指令
118‧‧‧共用內部匯流排
120a‧‧‧記憶體晶粒
120b‧‧‧記憶體晶粒
120c‧‧‧記憶體晶粒
120n‧‧‧記憶體晶粒
122a‧‧‧NVM
122b‧‧‧NVM
122c‧‧‧NVM
122n‧‧‧NVM
124a‧‧‧切換器
124b‧‧‧切換器
124c‧‧‧切換器
124n‧‧‧切換器
126a‧‧‧阻抗端子
126b‧‧‧阻抗端子
126c‧‧‧阻抗端子
126n‧‧‧阻抗端子
128a‧‧‧線
128b‧‧‧線
128c‧‧‧線
128n‧‧‧線
130‧‧‧電源介面
132‧‧‧ESD電路
200‧‧‧系統
202‧‧‧記憶體控制器
204‧‧‧內部匯流排
206a‧‧‧切換器
206b‧‧‧切換器
206c‧‧‧切換器
206d‧‧‧切換器
208a‧‧‧阻抗端子
208b‧‧‧阻抗端子
208c‧‧‧阻抗端子
208d‧‧‧阻抗端子
210a‧‧‧記憶體晶粒
210b‧‧‧記憶體晶粒
210c‧‧‧記憶體晶粒
210d‧‧‧記憶體晶粒
212a‧‧‧NVM
212b‧‧‧NVM
212c‧‧‧NVM
212d‧‧‧NVM
214‧‧‧位址解碼器
216a‧‧‧通道
216b‧‧‧通道
216c‧‧‧通道
216d‧‧‧通道
300‧‧‧系統
302‧‧‧記憶體裝置
304‧‧‧主機控制器
306‧‧‧NVM
308‧‧‧處理器
310‧‧‧揮發性記憶體
312a‧‧‧NVM封裝
312b‧‧‧NVM封裝
314‧‧‧外部裝置
316‧‧‧外部裝置介面
圖1為描繪實例系統之圖式，該實例系統包括主機控制器及經組態以提供可變阻抗控制之NVM封裝。
圖2為描繪實例系統之圖式，該實例系統包括經組態以至少部分地使用晶片啟用信號而提供可變阻抗控制之記憶 體控制器。
圖3為描繪實例系統之圖式，該實例系統包括經組態以提供可變阻抗控制之記憶體裝置。
圖4為描述實例技術之流程圖，該實例技術用於藉由記憶體裝置來提供可變阻抗控制。
100‧‧‧系統
102‧‧‧主機控制器
104‧‧‧非揮發性記憶體(NVM)封裝
106‧‧‧主機通信通道
108‧‧‧主機介面
110‧‧‧記憶體控制器
112‧‧‧揮發性記憶體
114‧‧‧非揮發性記憶體(NVM)
116‧‧‧指令
118‧‧‧共用內部匯流排
120a‧‧‧記憶體晶粒
120b‧‧‧記憶體晶粒
120c‧‧‧記憶體晶粒
120n‧‧‧記憶體晶粒
122a‧‧‧NVM
122b‧‧‧NVM
122c‧‧‧NVM
122n‧‧‧NVM
124a‧‧‧切換器
124b‧‧‧切換器
124c‧‧‧切換器
124n‧‧‧切換器
126a‧‧‧阻抗端子
126b‧‧‧阻抗端子
126c‧‧‧阻抗端子
126n‧‧‧阻抗端子
128a‧‧‧線
128b‧‧‧線
128c‧‧‧線
128n‧‧‧線
130‧‧‧電源介面
132‧‧‧ESD電路

Claims (20)

  1. 一種記憶體裝置，其包含：並行配置(arranged in parallel)之複數個記憶體晶粒，其中每一記憶體晶粒包括非揮發性記憶體；一共用匯流排；一控制器；及並行配置之複數個切換器，該等切換器位於該控制器與該複數個記憶體晶粒之間，其中每一切換器由該共用匯流排連接至該控制器且其中每一切換器經組態以在以下連接之間切換：至該複數個記憶體晶粒中之一各別晶粒的一第一連接，該第一連接用於採用通信方式將該控制器連接至該複數個記憶體晶粒中之該各別晶粒；及至一或多個阻抗端子的一第二連接，該第二連接用於將該控制器連接至該一或多個阻抗端子。
  2. 如請求項1之記憶體裝置，其中該控制器經組態以控制該等切換器，以使得相關聯於該控制器之一電源阻抗實質上相匹配於由該等切換器連接至該控制器之該等記憶體晶粒及該等阻抗端子之一負載阻抗。
  3. 如請求項2之記憶體裝置，其中該控制器經組態以控制該等切換器，以使得該控制器在該共用匯流排通信上時連接至該等記憶體晶粒中之一特定者及該等阻抗端子中之一或多者。
  4. 如請求項3之記憶體裝置，其中每一切換器相關聯於該 等記憶體晶粒中之一者及該等阻抗端子中之一者。
  5. 如請求項3之記憶體裝置，其中由該等記憶體晶粒中之該所連接特定者及該所連接一或多個阻抗端子在該共用匯流排上提供之一負載實質上相同於由該等記憶體晶粒中之該特定者提供之一負載。
  6. 如請求項3之記憶體裝置，其中該控制器經進一步組態以在該等切換器切換以將一不同記憶體晶粒連接至該控制器時暫時將一電源切斷而不將電力提供至該等記憶體晶粒。
  7. 如請求項1之記憶體裝置，其中每一阻抗端子包括一短線。
  8. 如請求項1之記憶體裝置，其進一步包含：一第二匯流排，該第二匯流排採用通信方式將該控制器連接至位於該控制器及該等記憶體晶粒之外部的一主機裝置；及一靜電放電電路，該靜電放電電路連接至位於該控制器與該主機裝置之間的該第二匯流排，其中該靜電放電電路經組態以至少在將該等切換器中之一或多者在至該等記憶體晶粒中之一或多者的一第一連接與至該等阻抗端子中之一或多者的一第二連接之間切換期間限制來自該主機裝置之靜電放電。
  9. 一種用於將一記憶體控制器與複數個記憶體晶粒進行阻抗匹配之方法，該方法包含：在一記憶體控制器處接收存取並行配置之複數個記憶 體晶粒中之一第一記憶體晶粒的一指令，其中一內部匯流排經組態以將該複數個記憶體晶粒中之每一者連接至該記憶體控制器；藉由該記憶體控制器來調整並行配置之複數個切換器，其中該複數個切換器中之每一切換器經組態以在該內部匯流排上採用通信方式將該複數個記憶體晶粒中之僅該第一記憶體晶粒連接至該記憶體控制器，其中相關聯於該記憶體控制器之一電源阻抗實質上相同於連接至該內部匯流排之一負載阻抗；及在該內部匯流排上存取該第一記憶體晶粒。
  10. 如請求項9之方法，其中調整該複數個切換器在該內部匯流排上將一或多個短線連接至該記憶體控制器，而不是連接除了該第一記憶體晶粒之外的該複數個記憶體晶粒；且其中該負載阻抗包括該第一記憶體晶粒與該一或多個短線之一組合阻抗。
  11. 如請求項9之方法，其進一步包含：在調整該複數個切換器前，將一電源切斷而不將電力提供至該複數個記憶體晶粒；及在調整該複數個切換器後，重新連接該電源以將電力提供至該複數個記憶體晶粒。
  12. 如請求項9之方法，其進一步包含：在調整該複數個切換器時，在一外部介面上限制來自主機的靜電放電。
  13. 一種用於將一控制器與複數個記憶體晶粒進行阻抗匹配 之系統，該系統包含：並行配置之複數個記憶體晶粒；一共用匯流排；一控制器；並行配置之複數個切換器，其中該複數個切換器中之每一切換器經組態以選擇性地經由該共用匯流排將該控制器耦接至該等記憶體晶粒中之一各別者或一各別負載阻抗；及非揮發性記憶體，該非揮發性記憶體儲存指令，該等指令在由該控制器執行時，使該控制器調整該複數個切換器以使用該複數個切換器中之一者建立至該複數個記憶體晶粒中之僅一者的一第一連接，且使用該複數個切換器中之其餘者建立一第二連接，以使得一次該複數個記憶體晶粒中之僅一者在該共用匯流排上採用通信方式連接至該控制器。
  14. 如請求項13之系統，其中根據該等所儲存指令之該等切換器之調整使相關聯於該控制器之一電源阻抗實質上相匹配於相關聯於該複數個記憶體中之該所連接者及至該等各別負載阻抗中之一或多者之所啟動第二連接的一負載阻抗。
  15. 如請求項13之系統，其進一步包含一電源，該電源經組態以將電力提供至該複數個記憶體晶粒；且其中該等所儲存指令之執行進一步使該控制器在調整該複數個切換器時將該電源與該複數個記憶體晶粒切 斷。
  16. 如請求項13之系統，其中該控制器經組態以控制該等切換器，以使得該控制器在該共用匯流排上通信時連接至該等記憶體晶粒中之一特定者及該等各別負載阻抗中之一或多者。
  17. 如請求項13之系統，其進一步包含至一主機裝置之一外部介面，其中該外部介面包括一靜電放電電路，該靜電放電電路經組態以至少在該等切換器之調整期間限制來自該主機裝置之靜電放電。
  18. 如請求項17之系統，其中該靜電放電電路包括一空乏模式電晶體，該空乏模式電晶體經組態以基於經由該外部介面自該主機裝置提供之電壓位準而啟動靜電放電限制。
  19. 一種用於將一記憶體控制器與複數個記憶體晶粒進行阻抗匹配之系統，該系統包含：用於在一記憶體控制器處接收存取並行配置之複數個記憶體晶粒中之一第一記憶體晶粒的一指令的構件，其中一內部匯流排經組態以將該複數個記憶體晶粒中之每一者連接至該記憶體控制器；用於藉由該記憶體控制器來調整並行配置之複數個切換器，其中該複數個切換器中之每一切換器經組態以在該內部匯流排上採用通信方式將該複數個記憶體晶粒中之僅該第一記憶體晶粒連接至該記憶體控制器的構件，其中相關聯於該記憶體控制器之一電源阻抗實質上相同 於連接至該內部匯流排之一負載阻抗；及用於在該內部匯流排上存取該第一記憶體晶粒的構件。
  20. 如請求項19之系統，其進一步包含：在調整該複數個切換器時在一外部介面上限制來自主機的靜電放電。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008131058A2 (en) * 2007-04-17 2008-10-30 Rambus Inc. Hybrid volatile and non-volatile memory device
US8543758B2 (en) * 2011-05-31 2013-09-24 Micron Technology, Inc. Apparatus including memory channel control circuit and related methods for relaying commands to logical units
US8760922B2 (en) 2012-04-10 2014-06-24 Sandisk Technologies Inc. System and method for micro-tiering in non-volatile memory
JP6091239B2 (ja) * 2013-02-13 2017-03-08 キヤノン株式会社 プリント回路板、プリント配線板および電子機器
IN2013CH05121A (zh) * 2013-11-12 2015-05-29 Sandisk Technologies Inc
US9444455B2 (en) * 2013-12-10 2016-09-13 Sandisk Technologies Llc Load impedance adjustment for an interface of a data storage device
CN103744961B (zh) * 2014-01-06 2016-10-19 清华大学 用可重构的文件系统目录树提高非易失性存储寿命的方法
KR102246342B1 (ko) * 2014-06-26 2021-05-03 삼성전자주식회사 멀티 스택 칩 패키지를 갖는 데이터 저장 장치 및 그것의 동작 방법
KR102229970B1 (ko) 2014-06-27 2021-03-22 삼성전자주식회사 불휘발성 메모리, 랜덤 액세스 메모리 및 메모리 컨트롤러를 포함하는 솔리드 스테이트 드라이브
KR20160004728A (ko) * 2014-07-04 2016-01-13 에스케이하이닉스 주식회사 메모리 시스템 및 데이터 저장 장치
JP5968508B2 (ja) * 2015-07-17 2016-08-10 株式会社日立製作所 不揮発半導体記憶システム
US9990983B2 (en) 2016-06-20 2018-06-05 Phison Electronics Corp. Memory control circuit unit, memory storage device and signal receiving method
TWI600017B (zh) * 2016-06-20 2017-09-21 群聯電子股份有限公司 記憶體控制電路單元、記憶體儲存裝置及參考電壓產生方法
US10565151B2 (en) * 2017-11-09 2020-02-18 Micron Technology, Inc. Memory devices and systems with parallel impedance adjustment circuitry and methods for operating the same
KR102442620B1 (ko) 2018-01-02 2022-09-13 삼성전자 주식회사 반도체 메모리 패키지
US11217284B2 (en) * 2020-04-03 2022-01-04 Micron Technology, Inc. Memory with per pin input/output termination and driver impedance calibration
KR20220112322A (ko) * 2021-02-03 2022-08-11 삼성전자주식회사 송신 회로의 출력 임피던스를 조절할 수 있는 인터페이스 회로 및 이를 포함하는 이미지 센서
US20230030168A1 (en) * 2021-07-27 2023-02-02 Dell Products L.P. Protection of i/o paths against network partitioning and component failures in nvme-of environments

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090300260A1 (en) * 2008-05-28 2009-12-03 Rambus Inc. Selective switching of a memory bus

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05341892A (ja) 1992-06-05 1993-12-24 Fuji Electric Co Ltd 情報処理装置
JPH0738580A (ja) * 1993-06-28 1995-02-07 Nec Corp 可変終端方式
JPH07160381A (ja) 1993-12-10 1995-06-23 Hitachi Ltd 高速データ伝送システム
JPH07245543A (ja) * 1994-03-02 1995-09-19 Nec Corp バスシステム
US5578940A (en) * 1995-04-04 1996-11-26 Rambus, Inc. Modular bus with single or double parallel termination
US6366972B1 (en) 1996-07-23 2002-04-02 Compaq Computer Corporation Multi-user communication bus with a resistive star configuration termination
JP3439096B2 (ja) * 1996-11-18 2003-08-25 株式会社日立製作所 終端抵抗制御型バスシステム
JPH10270905A (ja) 1997-03-25 1998-10-09 Mitsubishi Electric Corp フィルタ回路
US6014037A (en) * 1997-03-27 2000-01-11 Lucent Technologies Inc. Method and component arrangement for enhancing signal integrity
JP3938617B2 (ja) 1997-09-09 2007-06-27 富士通株式会社 半導体装置及び半導体システム
US6349051B1 (en) 1998-01-29 2002-02-19 Micron Technology, Inc. High speed data bus
US6587896B1 (en) 1998-02-27 2003-07-01 Micron Technology, Inc. Impedance matching device for high speed memory bus
US6191663B1 (en) 1998-12-22 2001-02-20 Intel Corporation Echo reduction on bit-serial, multi-drop bus
US6530033B1 (en) * 1999-10-28 2003-03-04 Hewlett-Packard Company Radial arm memory bus for a high availability computer system
JP3822768B2 (ja) 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
US6621155B1 (en) 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US7404032B2 (en) * 2000-01-05 2008-07-22 Rambus Inc. Configurable width buffered module having switch elements
US6747475B2 (en) 2001-12-17 2004-06-08 Intel Corporation Method and apparatus for driving a signal using switchable on-die termination
US6972590B2 (en) 2002-05-30 2005-12-06 Hewlett-Packard Development Company, L.P. Data bus with separate matched line impedances and method of matching line impedances
KR100532972B1 (ko) 2004-04-28 2005-12-01 주식회사 하이닉스반도체 온 다이 터미네이션 임피던스 조절 장치
US7411293B2 (en) 2005-09-27 2008-08-12 Kingston Technology Corporation Flash memory card
WO2008079912A1 (en) 2006-12-20 2008-07-03 Entropic Communications Inc. Impedance control for signal interface of a network node
US7646213B2 (en) * 2007-05-16 2010-01-12 Micron Technology, Inc. On-die system and method for controlling termination impedance of memory device data bus terminals
KR100937996B1 (ko) 2007-07-03 2010-01-21 주식회사 하이닉스반도체 온다이 터미네이션 장치
US20100005218A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Enhanced cascade interconnected memory system
KR20100012938A (ko) * 2008-07-30 2010-02-09 주식회사 하이닉스반도체 웨어 레벨링을 수행하는 반도체 스토리지 시스템 및 그제어 방법
EP2166717A1 (en) 2008-09-22 2010-03-24 Stoneridge Electronics AB A device for connection to a can-bus
US7944726B2 (en) 2008-09-30 2011-05-17 Intel Corporation Low power termination for memory modules

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090300260A1 (en) * 2008-05-28 2009-12-03 Rambus Inc. Selective switching of a memory bus

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