KR101320731B1 - 메모리 장치를 위한 가변 임피던스 제어 - Google Patents

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Abstract

이 문서는 일반적으로 공유된 버스를 통하여 복수의 NVM 유닛들(예컨대, NVM 다이들)이 액세스될 수 있는 경우에 메모리 장치를 위한 임피던스를 가변적으로 제어하기 위한 시스템들, 장치들, 방법들, 및 기법들을 설명한다. 임피던스는 NVM 유닛과 임피던스 단자 사이에 스위칭하도록 구성되는 스위치들을 이용하여 변경될 수 있다. 스위치들은 메모리 컨트롤러가 공유된 버스를 통하여 선택된 단 하나의 NVM 유닛 및 하나 이상의 임피던스 단자에 연결되도록 메모리 장치의 동작 동안에 조정될 수 있다. 임피던스 단자들은 메모리 컨트롤러에 의해 제공되는 공유된 버스 상의 소스 임피던스와 (단독으로 또는 다른 임피던스 단자들 및/또는 NVM 유닛과 공동하여) 정합되는 임피던스인 비교적 작은 부하(NVM 유닛보다 작은 부하)를 제공하도록 구성될 수 있다.

Description

메모리 장치를 위한 가변 임피던스 제어{VARIABLE IMPEDANCE CONTROL FOR MEMORY DEVICES}
이 문서는 일반적으로 메모리 장치를 위한 임피던스를 가변적으로 제어하기 위한 장치들, 시스템들, 기법들, 및 방법들을 설명한다.
플래시 메모리(예컨대, NAND 플래시 메모리, NOR 플래시 메모리)와 같은 다양한 종류의 비휘발성 메모리(NVM)는 대용량 저장을 위해 이용될 수 있다. 예를 들면, 소비자 전자 장치들(예컨대, 휴대용 미디어 플레이어들)은 음악, 비디오, 이미지, 및 다른 미디어를 포함하는 데이터를 저장하기 위해 플래시 메모리를 이용한다.
메모리 컨트롤러들은 NVM에 대해 메모리 동작들(예컨대, 프로그램, 판독, 소거)을 수행하기 위해 이용될 수 있다. 메모리 컨트롤러들은 프로세서들, 마이크로프로세서들, 명령어들(예컨대, 소프트웨어 기반 프로그램), 하드웨어 기반 컴포넌트들(예컨대, ASIC들(application-specific integrated circuits)), 휘발성 메모리(예컨대, RAM(random access memory)), 또는 이들의 임의의 조합을 포함하는, 여러 가지 컴포넌트들을 포함할 수 있다. 단 하나의 메모리 컨트롤러가 공유된 통신 채널, 예컨대, 공유된 버스를 통하여, 복수의 메모리 다이들(예컨대, NAND 플래시 메모리 다이들)과 같은 복수의 NVM 유닛들에 액세스할 수 있다. 예를 들면, 공유된 버스는 복수의 플래시 메모리 다이들 각각을 메모리 컨트롤러에 연결할 수 있고 그러한 메모리 컨트롤러에 의해 플래시 메모리 다이들 각각에 대해 메모리 동작들을 수행하기 위해 이용될 수 있다.
[개요]
이 문서는 일반적으로 공유된 버스를 통하여 복수의 NVM 유닛들(예컨대, NVM 다이들)이 액세스될 수 있는 경우에 메모리 장치를 위한 임피던스를 가변적으로 제어하기 위한 시스템들, 장치들, 방법들, 및 기법들을 설명한다. 임피던스는 NVM 유닛과 임피던스 단자 사이에 스위칭하도록 구성되는 스위치들을 이용하여 변경될 수 있다. 스위치들은 메모리 컨트롤러가 공유된 버스를 통하여 선택된 단 하나의 NVM 유닛 및 하나 이상의 임피던스 단자에 연결되도록 메모리 장치의 동작 동안에 조정될 수 있다. 임피던스 단자들은 메모리 컨트롤러에 의해 제공되는 공유된 버스 상의 소스 임피던스와 (단독으로 또는 다른 임피던스 단자들 및/또는 NVM 유닛과 공동하여) 정합되는 임피던스인 비교적 작은 부하(NVM 유닛보다 작은 부하)를 제공하도록 구성될 수 있다.
하나의 구현에서, 메모리 장치는 복수의 메모리 다이들 - 각각의 메모리 다이는 비휘발성 메모리를 포함함 -; 공유된 버스; 컨트롤러; 및 상기 컨트롤러와 상기 메모리 다이들 중 적어도 하나의 메모리 다이 사이의 복수의 스위치들 - 각각의 스위치는 상기 공유된 버스에 의해 상기 컨트롤러에 연결되고, 상기 메모리 다이들 중 하나 이상의 메모리 다이에 상기 컨트롤러를 통신 연결하기 위한 상기 하나 이상의 메모리 다이에의 제1 연결과, 하나 이상의 임피던스 단자에 상기 컨트롤러를 연결하기 위한 상기 하나 이상의 임피던스 단자에의 제2 연결 사이에 스위칭하도록 구성됨 - 을 포함한다.
다른 구현에서, 메모리 컨트롤러와 복수의 메모리 다이들을 임피던스 정합시키기 위한 방법은, 메모리 컨트롤러에서, 복수의 메모리 다이들 중 제1 메모리 다이에 액세스하라는 명령어를 수신하는 단계를 포함하고, 상기 복수의 메모리 다이들 각각을 상기 메모리 컨트롤러에 연결하도록 내부 버스가 구성된다. 상기 방법은, 상기 메모리 컨트롤러에 의해, 상기 복수의 메모리 다이들 중, 상기 제1 메모리 다이만을 상기 내부 버스를 통하여 상기 메모리 컨트롤러에 통신 연결하기 위해 상기 복수의 메모리 다이들과 연관된 복수의 스위치들을 조정하는 단계를 더 포함하고, 상기 메모리 컨트롤러와 연관된 소스 임피던스는 상기 내부 버스에 연결된 부하 임피던스와 실질적으로 동일하다. 상기 방법은 또한 상기 내부 버스를 통하여 상기 제1 메모리 다이에 액세스하는 단계를 포함한다.
다른 구현에서, 컨트롤러와 복수의 메모리 다이들을 임피던스 정합시키기 위한 시스템은 복수의 메모리 다이들; 공유된 버스; 컨트롤러; 상기 컨트롤러와 상기 메모리 다이들 중 적어도 하나의 메모리 다이 사이의 복수의 스위치들; 및 상기 컨트롤러에 의해 실행될 때, 상기 컨트롤러로 하여금, 상기 복수의 메모리 다이들 중 하나의 메모리 다이만이 한 번에 상기 공유된 버스를 통하여 상기 컨트롤러에 통신 연결되도록 상기 복수의 스위치들 중 하나의 스위치를 이용하여 상기 복수의 메모리 다이들 중 단 하나의 메모리 다이에의 제1 연결을 확립하고 상기 복수의 스위치들 중 다른 스위치들을 이용하여 제2 연결을 확립하기 위해 상기 복수의 스위치들을 조정하게 하는 명령어들을 저장하는 비휘발성 메모리를 포함한다.
다양한 이점들이 제공될 수 있다. 예를 들면, 메모리 장치의 저장 용량 및/또는 그것의 버스 속도를 감소시키기 않고 상기 메모리 장치 상의 용량성 부하(capacitive load)가 감소될 수 있다. 메모리 동작들을 수행하기 위해 보다 적은 전력이 사용될 수 있고, 이것은 휴대용 전원, 예컨대, 배터리에 대한 충전을 연장할 수 있다. 다른 예에서, 임피던스 정합을 통하여 반사들을 최소화함으로써, 내부 버스를 가로질러 비트 에러율(bit error rate)이 감소될 수 있고 버스에 대한 신뢰할 수 있는 속도가 증가될 수 있다.
첨부 도면들 및 하기의 설명에서 하나 이상의 실시예들의 상세한 설명이 제시된다. 본 발명의 다른 특징들, 목적들, 및 이점들은 그 설명 및 도면들로부터, 및 청구항들로부터 명백할 것이다.
도 1은 호스트 컨트롤러 및 가변 임피던스 제어를 제공하도록 구성된 NVM 패키지를 포함하는 시스템의 예를 도시하는 도이다.
도 2는 적어도 부분적으로, 칩 인에이블 신호들을 이용하여 가변 임피던스 제어를 제공하도록 구성된 메모리 컨트롤러를 포함하는 시스템의 예를 도시하는 도이다.
도 3은 가변 임피던스 제어를 제공하도록 구성된 메모리 장치를 포함하는 시스템의 예를 도시하는 도이다.
도 4는 메모리 장치로 가변 임피던스 제어를 제공하기 위한 기법의 예를 도시하는 순서도이다.
다양한 도면들에서 같은 참조 기호들은 같은 요소들을 나타낸다.
용량성 부하는 공유된 버스를 통하여 메모리 컨트롤러가 정적으로 액세스할 수 있는 복수의 NVM 유닛들을 가진 메모리 장치들에서 관심사일 수 있다. 그러한 메모리 장치들에서, 메모리 컨트롤러와 활발히 통신하고 있지 않은 NVM 유닛들은 공유된 버스를 통하여 구동되는 부하를 증가시킬 수 있다. 그러한 용량성 부하는 메모리 장치의 전체적인 성능을 감소시킬 수 있다. 예를 들면, 복수의 NVM 유닛들과의 정적인 연결들에 의해 야기되는 용량성 부하는 구동 세기(drive strength)의 증가를 필요로 할 수 있고, 이것은 더 많은 전력을 소비하고 이용 가능한 전원들(예컨대, 배터리)을 더 빠르게 고갈시킬 수 있다. 다른 예에서, 그러한 용량성 부하는 공유된 버스를 통하여 신호 무결성(signal integrity) 및 신호 속도에 영향을 줄 수 있다.
메모리 컨트롤러와 활발히 통신하고 있지 않은 NVM들을 일시적으로 분리하기 위해 스위치들을 사용하는 것은 공유된 버스를 통하여 구동되는 부하를 감소시킬 수 있다. 그러나, 스위치에서 종단되는 연결은 부정합된 부하 및 소스 임피던스를 야기할 수 있다. 부정합된 소스 및 부하 임피던스는 공유된 버스를 가로질러 신호 반사들을 통하여 성능 감소를 야기시킬 수 있고, 이것은 신호 무결성(예컨대, 보다 낮은 비트 에러율) 및 신호 속도를 감소시킬 수 있다.
이것들 및 다른 문제점들을 다루기 위해, 메모리 장치들은 NVM 유닛(예컨대, 플래시 메모리 다이)과 임피던스 단자(예컨대, 스터브) 사이에 스위칭하도록 구성되는 공유된 버스를 따라 배치된 스위치들을 포함하도록 구성될 수 있다. 임피던스 단자는 작은(비록 무시해도 좋은 것은 아닐지라도) 부하를 가질 수 있고 (단독으로 및/또는 하기에 더 상세히 설명된 것과 같이, 다른 활발히 연결된 임피던스 단자들 및 NVM 유닛들과 공동하여) 공유된 버스를 통하여 소스 임피던스와 정합하도록 구성되는 연관된 부하 임피던스를 가질 수 있다. 그러한 임피던스 단자들은 공유된 버스를 가로질러 신호 반사들을 최소화하는(비록 제거하는 것은 아닐지라도) 종단된 라인을 제공할 수 있고, 이것은 또 공유된 버스를 가로질러 신호 무결성 및 유효 신호 속도를 개선할 수 있다.
낮은 커패시턴스 재료로 만들어진 컴포넌트들과 같은 여러 가지 컴포넌트들이 임피던스 단자들로서 사용될 수 있다. 예를 들면, 공유된 버스를 통하여 연결을 종단하는 스터브가 임피던스 단자로서 사용될 수 있다. 스터브는 한쪽 단부에서만 연결되는 어떤 길이의 전송 라인일 수 있고, 연결되지 않은 다른 단부는 개방 회로(open-circuit)로 남겨지거나 단락된다(short-circuited). 스터브와 연관된 부하 임피던스는 여러 가지 요인들, 예컨대, 스터브의 길이에 따라 구성될 수 있다. 임피던스 단자들과 연관된 부하들은 NVM 유닛과 연관된 부하에 관하여 작을 수 있고(비록 무시해도 좋은 것은 아닐지라도), 따라서 메모리 컨트롤러를 단 하나의 NVM 유닛 및 하나 이상의 임피던스 단자들과 연결하도록 스위치들이 조정될 때 공유된 버스를 통하여 구동되는 유효 부하는 대략 단 하나의 NVM의 부하일 수 있다.
도 1은 호스트 컨트롤러(102) 및 가변 임피던스 제어를 제공하도록 구성된 NVM 패키지(104)를 포함하는 시스템(100)의 예를 도시하는 도이다. 호스트 컨트롤러(102) 및/또는 NVM 패키지(104)는, 몇 가지 가능한 예들을 들면, 휴대용 미디어 플레이어(예컨대, 아이팟), 휴대폰(예컨대, 아이폰), 포켓 크기의 퍼스널 컴퓨터, PDA(personal digital assistant), 데스크톱 컴퓨터, 랩톱 컴퓨터, 및/또는 태블릿 컴퓨팅 장치(예컨대, 아이패드)와 같은, 여러 가지 호스트 장치들 및/또는 시스템들("호스트들") 중 임의의 것에 포함될 수 있다.
호스트 컨트롤러(102)는 소프트웨어 및/또는 펌웨어 명령어들의 실행에 기초하여 동작들을 수행하도록 구성되는 하나 이상의 프로세서 및/또는 마이크로프로세서를 포함할 수 있다. 추가로 및/또는 대안적으로, 호스트 컨트롤러(102)는 다양한 동작들을 수행하도록 구성되는 ASIC들과 같은 하드웨어 기반 컴포넌트들을 포함할 수 있다. 호스트 컨트롤러(102)에 의해 수행되는 동작들은 NVM 패키지(104)의 NVM으로부터 데이터를 검색하는 것 및/또는 그것에 데이터를 기입하는 것을 포함할 수 있다. 예를 들면, 호스트 컨트롤러(102)는 미디어 파일(예컨대, 오디오 파일)에 대한 요청을 NVM 패키지(104)에 제공할 수 있다. 호스트 컨트롤러(102)에 의해 제공된 그러한 요청은 미디어 파일에 대응하는 하나 이상의 논리 어드레스를 포함할 수 있다.
호스트 컨트롤러는 호스트 통신 채널(106)을 통하여 NVM 패키지(104)와 통신할 수 있다. NVM 패키지(104)와의 상호 작용들은, NVM 패키지(104)에 저장된 데이터를 검색하고 및/또는 NVM 패키지(104)에 데이터를 저장하는 요청들과 같은, 메모리 관련 요청들을 NVM 패키지(104)에 제공하는 것을 포함할 수 있다.
NVM 패키지(104)는 호스트 인터페이스(108) 및 메모리 컨트롤러(110)를 이용하여 호스트 통신 채널(106)을 통하여 호스트 컨트롤러(102)와 상호 작용할 수 있다. 호스트 컨트롤러(102)와 같이, 메모리 컨트롤러(110)는 소프트웨어 및/또는 펌웨어 명령어들의 실행에 기초하여 동작들을 수행하도록 구성되는 하나 이상의 프로세서 및/또는 마이크로프로세서를 포함할 수 있다. 추가로 및/또는 대안적으로, 메모리 컨트롤러(110)는 다양한 동작들을 수행하도록 구성되는 ASIC들과 같은 하드웨어 기반 컴포넌트들을 포함할 수 있다. 메모리 컨트롤러(110)는, 호스트 컨트롤러(102)에 의해 요청된 메모리 동작들을 포함하는, 여러 가지 동작들을 수행할 수 있다. 예를 들면, 검색될 미디어 파일의 논리 어드레스를 지정하는 요청을 수신하는 것에 응답하여, 메모리 컨트롤러(110)는 하나 이상의 대응하는 물리 어드레스(예컨대, 다이, 블록, 및/또는 페이지를 식별하는 정보)를 식별하고, 식별된 물리 어드레스를 이용하여 요청된 데이터를 검색하고, 요청된 데이터를 호스트 인터페이스(108)를 이용하여 호스트 통신 채널(106)을 통하여 호스트 컨트롤러(102)에 전송할 수 있다.
에러 정정 및 마모 균등화(wear leveling)와 같은 다양한 메모리 관리 기능들이 호스트 컨트롤러(102) 및 메모리 컨트롤러(110)에 의해 단독으로 또는 공동하여 수행될 수 있다. 메모리 컨트롤러(110)가 적어도 일부 메모리 관리 기능들을 수행하도록 구성되는 구현들에서, NVM 패키지(104)는 "관리되는 NVM"(또는 NAND 플래시 메모리에 대하여 "관리되는 NAND")라고 칭해질 수 있다. 이것은 NVM 패키지(104)의 외부의 호스트 컨트롤러(102)가 NVM 패키지(104)에 대한 메모리 관리 기능들을 수행하는, "원시(raw) NVM"(또는 NAND 플래시 메모리에 대하여 "원시 NAND")과 대조를 이룰 수 있다.
시스템(100)의 예에서, 메모리 컨트롤러(110)는 휘발성 메모리(112) 및 비휘발성 메모리(114)를 포함하는 것으로 도시되어 있다. 휘발성 메모리(112)는, 캐시 메모리 및 RAM과 같은, 여러 가지 휘발성 메모리 중 임의의 것일 수 있다. 휘발성 메모리(112)는 메모리 컨트롤러(110)에 의해 동작들을 수행하고 및/또는 NVM으로부터 판독되고 및/또는 그것에 기입되고 있는 데이터를 저장하기 위해 이용될 수 있다. NVM(114)은 여러 가지 종류의 NVM 중 임의의 것일 수 있고 메모리 컨트롤러(110)가 하기에 더 상세히 설명된 것과 같이 가변 임피던스 제어를 포함하는 다양한 동작들을 수행하기 위해 이용하는 명령어들(116)을 저장할 수 있다.
메모리 컨트롤러(110)는 집적 회로(IC) 다이들일 수 있는 복수의 메모리 다이들(120a-n)에 액세스하기 위해 공유된 내부 버스(118)를 이용한다. 비록 단 하나의 내부 버스(118)만이 NVM 패키지(104)에 관하여 도시되어 있지만, NVM 패키지는 둘 이상의 공유된 내부 버스를 포함할 수 있다. 각각의 내부 버스는, 복수의 메모리 다이들(120a-n)에 의해 도시된 것과 같이, 복수의(예컨대, 2개, 3개, 4개, 8개, 32개, 등) 메모리 다이들에 연결될 수 있다. 메모리 다이들(120a-n)은 여러 가지 구성으로 물리적으로 배열될 수 있다(예컨대, 적층된다). 메모리 다이들(120a-n)은 NVM(122a-n)을 포함하는 것으로 도시되어 있다. NVM(122a-n)은, 플로팅 게이트 또는 전하 트래핑 기술에 기초한 NAND 플래시 메모리, NOR 플래시 메모리, EPROM(erasable programmable read only memory), EEPROM(electrically erasable programmable read only memory), FRAM(ferroelectric RAM), MRAM(magnetoresistive RAM), PCM(phase change memory), 또는 이들의 임의의 조합과 같은, 여러 가지 상이한 종류의 NVM 중 임의의 것일 수 있다.
스위치들(124a-n)은 메모리 컨트롤러(110)와 메모리 다이들(120a-n) 사이에 공유된 버스(118)를 따라서 배치된다. 스위치들(124a-n)은 무시해도 좋은 양의 신호 바운스 및 낮은 잡음을 갖는 패스 트랜지스터들일 수 있다. 스위치들(124a-n)은 메모리 다이들(120a-n)과 임피던스 단자들(126a-n)(ZL(부하 임피던스)로 표시됨) 사이에 스위칭하기 위해 이용될 수 있다. 임피던스 단자들(126a-n)은 공유된 버스(118)를 통하여 소스 임피던스(ZS)와 정합하기 위해 선택될 수 있는 낮은 용량성 부하 및 부하 임피던스를 갖는 임의의 적당한 컴포넌트일 수 있다. 예를 들면, 임피던스 단자들(126a-n)은, 전술한 것과 같이, 스터브들일 수 있다.
스위치들(124a-n)은, 라인들(128a-n)에 의해 지시된 것과 같이, 메모리 컨트롤러(110)에 의해 제어될 수 있다. 메모리 컨트롤러(110)는, 예를 들면, 어드레스 디코더를 이용하여 및/또는 메모리 다이들(120a-n)에 대한 칩 인에이블 신호들을 이용하여 스위치들(124a-n)을 제어할 수 있다(도 2에 관하여 더 상세히 설명됨).
메모리 컨트롤러(110)는, 소프트웨어/펌웨어 명령어들(예컨대, 명령어들(116)) 및/또는 하드웨어 기반 컴포넌트들(예컨대, ASIC들)을 통하여, 임피던스 정합된 단자들을 가지면서 공유된 버스(118)에 의해 구동되는 용량성 부하를 최소화하기 위해 스위치들(124a-n)을 제어하도록 구성될 수 있다. 예를 들면, 시스템(100)의 예에서, 컨트롤러가 한 번에 메모리 다이들(120a-n) 중 하나의 메모리 다이에 연결되고, 다른 연결들은 임피던스 단자들(126a-n)에 연결되도록 스위치들(124a-n)을 제어함으로써 부하는 최소화될 수 있다.
예를 들면, 만약 메모리 컨트롤러(110)가 메모리 다이(120a)의 NVM(122a)에 저장되어 있는 데이터를 검색하는 요청을 호스트 컨트롤러(102)로부터 수신하면, 메모리 컨트롤러(110)는 메모리 컨트롤러(110)가 공유된 버스(118)를 통하여 다이(120a)에 및 임피던스 단자들(126b-n)에 연결되도록 스위치들(124a-n)을 조정할 수 있다. 요청된 데이터를 메모리 다이(120a)로부터 검색한 후, 메모리 컨트롤러(110)는 메모리 다이들(120b-n) 중 다른 하나의 메모리 다이와 통신하기 위해 스위치들(124a-n)을 조정할 수 있다(예컨대, 메모리 컨트롤러(110)를 스위치(124b)를 이용하여 메모리 다이(120b)에 연결하고 스위치들(124a, 124c-n)을 이용하여 임피던스 단자들(126a, 126c-n)에 연결함으로써).
메모리 다이들(120a-n) 중 하나의 메모리 다이가 공유된 버스(118)를 통하여 메모리 컨트롤러(110)에 연결되도록 스위치들(124a-n)을 조정함으로써, 버스(118)를 통하여 구동되는 부하는 연결된 임피던스 단자들(n-1개 임피던스 단자들)과 연관된 부하들 및 연결된 메모리 다이와 연관된 부하의 합계일 수 있고, 여기서 n은 스위치들 및 연관된 임피던스 단자들의 수이다. 예를 들면, 부하는 ((n-1) * ZL 부하) + 메모리 다이 부하일 수 있다. 이에 반하여, 메모리 다이들(120a-n) 각각이 공유된 버스(118)를 통하여 메모리 컨트롤러(110)에 연결되는 구성은 n * 메모리 다이 부하의 연관된 부하를 가질 것이고, 여기서 n은 메모리 다이들의 수이다. 전술한 것과 같이 메모리 다이들(120a-n)과 임피던스 단자들(126a-n) 사이에 스위치들(124a-n)을 제어함으로써, 공유된 버스(118)를 통하여 구동되는 부하는 ((n-1) * 메모리 다이 부하) - ZL 부하만큼 감소될 수 있고, 여기서 n은 스위치들 및 연관된 임피던스 단자들의 수이다. 전술한 것과 같이, 임피던스 단자들(126a-n)은 낮은 커패시턴스 재료로 구성될 수 있고, 이것은 임피던스 단자가 메모리 다이들(120a-n)(예컨대, NAND 플래시 메모리 다이) 중 하나의 메모리 다이에 대한 부하에 관하여 작은 부하를 가질 수 있다는 것을 의미한다. 버스(118)를 통하여 구동되는 감소된 부하는 전력 절약을 제공하고 배터리 수명을 연장할 수 있다.
버스(118)를 따르는 신호 반사는 메모리 컨트롤러(110)와 연관된 소스 임피던스와 스위치들(124a-n)에 의해 연결된 임피던스 단자들(126a-n) 및 메모리 다이들(120a-n)과 연관된 부하 임피던스를 정합시킴으로써 최소화될 수 있다. 시스템(100)의 예에서, 임피던스 단자들(126a-n)은 각각이 메모리 다이들(120a-n) 중 하나의 메모리 다이와 연관된 임피던스와 동일한(또는 그것의 역치(threshold) 값 내에 있는) 연관된 임피던스를 갖도록 구성될 수 있다. 사용되는 구성(예컨대, 스타 구성(star configuration))에 따라서, 임피던스 단자들(126a-n) 각각 및 메모리 다이들(120a-n) 각각은 메모리 컨트롤러(110)와 연관된 소스 임피던스와 정합하도록 조정될 수 있다. 예를 들면, 메모리 다이들(120a-n) 중 하나의 메모리 다이가 버스(118)를 통하여 멤리 컨트롤러(110)에 연결되도록 스위치들(124a-n)이 조정될 때, 스위치들(124a-n) 각각으로부터 메모리 컨트롤러(110)에 연결된 부하 임피던스는 메모리 컨트롤러(110)와 연관된 소스 임피던스와 동일할(또는 그것의 역치 값 내에 있을) 수 있다.
비록 메모리 다이들(120a-n), 스위치들(124a-n), 및 임피던스 단자들(126a-n)은 스타 구성을 이용하여 메모리 컨트롤러(110)에 연결되어 있는 것으로 도시되어 있지만, 다른 구성들이 가능하다. 예를 들면, 메모리 다이들(120a-n), 스위치들(124a-n), 및 임피던스 단자들(126a-n)이 직렬로 버스(118)를 따라서 배치되는 "버스" 구성이 이용될 수 있다. 다른 구성들에서, 메모리 컨트롤러(110) 및 메모리 다이들(120a-n), 스위치들(124a-n), 및 임피던스 단자들(126a-n)과 정합하는 임피던스는 시스템(100)의 예에 관하여 전술한 것과 다를 수 있다. 예를 들면, 버스 구성에서, 임피던스 단자들(126a-n)은 그것들이 버스의 단부에 위치하는지 또는 버스의 단부와 메모리 컨트롤러(110) 사이에 위치하는지에 따라서 상이한 임피던스 값들을 갖도록 조정될 수 있다.
스위치들(124a-n)은 시스템(100)의 예에서 메모리 다이들(120a-n) 및 임피던스 단자들(126a-n) 양쪽 모두와 일 대 일 비율을 갖는 것으로 도시되어 있다. 다른 비율들도 가능하다. 예를 들면, 시스템(100)은 스위치들(124a-n)이 메모리 다이들(120a-n)과 일 대 이 비율을 갖고 임피던스 단자들(126a-n)과 일 대 일 비율을 가짐으로써 각각의 스위치(124a-n)가 2개의 메모리 다이들 및 하나의 임피던스 단자에 연결되도록 구성될 수 있다.
메모리 컨트롤러(110)는 추가로 정전기 방전(ESD)과 같은, 스위치들(124a-n)이 조정되고 있을 때 일어날 수 있는 다양한 문제들로부터 NVM 메모리 패키지(104)를 보호하도록 구성될 수 있다. 스위치들(124a-n)이 조정되고 있을 때, 소스 및 부하 임피던스들은 부정합될 수 있고, 메모리 패키지(104)는, 예를 들면, 시스템(100)의 시동(power on) 동안에, ESD의 영향을 받기 쉬울 수 있다. 메모리 패키지(104)를 보호하기 위하여, 메모리 컨트롤러(110)는 스위치들(124a-n)의 조정이 시작되기 전에 메모리 다이들(120a-n)로부터 전력을 분리할 수 있다. 일단 스위치들(124a-n)이 조정되면, 메모리 컨트롤러(110)는 메모리 다이들(120a-n)에 전력을 다시 연결하고 버스(118)를 통하여 메모리 동작들을 속행할 수 있다.
메모리 다이들(120a-n)에의 전력을 "온" 및 "오프"로 토글링하기 위해 여러 가지 메커니즘들이 이용될 수 있다. 도시된 예에서, 메모리 컨트롤러(110)는 메모리 패키지(104)의 일부로서 또는 메모리 패키지(104)와 독립되어 위치할 수 있는 전원(미도시)으로부터 메모리 다이들(120a-n)로 동작 전력을 제공하도록 구성되는 전원 인터페이스(130)와 상호 작용할 수 있다. 메모리 컨트롤러(110)는 전원 인터페이스(130)로 하여금 메모리 다이들(120a-n)에 전력을 연결하고 그것들로부터 전력을 분리하게 하는 신호들을 전원/전원 인터페이스(130)에 제공할 수 있다.
ESD로부터 보호하기 위해 메모리 다이들(120a-n)에 공급되는 전력을 토글링하는 것과 관련하여, 호스트 인터페이스(108)(뿐만 아니라 전원 인터페이스(130)와 같은 다른 외부 인터페이스들)는 그 인터페이스(108)를 통하여 수신될 수 있는 ESD 스파이크들로부터 패키지(104)를 보호하도록 구성되는 ESD 회로(132)를 포함할 수 있다. ESD 회로(132)는 제너 다이오드, MOV(metal oxide varistor), TVS(transient voltage suppression) 다이오드, 및 통상의 CMOS(complementary metal oxide semiconductor) 또는 바이폴라 클램프 다이오드와 같은, ESD로부터 보호할 수 있는 여러 가지 컴포넌트들 중 임의의 것을 포함할 수 있다.
ESD 회로(132)는 메모리 패키지(104)에 공급되고 있는 전력에 따라서 ESD 보호를 턴 온 및 턴 오프할 수 있다. 예를 들면, 메모리 패키지(104)에 공급되고 있는 전력이 안정될 때(예컨대, 메모리 패키지(104)의 동작을 위해 정상인 레벨에 있을 때), ESD 회로(132)는 ESD 보호를 턴 오프할 수 있다. 그러나, 메모리 패키지(104)에 공급되는 전력이 낮을 때(예컨대, 메모리 패키지(104)가 전력을 거의 또는 전혀 수신하고 있지 않을 때), 높을 때, 또는 유동의 상태(state of flux)에 있을 때, ESD 회로(132)는 ESD 보호를 턴 온할 수 있다. 예를 들면, ESD 회로(132)는 시스템(100)의 전원이 켜지고 및/또는 꺼질 때 ESD 보호를 턴 온할 수 있지만, 일단 시스템(100)의 전원이 켜지고 정상적으로 실행되고 있을 때는 ESD 보호를 턴 오프할 수 있다. ESD 회로(132)는 ESD 보호가 턴 온 및 턴 오프되는 때를 제어하기 위해 여러 가지 컴포넌트들 중 임의의 것을 이용할 수 있다. 단지 한 예로서, ESD 회로는 입력 전압(Vcc)을 검출하고 검출된 전압에 기초하여 ESD 보호를 턴 온/오프하도록 구성된 공핍 모드(depletion mode) 트랜지스터를 포함할 수 있다. ESD 보호 토글링은 메모리 패키지(104)가 정상적으로 동작하고 있을 때(예컨대, 전원이 켜지거나 꺼지고 있지 않을 때) 그것과 연관된 커패시턴스를 감소시키기 위해 이용될 수 있다.
도 2는 적어도 부분적으로, 칩 인에이블 신호들을 이용하여 가변 임피던스 제어를 제공하도록 구성된 메모리 컨트롤러(202)를 포함하는 시스템(200)의 예를 도시하는 도이다. 시스템(200)의 예는 도 1에 관하여 위에 설명한 시스템(100)의 예와 유사하다.
예를 들면, 시스템(200)은, 내부 버스(118)에 의해 메모리 다이들(120a-n)에 연결되어 있는 것으로 도 1에 관하여 설명된 메모리 컨트롤러(110)와 같이, 내부 버스(204)에 의해 메모리 다이들(210a-d)에 연결된 메모리 컨트롤러(202)를 포함한다. 시스템(200)은 또한 도 1에 관하여 위에 설명한 스위치들(124a-n)과 같이, 메모리 다이들(210a-d)과 메모리 컨트롤러(202) 사이에 버스(204)를 따라서 배치되어 있는 스위치들(206a-d)을 포함한다. 스위치들(206a-d)은 임피던스 단자들(208a-d)과 메모리 다이들(210a-d) 사이에 스위칭하도록 구성된다. 메모리 컨트롤러(202), 버스(204), 스위치들(206a-d), 임피던스 단자들(208a-d), 메모리 다이들(210a-d), 및 NVM(212a-d)은 각각 메모리 컨트롤러(110), 버스(118), 스위치들(124a-n), 임피던스 단자들(126a-n), 메모리 다이들(120a-n), 및 NVM(122a-n)과 유사할 수 있다.
시스템(200)은 칩 인에이블 신호들을 메모리 다이들(210a-d)에 제공하도록 구성되는 어드레스 디코더(214)를 포함하는 것으로 도시되어 있다. 어드레스 디코더(214)는 주어진 메모리 동작과 연관된 어드레스(예컨대, 물리 어드레스)에 기초하여 그 메모리 동작이 관계하는 메모리 다이를 식별할 수 있다. 어드레스 디코더(214)는 식별된 메모리 다이를 인에이블하고 또한 다른 메모리 다이들은 디스에이블하기 위해 채널들(216a-d)을 따라 적당한 신호들을 보낼 수 있다. 예를 들면, 채널들(216a-d)의 예에서 도시된 것과 같이, 어드레스 0-1에 대하여 메모리 다이(210a)에; 어드레스 2-3에 대하여 메모리 다이(210b)에; 어드레스 4-5에 대하여 메모리 다이(210c)에; 및 어드레스 6-7에 대하여 메모리 다이(210c)에 칩 인에이블 신호들이 보내질 수 있다.
스위치들(206a-d)은 어드레스 디코더(214)에 의해 채널들(216a-d)을 통하여 제공된 칩 인에이블 신호들에 의해 제어될 수 있다. 예를 들면, 컨트롤러(202)가 메모리 다이(210a)에 대해 메모리 동작을 수행하려고 할 때, 그 메모리 동작에 대한 대응하는 어드레스(예컨대, 물리 어드레스, 논리 어드레스)의 적어도 일부가 어드레스 디코더(214)에 제공될 수 있다. 어드레스 디코더(214)는 채널(216a)을 이용하여 스위치(206a) 및 메모리 다이(210a)에 칩 인에이블 신호(예컨대, 1을 나타내는 하이 값)를 전송할 수 있다. 그러한 칩 인에이블 신호는 메모리 컨트롤러(202)가 버스(204)를 통하여 메모리 다이(210a)에 연결되도록 스위치(206a)가 조정되게 할 수 있다. 어드레스 디코더(214)는 또한 채널들(216b-d)을 이용하여 스위치(206b-d) 및 메모리 다이(210b-d)에 칩 디스에이블 신호(예컨대, 0을 나타내는 로우 값들)를 전송할 수 있다. 칩 디스에이블 신호들은 임피던스 단자들(208b-d)이 버스(204)를 통하여 메모리 컨트롤러(202)에 연결되도록 스위치들(206b-d)이 조정되게 할 수 있다. 도 1에 관하여 전술한 것과 같이, 스위치들(206a-d)이 조정되고 있는 동안 ESD로부터 시스템(202)를 보호하기 위해 다양한 기법들이 이용될 수 있다.
도 3은 가변 임피던스 제어를 제공하도록 구성된 메모리 장치(302)를 포함하는 시스템(300)의 예를 도시하는 도이다. 메모리 장치(302)는 휴대용 미디어 플레이어(예컨대, 아이팟), 휴대폰(예컨대, 아이폰), 포켓 크기의 퍼스널 컴퓨터, PDA(personal digital assistant), 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨팅 장치(예컨대, 아이패드), 및/또는 이동식/휴대용 저장 장치(예컨대, 플래시 메모리 카드, USB 플래시 메모리 드라이브)를 포함하는, 임의의 적당한 메모리 장치들일 수 있다.
메모리 장치(302)는 호스트 컨트롤러(304) 및 NVM(306)을 포함한다. 호스트 컨트롤러(304)는 도 1에 관하여 위에 설명한 호스트 컨트롤러(102)와 유사할 수 있다. 호스트 컨트롤러(304)는 하나 이상의 프로세서(308) 및 휘발성 메모리(310)를 포함한다. 프로세서들(308)은 마이크로프로세서들, 중앙 처리 장치들(CPU들), 그래픽 처리 장치들(GPU들), 또는 이들의 임의의 조합을 포함하는, 임의의 적당한 종류의 프로세서들을 포함할 수 있다. 휘발성 메모리(310)는 도 1에 관하여 위에 설명한 휘발성 메모리(112)와 유사할 수 있다. 휘발성 메모리(310)는 프로세서들(308)에 의해 NVM(306)에 저장된 데이터를 검색하고 처리하는 것과 같은 다양한 동작들을 수행하기 위해 이용될 수 있다.
NVM(306)은 하나 이상의 NVM 패키지(312a-b)를 포함할 수 있다. NVM 패키지들(312a-b)은 각각 도 1에 관하여 위에 설명한 NVM 패키지(104)와 유사할 수 있다. 예를 들면, NVM 패키지들(312a-b)은 각각 NVM을 갖는 복수의 메모리 다이들(예컨대, 메모리 다이들(120a-n) 및 NVM(122a-n)), 하나 이상의 메모리 컨트롤러(예컨대, 메모리 컨트롤러(110)), 메모리 컨트롤러들을 메모리 다이들에 연결하는 하나 이상의 버스(예컨대, 버스(118)), 메모리 컨트롤러들과 메모리 다이들 사이에 배치된 복수의 스위치들(예컨대, 스위치들(124a-n)), 및 낮은 또는 최소의 부하 및 정합된 부하 임피던스를 제공하도록 구성된 임피던스 단자들(예컨대, 임피던스 단자들(126a-n))을 포함할 수 있다. NVM(306)은 임의의 수의 NVM 패키지들(예컨대, 2개, 3개, 4개, 8개, 16개, 등)을 포함할 수 있다.
도 1에 관하여 위에 설명한 것과 같이, NVM의 관리는 호스트 컨트롤러(304) 및/또는 NVM 패키지들(312a-b)의 컨트롤러들에 의해 수행될 수 있다. NVM 패키지들(312a-b)의 컨트롤러들이 메모리 관리 동작들(예컨대, 에러 정정, 마모 균등화, 등) 중 적어도 일부를 제어하는 구현들에서, NVM 패키지들(312a-b)은 "관리되는" NVM으로 간주될 수 있다.
시스템(300)은 메모리 장치(302)에 (직접 및/또는 간접적으로) 통신 연결될 수 있는 외부 장치(314)를 또한 포함하는 것으로 도시되어 있다. 외부 장치(314)와 메모리 장치(302) 사이의 통신은 그 2개의 장치들 사이의 데이터 및/또는 명령들의 전송을 포함할 수 있다. 외부 장치(314)는, 데스크톱 컴퓨터, 랩톱 컴퓨터, 및 미디어 컴퓨팅 장치(예컨대, 미디어 서버, 텔레비전, 스테레오 시스템)와 같은, 여러 가지 전자 장치들 중 임의의 것일 수 있다. 메모리 장치(302)는 외부 장치 인터페이스(316)(예컨대, 무선 칩, USB 인터페이스, 등)를 이용하여 물리적 및/또는 무선 연결을 통하여 외부 장치(314)와 통신할 수 있다.
하나의 구현예에서, 메모리 장치(302)는 휴대용 미디어 플레이어(예컨대, 아이팟)일 수 있고 외부 장치(314)는 물리적 연결(예컨대, USB 케이블)을 통하여 서로에 미디어 파일들(예컨대, 오디오 파일들, 비디오 파일들, 등)을 전송할 수 있는 데스크톱 컴퓨터일 수 있다. 외부 장치(314)와 통신할 때, 메모리 장치(302)는 외부 장치(314)에 의해 요청된 파일들을 제공하고 저장하기 위해 설명된 가변 임피던스 정합 기법들을 이용할 수 있다.
도 4는 메모리 장치로 가변 임피던스 제어를 제공하기 위한 기법(400)의 예를 도시하는 순서도이다. 예를 들면, 그 기법은 메모리 컨트롤러와 연관된 소스 임피던스와 복수의 메모리 다이들과 연관된 부하 임피던스를 정합시킴으로써 가변 임피던스 제어를 제공할 수 있다. 그 기법(400)은 도 1에 관하여 위에 설명한 NVM 패키지(104), 및/또는 도 3에 관하여 위에 설명한 메모리 장치(302)와 같은 여러 가지 메모리 장치들에 의해 수행될 수 있다. 특히, 그 기법(400)은 도 1에 관하여 위에 설명한 메모리 컨트롤러(110)와 같은 메모리 컨트롤러에 의해 가변 임피던스 제어를 제공하기 위해 수행될 수 있다.
기법(400)은 단계(402)에서 메모리 다이에 액세스하라는 명령어를 수신함으로써 시작된다. 예를 들면, 메모리 컨트롤러(110)는 메모리 다이(120a)에 저장된 데이터를 검색하라는 명령어들을 호스트 컨트롤러(102)로부터 수신할 수 있다.
그 명령들을 수신하는 것에 응답하여, ESD를 제한하는 외부 인터페이스가 인에이블되고(단계(404)) 메모리 다이들이 전원으로부터 분리될 수 있다(단계(406)). 단계들(404 및 406)은 가변 임피던스 제어를 제공하기 위하여 임피던스 단자들(예컨대, 임피던스 단자들(126a-n)) 또는 메모리 다이들(예컨대, 메모리 다이들(120a-n))에 연결들을 선택적으로 스위칭하는 스위치들(예컨대, 스위치들(124a-n))을 조정하는 것의 준비로 수행될 수 있다. 도 1에 관하여 위에 설명한 것과 같이, NVM 패키지(104)는 스위치들(124a-n)이 조정되는 동안에 ESD의 영향을 받기 쉬울 수 있다. 메모리 장치가 잠재적으로 손상을 입을 수 있을 때 ESD로부터 보호하기 위해, 메모리 장치(예컨대, NVM 패키지(104))의 외부에 있는 호스트(예컨대, 호스트 컨트롤러(102))로부터 인터페이스(예컨대, 호스트 인터페이스(108))를 통하여 ESD가 제공되는 것을 제한하기 위해 ESD를 제한하는 회로(예컨대, ESD 회로(132))가 인에이블될 수 있다. 다른 또는 대안적인 대응책으로서, 메모리 다이들과 임피던스 단자들 사이에 스위치들을 조정하는 것을 예상하고 메모리 다이들과 전원 사이의 연결들이 일시적으로 중단될 수 있다. 예를 들면, 메모리 컨트롤러(110)는 스위치들(124a-n)을 조정하기 전에 전원 인터페이스(130)로 하여금 메모리 다이들(120a-n)을 전원으로부터 분리하게 할 수 있다.
단계(406)에서, 내부 버스에서 메모리 다이들과 임피던스 단자들 사이에 스위칭하는 스위치들이 조정될 수 있다. 스위치들은, 내부 버스를 따라서 이용 가능한 복수의 메모리 다이들 중, 수신된 명령들이 관계하는 메모리 다이만이 버스를 통하여 메모리 컨트롤러에 연결되도록 조정될 수 있다. 예를 들면, 만약 수신된 명령들이 메모리 다이(120a)에 관계한다면, 메모리 컨트롤러(110)는 메모리 다이(120a) 및 임피던스 단자들(126a-n)이 버스(118)를 통하여 메모리 컨트롤러(110)에 연결되도록 스위치들(124a-n)을 조정할 수 있다.
스위치들이 조정된 후에, 전원이 메모리 다이들에 다시 연결될 수 있다(단계(410)). 스위치들이 조정된 후에, 메모리 컨트롤러와 임피던스 단자들/메모리 다이들 사이에 임피던스가 정합되는 것에 기초하여 ESD와 연관된 위험들이 감소될 수 있다. 예를 들면, 스위치들(124a-n)이 조정된 후에, 메모리 컨트롤러(110)는 전원 인터페이스(130)로 하여금 메모리 다이들(120a-n)을 전원과 다시 연결하게 할 수 있다.
전원이 메모리 다이들에 다시 연결된 후에, 수신된 명령들이 관계하는 메모리 다이가 액세스될 수 있다(단계(412)). 메모리 다이에 액세스하는 것은, 판독하는 것, 기입하는 것, 소거하는 것, 및/또는 에러 정정 및 마모 균등화와 같은 더 높은 레벨의 메모리 관리 동작들을 수행하는 것을 포함하여, 그 메모리 다이에 관한 임의의 메모리 동작을 수행하는 것을 포함할 수 있다. 예를 들면, 만약 수신된 명령들이 메모리 다이(120a)로부터 데이터를 검색하는 것에 관한 것이라면, 메모리 컨트롤러(110)는 버스(118)를 통하여 메모리 다이(120a)와 상호 작용함으로써 요청된 데이터를 획득할 수 있다. 그 기법(400)은 단계(412) 후에 종료할 수 있다.
이 명세서에서 설명된 내용 및 동작들의 실시예들은 디지털 전자 회로에서, 또는 컴퓨터 소프트웨어, 펌웨어, 또는 이 명세서에서 개시된 구조들 및 그 구조의 동등물들을 포함하는, 하드웨어에서, 또는 그것들 중 하나 이상의 조합들에서 구현될 수 있다. 이 명세서에서 설명된 내용의 실시예들은 하나 이상의 컴퓨터 프로그램으로서, 즉, 데이터 처리 장치에 의한 실행을 위해, 또는 데이터 처리 장치의 동작을 제어하기 위해 컴퓨터 저장 매체에 인코딩된 컴퓨터 프로그램 명령어들의 하나 이상의 모듈로서 구현될 수 있다. 대안적으로 또는 추가로, 그 프로그램 명령어들은 데이터 처리 장치에 의한 실행을 위해 적당한 수신기 장치에 송신하기 위해 정보를 인코딩하기 위해 생성되는, 인공적으로 생성된 전파 신호, 예컨대, 기계 생성된 전기, 광학, 또는 전자기 신호에 인코딩될 수 있다. 컴퓨터 저장 매체는, 컴퓨터 판독가능한 저장 장치, 컴퓨터 판독가능한 저장 기판, 랜덤 또는 시리얼 액세스 메모리 어레이 또는 장치, 또는 그들 중 하나 이상의 조합일 수 있거나, 그것들에 포함될 수 있다. 더욱이, 컴퓨터 저장 매체가 전파 신호는 아니지만, 컴퓨터 저장 매체는 인공적으로 생성된 전파 신호에 인코딩된 컴퓨터 프로그램 명령어들의 소스 또는 데스티네이션일 수 있다. 컴퓨터 저장 매체는 또한 하나 이상의 개별 물리적 컴포넌트들 또는 매체(예컨대, 복수의 CD들, 디스크들, 또는 다른 저장 장치들)일 수 있거나, 그것들에 포함될 수 있다.
이 명세서에서 설명된 동작들은 하나 이상의 컴퓨터 판독가능한 저장 장치들에 저장된 또는 다른 소스들로부터 수신된 데이터에 대해 데이터 처리 장치에 의해 수행되는 동작들로서 구현될 수 있다.
용어 "데이터 처리 장치"는, 예로서, 프로그램 가능한 프로세서, 컴퓨터, 시스템 온 어 칩(system on a chip), 또는 전술한 것의 복수의 것들, 또는 조합들을 포함하는, 데이터를 처리하기 위한 모든 종류의 장치, 디바이스들, 또는 기계들을 포함한다. 그 장치는 특수 목적의 논리 회로, 예컨대, FPGA(field programmable gate array), 또는 ASIC(application specific integrated circuit)을 포함할 수 있다. 그 장치는 또한, 하드웨어에 더하여, 문제의 컴퓨터 프로그램을 위한 실행 환경을 생성하는 코드, 예컨대, 프로세서 펌웨어, 프로토콜 스택, 데이터베이스 관리 시스템, 운영 체제, 크로스-플랫폼 런타임 환경(cross-platform runtime environment), 가상 기계, 또는 그것들 중 하나 이상의 조합을 구성하는 코드를 포함할 수 있다. 그 장치 및 실행 환경은, 웹 서비스, 분산 컴퓨팅 및 그리드 컴퓨팅 모델 인프라스트럭처(grid computing infrastructure)와 같은 다양한 상이한 컴퓨팅 모델 인프라스트럭처들을 실현할 수 있다.
컴퓨터 프로그램(프로그램, 소프트웨어, 소프트웨어 애플리케이션, 스크립트, 또는 코드로도 알려짐)은 컴파일된 또는 인터프리트된 언어, 서술(declarative) 또는 절차(procedural) 언어를 포함하는, 임의의 형태의 프로그래밍 언어로 기입될 수 있고, 그것은 독립 실행형(standalone) 프로그램으로서 또는 모듈, 컴포넌트, 서브루틴, 객체, 또는 컴퓨팅 환경에서 사용하기에 적당한 다른 유닛으로서 전개되는 것을 포함하여, 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 파일 시스템 내의 파일에 대응할 수 있지만, 그럴 필요는 없다. 프로그램은 다른 프로그램들 또는 데이터(예컨대, 마크업 언어 문서에 저장된 하나 이상의 스크립트)를 유지하는 파일의 일부에, 문제의 프로그램에 전용되는 단 하나의 파일에, 또는 복수의 코디네이트된 파일들(예컨대, 하나 이상의 모듈, 서브루틴들, 또는 코드의 부분들을 저장하는 파일들)에 저장될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터에서 실행되거나 또는 하나의 위치에 위치하거나 또는 복수의 위치들에 걸쳐서 분산되고 통신 네트워크에 의해 상호 연결되는 복수의 컴퓨터들에서 실행되도록 전개될 수 있다.
이 명세서에서 설명된 프로세스들 및 논리 흐름들은 입력 데이터에 작용하고 출력을 생성함으로써 액션들을 수행하도록 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그램 가능한 프로세서들에 의해 수행될 수 있다. 프로세스들 및 논리 흐름들은 또한 장치에 의해 수행될 수 있고 장치는 또한 특수 목적의 논리 회로, 예컨대, FPGA(field programmable gate array) 또는 ASIC(application specific integrated circuit)으로서 구현될 수 있다.
컴퓨터 프로그램의 실행에 적당한 프로세서들은, 예로서, 범용 및 특수 목적의 마이크로프로세서들, 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서들을 포함한다. 일반적으로, 프로세서는 ROM(read only memory) 또는 RAM(random access memory) 또는 양쪽 모두로부터 명령들 및 데이터를 수신할 것이다. 컴퓨터의 필수적인 요소들은 명령들에 따라서 액션들을 수행하기 위한 프로세서 및 명령들 및 데이터를 저장하기 위한 하나 이상의 메모리 장치이다. 일반적으로, 컴퓨터는 또한 데이터를 저장하기 위한 하나 이상의 대용량 저장 장치, 예컨대, 자기, 자기 광학 디스크, 또는 광학 디스크를 포함하거나, 또는 그것으로부터 데이터를 수신하거나 그것에 데이터를 전송하거나 또는 양쪽 모두를 수행하도록 동작 가능하게 연결될 것이다. 그러나, 컴퓨터는 그러한 장치들을 가질 필요는 없다. 더욱이, 컴퓨터는 다른 장치, 예컨대, 몇 가지만을 예를 들면, 모바일 전화, PDA(personal digital assistant), 모바일 오디오 또는 비디오 플레이어, 게임 콘솔, GPS(Global Positioning System) 수신기, 또는 휴대용 저장 장치(예컨대, USB(universal serial bus) 플래시 드라이브)에 내장될 수 있다. 컴퓨터 프로그램 명령들 및 데이터를 저장하기에 적당한 장치들은 모든 형태의 비휘발성 메모리, 매체 및 메모리 장치들을 포함하고, 예로서 반도체 메모리 장치들, 예컨대, EPROM, EEPROM, 및 플래시 메모리 장치들; 자기 디스크들, 예컨대, 내부 하드 디스크 또는 이동식 디스크; 자기 광학 디스크; 및 CD ROM 및 DVD-ROM 디스크들을 포함한다. 프로세서 및 메모리는 특수 목적의 논리 회로에 의해 보충되거나, 그것에 포함될 수 있다.
유사하게, 동작들은 도면들에서 특정한 순서로 도시되어 있지만, 이것은 바람직한 결과들을 달성하기 위해, 그러한 동작들이 도시된 특정한 순서로 또는 순차적인 순서로 수행되거나, 또는 모든 설명된 동작들이 수행되는 것을 요구하는 것으로 이해되어서는 안 된다. 어떤 경우에는, 멀티태스킹 또는 병렬 처리가 유리할 수 있다. 더욱이, 전술한 실시예들에서 다양한 시스템 컴포넌트들의 분리는 모든 실시예들에서 그러한 분리를 요구하는 것으로 이해되어서는 안 되고, 설명된 프로그램 컴포넌트들 및 시스템들은 일반적으로 단 하나의 소프트웨어 제품에서 함께 통합되거나 복수의 프로그램 제품들로 패키징될 수 있다는 것이 이해되어야 한다.
이렇게, 본 내용의 특정한 실시예들이 설명되었다. 다른 실시예들이 하기의 청구항들의 범위 내에 있다. 더욱이, 가변 임피던스 제어를 제공하기 위한 다른 메커니즘들이 이용될 수 있다. 몇몇 경우에, 청구항들에서 기재된 액션들은 상이한 순서로 수행되어도 바람직한 결과들을 달성할 수 있다. 게다가, 첨부 도면들에서 도시된 프로세스들은, 바람직한 결과들을 달성하기 위해, 반드시 도시된 특정한 순서, 또는 순차적인 순서를 요구하는 것은 아니다. 어떤 구현들에서는, 멀티태스킹 또는 병렬 처리가 유리할 수 있다.

Claims (20)

  1. 메모리 장치로서,
    복수의 메모리 다이들 - 각각의 메모리 다이는 비휘발성 메모리를 포함함 -;
    공유된 버스;
    컨트롤러; 및
    상기 컨트롤러와 상기 복수의 메모리 다이들 사이의 복수의 스위치들
    을 포함하고,
    각각의 스위치는 상기 공유된 버스에 의해 상기 컨트롤러에 병렬로 연결되고,
    각각의 스위치는 또한 상기 복수의 메모리 다이들 중 대응하는 하나 이상의 메모리 다이에 상기 컨트롤러를 통신 연결하기 위한 각각의 제1 연결과,
    하나 이상의 임피던스 단자에 상기 컨트롤러를 연결하기 위한 상기 하나 이상의 임피던스 단자에의 각각의 제2 연결 사이에서 선택적으로 스위칭하도록 구성되는, 메모리 장치.
  2. 제1항에 있어서,
    상기 컨트롤러는 상기 컨트롤러와 연관된 소스 임피던스가 상기 스위치들에 의해 상기 컨트롤러에 연결된 상기 메모리 다이들 및 상기 임피던스 단자의 부하 임피던스에 실질적으로 정합되도록 상기 스위치들을 제어하도록 구성되는, 메모리 장치.
  3. 제2항에 있어서,
    상기 컨트롤러는 상기 공유된 버스를 통하여 통신하는 동안, 상기 컨트롤러가 상기 메모리 다이들 중 특정한 하나의 메모리 다이에 연결되고 임피던스 단자들 중 하나 이상의 임피던스 단자에 연결되도록 상기 스위치들을 제어하도록 구성되는, 메모리 장치.
  4. 제3항에 있어서,
    각각의 스위치는 상기 메모리 다이들 중 하나의 메모리 다이 및 상기 임피던스 단자들 중 하나의 임피던스 단자와 연관되는, 메모리 장치.
  5. 제3항에 있어서,
    상기 공유된 버스를 통하여 상기 메모리 다이들 중 상기 연결된 특정한 하나의 메모리 다이 및 상기 연결된 하나 이상의 임피던스 단자에 의해 제공되는 부하는 상기 메모리 다이들 중 상기 특정한 하나의 메모리 다이에 의해 제공되는 부하와 실질적으로 동일한, 메모리 장치.
  6. 제3항에 있어서,
    상기 컨트롤러는 상기 스위치들이 상이한 메모리 다이를 상기 컨트롤러에 연결하도록 스위칭되는 동안에 상기 메모리 다이들에 전력을 제공하지 못하도록 전원을 일시적으로 분리하도록 또한 구성되는, 메모리 장치.
  7. 제1항에 있어서,
    각각의 임피던스 단자는 스터브(stub)를 포함하는, 메모리 장치.
  8. 메모리 장치로서,
    복수의 메모리 다이들 - 각각의 메모리 다이는 비휘발성 메모리를 포함함 -;
    공유된 버스;
    컨트롤러;
    상기 컨트롤러와 상기 메모리 다이들 중 적어도 하나의 메모리 다이 사이의 복수의 스위치들;
    상기 컨트롤러를 상기 컨트롤러 및 상기 메모리 다이들의 외부에 있는 호스트 장치에 통신 연결하는 제2 버스; 및
    상기 컨트롤러와 상기 호스트 장치 사이에 상기 제2 버스에 연결된 정전기 방전 회로
    를 포함하고,
    각각의 스위치는 상기 공유된 버스에 의해 상기 컨트롤러에 연결되고,
    하나 이상의 메모리 다이에 상기 컨트롤러를 통신 연결하기 위한 상기 메모리 다이들 중 하나 이상의 메모리 다이에의 제1 연결과,
    하나 이상의 임피던스 단자에 상기 컨트롤러를 연결하기 위한 상기 하나 이상의 임피던스 단자에의 제2 연결 사이에 스위칭하도록 구성되며,
    상기 정전기 방전 회로는, 적어도, 상기 메모리 다이들 중 하나 이상의 메모리 다이에의 제1 연결과 상기 임피던스 단자 중 하나 이상의 임피던스 단자에의 제2 연결 사이에 상기 스위치들 중 하나 이상의 스위치를 스위칭하는 동안에 상기 호스트 장치로부터의 정전기 방전을 제한하도록 구성되는, 메모리 장치.
  9. 메모리 컨트롤러와 복수의 메모리 다이들을 임피던스 정합시키기 위한 방법으로서,
    내부 버스와 연결된 메모리 컨트롤러에서, 복수의 메모리 다이들 중 주어진 하나 이상의 메모리 다이에 액세스하라는 명령어를 수신하는 단계;
    상기 메모리 컨트롤러에 의해, 상기 내부 버스를 통하여 상기 메모리 컨트롤러에 병렬로 연결된 복수의 스위치들을 조정하는 단계 - 상기 복수의 스위치들 중 각각의 스위치는 상기 복수의 메모리 다이들 중 하나 이상의 각각의 메모리 다이 또는 부하 임피던스를 통신 연결하도록 구성되고, 상기 메모리 컨트롤러와 연관된 소스 임피던스는 상기 내부 버스에 연결된 부하 임피던스와 실질적으로 동일함 -; 및
    상기 내부 버스를 통하여 상기 주어진 하나 이상의 메모리 다이에 액세스하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 복수의 스위치들을 조정하는 단계는 주어진 하나의 메모리 다이 이외의 상기 복수의 메모리 다이들을 연결하는 대신에 상기 내부 버스를 통하여 상기 메모리 컨트롤러에 하나 이상의 스터브를 연결하고,
    상기 부하 임피던스는 상기 주어진 하나의 메모리 다이 및 상기 하나 이상의 스터브의 결합된 임피던스를 포함하는 방법.
  11. 제9항에 있어서,
    상기 복수의 스위치들을 조정하기 전에, 상기 복수의 메모리 다이들에 전력을 제공하지 못하도록 전원을 분리하는 단계; 및
    상기 복수의 스위치들을 조정한 후에, 상기 복수의 메모리 다이들에 전력을 제공하기 위해 상기 전원을 다시 연결하는 단계를 더 포함하는 방법.
  12. 메모리 컨트롤러와 복수의 메모리 다이들을 임피던스 정합시키기 위한 방법으로서,
    메모리 컨트롤러에서, 복수의 메모리 다이들 중 제1 메모리 다이에 액세스하라는 명령어를 수신하는 단계 - 상기 복수의 메모리 다이들 각각을 상기 메모리 컨트롤러에 연결하도록 내부 버스가 구성됨 -;
    상기 메모리 컨트롤러에 의해, 상기 복수의 메모리 다이들 중, 상기 제1 메모리 다이만을 상기 내부 버스를 통하여 상기 메모리 컨트롤러에 통신 연결하기 위해 상기 복수의 메모리 다이들과 연관된 복수의 스위치들을 조정하는 단계 - 상기 메모리 컨트롤러와 연관된 소스 임피던스는 상기 내부 버스에 연결된 부하 임피던스와 실질적으로 동일함 -; 및
    상기 내부 버스를 통하여 상기 제1 메모리 다이에 액세스하는 단계; 및
    상기 복수의 스위치들을 조정하는 동안에 외부 인터페이스에서 호스트로부터의 정전기 방전을 제한하는 단계
    를 포함하는 방법.
  13. 컨트롤러와 복수의 메모리 다이들을 임피던스 정합시키기 위한 시스템으로서,
    복수의 메모리 다이들;
    공유된 버스;
    컨트롤러;
    상기 컨트롤러와 상기 복수의 메모리 다이들 사이의 복수의 스위치들 - 각각의 스위치는 상기 공유된 버스에 의해 상기 컨트롤러에 병렬로 연결됨 -; 및
    상기 컨트롤러에 의해 실행될 때, 상기 컨트롤러로 하여금, 부하 임피던스가 내부 버스에 연결되고 한 번에 상기 복수의 메모리 다이들 중 주어진 하나 이상의 메모리 다이가 상기 공유된 버스를 통하여 상기 컨트롤러에 통신 연결되도록 하기 위해, 상기 복수의 스위치들 중 하나를 사용하여 상기 복수의 메모리 다이들 중 주어진 하나 이상의 메모리 다이로의 제1 연결을 확립하고, 상기 복수의 스위치들 중 다른 스위치들을 사용하여 제2 연결을 확립하도록 상기 복수의 스위치들을 조정하게 하는 명령어들을 저장하는 비휘발성 메모리
    를 포함하는 시스템.
  14. 제13항에 있어서,
    상기 메모리 다이들 중 연결된 주어진 하나의 메모리 다이 및 연결된 하나 이상의 임피던스 단자에 의해 상기 공유된 버스를 통하여 제공되는 부하는 상기 메모리 다이들 중 주어진 하나의 메모리 다이에 의해 제공되는 부하와 실질적으로 동일한 시스템.
  15. 제13항에 있어서,
    상기 복수의 메모리 다이들에 전력을 제공하도록 구성되는 전원을 더 포함하고,
    상기 저장된 명령어들의 실행은 또한 상기 컨트롤러로 하여금 상기 복수의 스위치들을 조정하고 있을 때 상기 복수의 메모리 다이들로부터 상기 전원을 분리하게 하는 시스템.
  16. 제13항에 있어서,
    상기 컨트롤러는, 상기 공유된 버스를 통하여 통신하는 동안에, 상기 컨트롤러가 상기 메모리 다이들 중 주어진 하나의 메모리 다이에 연결되고 상기 임피던스 단자들 중 하나 이상의 임피던스 단자에 연결되도록 상기 스위치들을 제어하도록 구성되는 시스템.
  17. 컨트롤러와 복수의 메모리 다이들을 임피던스 정합시키기 위한 시스템으로서,
    복수의 메모리 다이들;
    공유된 버스;
    컨트롤러;
    상기 컨트롤러와 상기 메모리 다이들 중 적어도 하나의 메모리 다이 사이의 복수의 스위치들;
    상기 컨트롤러에 의해 실행될 때, 상기 컨트롤러로 하여금, 한 번에 상기 복수의 메모리 다이들 중 하나의 메모리 다이만이 상기 공유된 버스를 통하여 상기 컨트롤러에 통신 연결되도록 상기 복수의 스위치들 중 하나의 스위치를 이용하여 상기 복수의 메모리 다이들 중 단 하나의 메모리 다이에의 제1 연결을 확립하고 상기 복수의 스위치들 중 다른 스위치들을 이용하여 제2 연결을 확립하기 위해 상기 복수의 스위치들을 조정하게 하는 명령어들을 저장하는 비휘발성 메모리; 및
    호스트 장치에의 외부 인터페이스를 포함하고,
    상기 외부 인터페이스는, 적어도, 상기 스위치들의 조정 동안에 상기 호스트 장치로부터의 정전기 방전을 제한하도록 구성되는 정전기 방전 회로를 포함하는 시스템.
  18. 제17항에 있어서,
    상기 정전기 방전 회로는 상기 외부 인터페이스를 통하여 상기 호스트 장치로부터 제공된 전압 레벨에 기초하여 정전기 방전 제한을 활성화하도록 구성되는 공핍 모드 트랜지스터를 포함하는 시스템.
  19. 메모리 컨트롤러와 복수의 메모리 다이들을 임피던스 정합시키기 위한 시스템으로서,
    메모리 컨트롤러에서, 복수의 메모리 다이들 중 주어진 하나 이상의 메모리 다이에 액세스하라는 명령어를 수신하기 위한 수단 - 상기 복수의 메모리 다이들 각각을 상기 메모리 컨트롤러에 병렬로 연결하도록 내부 버스가 구성됨 -;
    상기 메모리 컨트롤러에 의해, 상기 복수의 메모리 다이들 중, 상기 주어진 하나 이상의 메모리 다이만을 상기 내부 버스를 통하여 상기 메모리 컨트롤러에 통신 연결하기 위해 상기 복수의 메모리 다이들과 연관된 복수의 스위치들을 조정하기 위한 수단;
    상기 메모리 컨트롤러에 의해, 상기 메모리 컨트롤러와 연관된 소스 임피던스는 상기 내부 버스에 연결된 부하 임피던스와 실질적으로 동일하도록 상기 복수의 스위치들 중 다른 스위치들을 조정하기 위한 수단; 및
    상기 내부 버스를 통하여 주어진 하나 이상의 메모리 다이에 액세스하기 위한 수단
    을 포함하는 시스템.
  20. 메모리 컨트롤러와 복수의 메모리 다이들을 임피던스 정합시키기 위한 시스템으로서,
    메모리 컨트롤러에서, 복수의 메모리 다이들 중 제1 메모리 다이에 액세스하라는 명령어를 수신하기 위한 수단 - 상기 복수의 메모리 다이들 각각을 상기 메모리 컨트롤러에 연결하도록 내부 버스가 구성됨 -;
    상기 메모리 컨트롤러에 의해, 상기 복수의 메모리 다이들 중, 상기 제1 메모리 다이만을 상기 내부 버스를 통하여 상기 메모리 컨트롤러에 통신 연결하기 위해 상기 복수의 메모리 다이들과 연관된 복수의 스위치들을 조정하기 위한 수단 - 상기 메모리 컨트롤러와 연관된 소스 임피던스는 상기 내부 버스에 연결된 부하 임피던스와 실질적으로 동일함 -; 및
    상기 내부 버스를 통하여 상기 제1 메모리 다이에 액세스하기 위한 수단; 및
    상기 복수의 스위치들을 조정하는 동안에 외부 인터페이스에서 호스트로부터의 정전기 방전을 제한하는 것을 포함하는 시스템.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008131058A2 (en) * 2007-04-17 2008-10-30 Rambus Inc. Hybrid volatile and non-volatile memory device
US8543758B2 (en) * 2011-05-31 2013-09-24 Micron Technology, Inc. Apparatus including memory channel control circuit and related methods for relaying commands to logical units
US8760922B2 (en) 2012-04-10 2014-06-24 Sandisk Technologies Inc. System and method for micro-tiering in non-volatile memory
JP6091239B2 (ja) * 2013-02-13 2017-03-08 キヤノン株式会社 プリント回路板、プリント配線板および電子機器
IN2013CH05121A (ko) 2013-11-12 2015-05-29 Sandisk Technologies Inc
US9444455B2 (en) * 2013-12-10 2016-09-13 Sandisk Technologies Llc Load impedance adjustment for an interface of a data storage device
CN103744961B (zh) * 2014-01-06 2016-10-19 清华大学 用可重构的文件系统目录树提高非易失性存储寿命的方法
KR102246342B1 (ko) * 2014-06-26 2021-05-03 삼성전자주식회사 멀티 스택 칩 패키지를 갖는 데이터 저장 장치 및 그것의 동작 방법
KR102229970B1 (ko) 2014-06-27 2021-03-22 삼성전자주식회사 불휘발성 메모리, 랜덤 액세스 메모리 및 메모리 컨트롤러를 포함하는 솔리드 스테이트 드라이브
KR20160004728A (ko) * 2014-07-04 2016-01-13 에스케이하이닉스 주식회사 메모리 시스템 및 데이터 저장 장치
JP5968508B2 (ja) * 2015-07-17 2016-08-10 株式会社日立製作所 不揮発半導体記憶システム
US9990983B2 (en) 2016-06-20 2018-06-05 Phison Electronics Corp. Memory control circuit unit, memory storage device and signal receiving method
TWI600017B (zh) * 2016-06-20 2017-09-21 群聯電子股份有限公司 記憶體控制電路單元、記憶體儲存裝置及參考電壓產生方法
US10565151B2 (en) * 2017-11-09 2020-02-18 Micron Technology, Inc. Memory devices and systems with parallel impedance adjustment circuitry and methods for operating the same
KR102442620B1 (ko) 2018-01-02 2022-09-13 삼성전자 주식회사 반도체 메모리 패키지
US11217284B2 (en) * 2020-04-03 2022-01-04 Micron Technology, Inc. Memory with per pin input/output termination and driver impedance calibration
KR20220112322A (ko) * 2021-02-03 2022-08-11 삼성전자주식회사 송신 회로의 출력 임피던스를 조절할 수 있는 인터페이스 회로 및 이를 포함하는 이미지 센서
US20230030168A1 (en) * 2021-07-27 2023-02-02 Dell Products L.P. Protection of i/o paths against network partitioning and component failures in nvme-of environments

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090300260A1 (en) 2008-05-28 2009-12-03 Rambus Inc. Selective switching of a memory bus

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05341892A (ja) 1992-06-05 1993-12-24 Fuji Electric Co Ltd 情報処理装置
JPH0738580A (ja) * 1993-06-28 1995-02-07 Nec Corp 可変終端方式
JPH07160381A (ja) 1993-12-10 1995-06-23 Hitachi Ltd 高速データ伝送システム
JPH07245543A (ja) * 1994-03-02 1995-09-19 Nec Corp バスシステム
US5578940A (en) * 1995-04-04 1996-11-26 Rambus, Inc. Modular bus with single or double parallel termination
US6366972B1 (en) 1996-07-23 2002-04-02 Compaq Computer Corporation Multi-user communication bus with a resistive star configuration termination
JP3439096B2 (ja) * 1996-11-18 2003-08-25 株式会社日立製作所 終端抵抗制御型バスシステム
JPH10270905A (ja) 1997-03-25 1998-10-09 Mitsubishi Electric Corp フィルタ回路
US6014037A (en) * 1997-03-27 2000-01-11 Lucent Technologies Inc. Method and component arrangement for enhancing signal integrity
JP3938617B2 (ja) 1997-09-09 2007-06-27 富士通株式会社 半導体装置及び半導体システム
US6349051B1 (en) 1998-01-29 2002-02-19 Micron Technology, Inc. High speed data bus
US6587896B1 (en) 1998-02-27 2003-07-01 Micron Technology, Inc. Impedance matching device for high speed memory bus
US6191663B1 (en) 1998-12-22 2001-02-20 Intel Corporation Echo reduction on bit-serial, multi-drop bus
US6530033B1 (en) * 1999-10-28 2003-03-04 Hewlett-Packard Company Radial arm memory bus for a high availability computer system
JP3822768B2 (ja) 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
US6621155B1 (en) 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US7404032B2 (en) * 2000-01-05 2008-07-22 Rambus Inc. Configurable width buffered module having switch elements
US6747475B2 (en) 2001-12-17 2004-06-08 Intel Corporation Method and apparatus for driving a signal using switchable on-die termination
US6972590B2 (en) 2002-05-30 2005-12-06 Hewlett-Packard Development Company, L.P. Data bus with separate matched line impedances and method of matching line impedances
KR100532972B1 (ko) 2004-04-28 2005-12-01 주식회사 하이닉스반도체 온 다이 터미네이션 임피던스 조절 장치
US7411293B2 (en) 2005-09-27 2008-08-12 Kingston Technology Corporation Flash memory card
CN101632232A (zh) 2006-12-20 2010-01-20 熵敏通讯股份有限公司 网络节点信号接口的阻抗控制
US7646213B2 (en) * 2007-05-16 2010-01-12 Micron Technology, Inc. On-die system and method for controlling termination impedance of memory device data bus terminals
KR100937996B1 (ko) 2007-07-03 2010-01-21 주식회사 하이닉스반도체 온다이 터미네이션 장치
US20100005218A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Enhanced cascade interconnected memory system
KR20100012938A (ko) * 2008-07-30 2010-02-09 주식회사 하이닉스반도체 웨어 레벨링을 수행하는 반도체 스토리지 시스템 및 그제어 방법
EP2166717A1 (en) 2008-09-22 2010-03-24 Stoneridge Electronics AB A device for connection to a can-bus
US7944726B2 (en) 2008-09-30 2011-05-17 Intel Corporation Low power termination for memory modules

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090300260A1 (en) 2008-05-28 2009-12-03 Rambus Inc. Selective switching of a memory bus

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