TWI508080B - 非揮發性記憶體編程 - Google Patents

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Description

非揮發性記憶體編程
本揭露係關於非揮發性記憶體編程。
諸如快閃記憶體裝置之非揮發性記憶體裝置在許多電腦及電子裝置中用來儲存資料。一快閃記憶體裝置通常具有儲存資料之一編程操作、擷取該所儲存之資料之一讀取操作及清除來自該記憶體之資料之一擦除操作。
習知編程操作可涉及使記憶體單元經編程以具有某些狀態，且接著判定該等狀態是否在其等期望的目標編程狀態內。可重複該編程操作直到獲得期望的目標編程狀態。
在一些習知編程操作中，判定被編程之記憶體單元之狀態可能係一挑戰。
根據本揭露之某些實施例，一種編程一記憶體裝置之方法，其包括：施加一信號於與該記憶體裝置之一記憶體單元相關聯之一線，該信號係基於數位資訊而產生；當該數位資訊具有一第一值時且當施加該信號於該線時判定該記憶體單元是否接近一目標狀態；及當該數位資訊具有一第二值時且當施加該信號於該線時判定該記憶體單元是否已達到該目標狀態，其中該數位資訊包含按循序順序產生之複數個值，該數位資訊之該第一值對應於該複數個值中之一第一值，該數位資訊之該第二值對應於該複數個值中之一第二值，且其中該第二值與該第一值之間之一差為2。
根據本揭露之某些實施例，一種編程一記憶體裝置之方法，其包括：在一第一時間間隔及一第二時間間隔期間施加一信號於與該記憶體裝置之一記憶體單元相關聯之一第一線，該信號在該第一時間間隔期間具有基於數位資訊之一第一值產生之一第一值，且該信號在該第二時間間隔期間具有基於數位資訊之一第二值產生之一第二值；在該第一時間間隔期間感測與該記憶體單元相關聯之一第二線上之一信號以提供指示該記憶體單元之一狀態與該信號之該第一值之間之一關係之第一感測結果資訊；及在該第二時間間隔期間感測該第二線上之該信號以提供指示該記憶體單元之該狀態與該信號之該第二值之間之一關係之第二感測結果資訊，其中該數位資訊不同於該記憶體單元之該狀態。
根據本揭露之某些實施例，一種編程一記憶體裝置之方法，其包括：在一第一時間間隔及一第二時間間隔期間施加一信號於與該記憶體裝置之一記憶體單元相關聯之一第一線，該信號在該第一時間間隔期間具有對應於數位資訊之一第一值之一第一值，且該信號在該第二時間間隔期間具有對應於數位資訊之一第二值之一第二值；在該第一時間間隔期間感測與該記憶體單元相關聯之一第二線上之一信號以提供指示該記憶體單元之一狀態與該第一值之間之一關係之第一感測結果資訊；在該第二時間間隔期間感測該第二線上之該信號以提供指示該記憶體單元之該狀態與該第二值之間之一關係之第二感測結果資訊；儲存該第一 感測結果資訊；及儲存該第二感測結果資訊。
根據本揭露之某些實施例，一種記憶體設備，其包括：記憶體單元及一模組，該模組：產生一第一序列值及一第二序列值；當該等第一序列值中之一所選擇之值匹配對應於該等記憶體單元中之一所選擇之記憶體單元之一目標臨限電壓值之一值時判定該所選擇之記憶體單元之一臨限電壓值是否已達到一第一值；及當該等第二序列值中之一所選擇之值匹配對應於該所選擇之記憶體單元之該目標臨限電壓值之該值時判定該所選擇之記憶體單元之該臨限電壓值是否已達到一第二值。
圖1展示根據本發明之一實施例之一記憶體裝置100之一方塊圖。記憶體裝置100包含具有配置成列與行之記憶體單元103之一記憶體陣列102以及存取線104及感測線105。記憶體裝置100可使用存取線104以存取記憶體單元103及使用感測線105以傳送資料給記憶體單元103。列存取電路107及行存取電路108回應於一位址暫存器112以基於終端110、111或其二者上之列位址及行位址信號存取記憶體單元103。一資料輸入/輸出電路114在記憶體單元103與終端110之間傳送資料。終端110及111可為記憶體裝置100之外部終端(例如，曝露於含有記憶體裝置100之一晶片或一半導體封裝外部之終端)。
一控制電路116基於終端110及111上存在之信號控制記憶體裝置100之操作。記憶體裝置100外之一裝置(例如， 一處理器或一記憶體控制器)可使用終端110、111或其二者上之不同的信號組合發送不同的命令(例如，編程命令及讀取命令)至記憶體裝置100。
記憶體裝置100回應於執行諸如編程、讀取及擦除操作之操作之命令。一編程操作可將資料自終端110寫入記憶體單元103中(例如，將資料自終端110傳送至記憶體單元103)。該編程操作一般可被稱為一寫入操作。一讀取操作將資料自記憶體單元103讀取至終端110(例如，將資料自記憶體單元103傳送至終端110)。一擦除操作擦除來自全部記憶體單元103或來自記憶體單元103之一部分之資料(例如，清除資料)。
記憶體裝置100可包含對自記憶體單元103讀取之資料中之錯誤進行檢查之一錯誤校正單元118。錯誤校正單元118可包含錯誤校正電路以基於如熟習此項技術者熟知之一錯誤校正碼(ECC)校正錯誤。
記憶體裝置100可包含一儲存單元120，該儲存單元120可包含諸如暫存器之記憶體元件。儲存單元120可包含記憶體裝置100之一硬體部分、一韌體部分或其二者。儲存單元120亦可用以儲存程式碼(例如，軟體編程指令)。
記憶體裝置100可為一快閃記憶體裝置，諸如一NAND快閃或一NOR快閃記憶體裝置或其他種類的記憶體裝置。
記憶體裝置100可為一單階單元記憶體裝置，使得記憶體單元103儲存一單一資料位元。例如，記憶體單元103可儲存一單一資料位元之二進位「0」值或二進位「1」值。
記憶體裝置100可為一多階單元(MLC)記憶體裝置，使得記憶體單元103之各者可儲存多個位元或資料位元之部分(例如，對應於2、3、4或一些其他數目的資料位元之一值)。例如，當記憶體單元103之各者每一記憶體單元對應於一2位元時，記憶體單元103之各者可儲存兩個二進位資料位元之4種可能組合之一者(即，對應於兩個資料位元之組合00、01、10及11)。在另一實例中，當記憶體單元103之各者每一記憶體單元對應於一3位元時，記憶體單元103之各者可儲存3個二進位資料位元之8種可能組合之一者(即，000、001、010、011、100、101、110及111之一者)。在另一實例中，當記憶體單元103之各者每一記憶體單元對應於一4位元時，記憶體單元103之各者可儲存4個二進位資料位元之16種可能組合之一者(即，0000、0001、0010、0011、1000等等直到1111之一者)。
單階及MLC記憶體裝置可組合在該裝置100內。熟習此項技術者將容易辨識記憶體裝置100可包含圖1省略以有助於集中於本文描述之各種實施例之其他部分。記憶體裝置100可包含下文參考圖2至圖9描述之實施例之一或多者。
圖2展示根據本發明之一實施例之一記憶體裝置200之一部分示意圖。記憶體裝置200可與圖1之記憶體裝置100相關聯，諸如形成記憶體裝置100之記憶體陣列102之一部分。在圖2中，記憶體裝置200包含配置成列240、241、242及243及行244、245、246及247之記憶體單元210、211、212及213。如圖2中所示，相同行中之記憶體單元在 其等各自行中被連接成一系列(有時候被稱為一串)記憶體單元。圖2展示4列及4行之一實例，其中每一行中具有4個記憶體單元。列、行及記憶體單元之數目可變化。
如圖2中所示，相同列(例如，列241)中之記憶體單元可耦合至存取線260、261、262及263之一者。此等存取線可對應於一記憶體裝置之字線之部分，且在至少一些實例中，此等存取線可形成用於該等記憶體單元之控制閘極。記憶體裝置200使用存取線260、261、262及263以在感測(例如，讀取)儲存於記憶體單元210、211、212及213中之資料之一讀取操作期間及將資料儲存於(例如，編程或寫入)記憶體單元210、211、212及213中之一編程操作期間存取記憶體單元210、211、212及213。記憶體裝置200使用感測線270、271、272及273以在一讀取操作期間傳送自記憶體單元210、211、212及213讀取之資料。
記憶體裝置200亦可包含將行244、245、246及247中之記憶體單元210、211、212及213分別耦合至感測線270、271、272及273之電晶體231及232(分別回應於信號SELa及SELb)。感測線270、271、272及273可對應於一記憶體裝置之位元線、資料線或此等線之一組合之部分。線291可對應於一記憶體裝置之一源極(例如，電壓)線之一部分。
記憶體裝置200可包含分別與可攜載信號VBL0 、VBL1 、VBL2 及VBL3 之其等各自感測線270、271、272及273相關聯之感測放大器(SENSE AMP)280、281、282及283。此等感測放大器可個別執行一感測操作以分別感測信號VBL0 、 VBL1 、VBL2 及VBL3 之值，並基於該感測操作之結果提供指示感測結果資訊之信號SEN_OUT1 、SEN_OUT2 、SEN_OUT3 及SEN_OUT4 。可在一編程操作之一部分期間執行該感測操作。
記憶體裝置200在一編程操作中可將資料儲存於記憶體單元210、211、212及213中。可藉由該記憶體單元之一狀態(例如，一特定記憶體單元(例如，記憶體單元210、211、212及213之一者)之臨限電壓值、藉由該特定記憶體單元儲存之電荷及/或該特定記憶體單元之一電阻狀態)指示該特定記憶體單元中所儲存之資料。對於一多階單元記憶體裝置，每一記憶體單元可經編程以具有表示可儲存於每一記憶體單元中之多個位元之每一種可能組合之一各自編程狀態。例如，當記憶體單元210、211、212及213之各者每一記憶體單元對應於一3位元時，記憶體單元210、211、212及213之各者可經編程以具有8個不同的臨限電壓範圍之一者內表示對應於3個二進位資料位元之8種可能組合之一者(即，000、001、010、011、100、101、110及111之一者)之一臨限電壓值。
在本文之描述中，所選擇之記憶體單元指在一特定編程操作中被選擇用來儲存資料之記憶體單元。一所選擇之存取線指與該等所選擇之記憶體單元相關聯之存取線。未選擇之記憶體單元指在該特定編程操作中未被選擇用來儲存資料之記憶體單元。未選擇之存取線指與該等未選擇之記憶體單元相關聯之存取線。終端(諸如圖1之終端110及111) 上之信號之值(例如，對應於一記憶體位址之值)可用以判定一編程操作中選擇用於編程之記憶體單元。
圖2展示其中在一編程操作期間列241中之記憶體單元210、211、212及213之一或多者可為所選擇之記憶體單元且存取線261可為用於此等記憶體單元之一所選擇之存取線之一實例。在此實例中，列240、242及243中之記憶體單元210、211、212及213係未選擇之記憶體單元。存取線260、262、及263係未選擇之存取線。
在一編程操作期間，記憶體裝置200可施加一信號Vpass於與未選擇之記憶體單元相關聯之未選擇之存取線(例如，260、262、及263)。在一編程操作期間，信號Vpass可具有一值使得該等未選擇之記憶體單元可維持其等之狀態並用作傳遞元件(例如，藉由傳導電流)。作為一實例，信號Vpass可具有約10伏特之一值。
在一編程操作期間，記憶體裝置200可在不同的時間施加不同的信號(例如，電壓信號)VPRGM 及VPAMP 於相同所選擇之存取線(例如，261)。記憶體裝置200施加信號(例如，電壓信號)VPRGM 於一所選擇之存取線(例如，261)以改變與該所選擇之存取線相關聯之所選擇之記憶體單元之狀態(例如，改變臨限電壓值)。當施加信號VPRGM 於該所選擇之存取線時，記憶體裝置200亦可分別施加信號(例如，電壓信號)VBL0 、VBL1 、VBL2 及VBL3 於與該等所選擇之記憶體單元相關聯之感測線270、271、272及273。在該編程操作期間，VBL0 、VBL1 、VBL2 及VBL3 之值可取決於該等所選擇 之記憶體單元在不同時間之狀態(例如，臨限電壓值)而彼此不同。一些或全部信號VBL0 、VBL1 、VBL2 及VBL3 可具有零伏特之一值(例如，接地)。在編程期間基於該等所選擇之記憶體單元之狀態施加不同值於信號VBL0 、VBL1 、VBL2 及VBL3 可容許記憶體裝置200調整編程該等所選擇之記憶體單元時之一編程速率(例如，多快或多慢)。
記憶體裝置200可包含一驗證操作，該驗證操作可為該編程操作之一部分。在該驗證操作期間，記憶體裝置200施加信號VRAMP 於一所選擇之存取線以判定(例如，檢查)所選擇之記憶體單元是否接近其等各自目標狀態(例如，接近目標臨限電壓值)或是否已達到其等各自目標狀態。該記憶體單元之狀態可包含該記憶體單元之一臨限電壓值。當施加信號VRAMP 於該所選擇之存取線時，感測放大器280、281、282及283可執行感測操作以感測與該等所選擇之記憶體單元相關聯之對應的信號VBL0 、VBL1 、VBL2 及VBL3 之值。在該感測之前(例如，開始該驗證操作時)，可對所選擇之感測線270、271、272及273充電(例如，預充電)，使得信號VBL0 、VBL1 、VBL2 及VBL3 可具有一特定預定信號位準值(例如，高)。在該感測期間，該信號位準值可基於一相關聯之所選擇之記憶體單元之狀態而改變(例如，降低)或可停留在相同信號位準值。
藉由信號SEN_OUT0 、SEN_OUT1 、SEN_OUT2 及SEN_OUT3 提供之感測結果資訊可指示該等所選擇之記憶體單元是否接近或已達到其等各自目標狀態。基於該感測 結果資訊，記憶體裝置200可執行適當活動。該等活動可包含：若任何特定選擇之記憶體單元接近其目標狀態，則調整(例如，降低)一編程速率及重複編程該記憶體單元。該等活動可包含：若該記憶體單元並未接近該目標狀態且未達到該目標狀態，則增加該記憶體單元之編程速率。該等活動亦可包含：若任何特定選擇之記憶體單元已達到其目標狀態，則完成(例如，約束)編程該記憶體單元。
圖3展示圖解說明根據本發明之一實施例之在圖2之記憶體裝置200之一編程操作期間施加於與所選擇之記憶體單元相關聯之一存取線之信號VPGRM1 至VPGRM6 及信號VRAMP1 至VRAMP6 之例示性值之一圖。兩個連續VPGRM 之間之相同信號VRAMP 可用於相同列中之多個所選擇之記憶體單元以判定該等所選擇之記憶體單元是否接近其等各自目標狀態或是否已達到其等各自目標狀態。
圖3中之信號VPGRM1 至VPGRM6 之各者對應於圖2之信號VPGRM 。圖3中之信號VRAMP1 至VRAMP6 之各者對應於圖2之信號VRAMP 。圖3展示6個信號VPGRM1 至VPGRM6 及6個信號VRAMP1 至VRAMP6 作為一實例。一特定編程操作期間之此等信號之數目可變化(例如，少於或多於6個)。
如圖3中所示，信號VPGRM1 至VPGRM6 之各者可僅包含一單一編程脈衝。一脈衝可具有不同於下一個脈衝之振幅值。例如，信號VPGRM1 至VPGRM6 之振幅值可具有自約15伏特至約20伏特之一範圍。在一編程操作期間，信號VPGRM1 至VPGRM6 之一或多者可被施加於一所選擇之存取線以編程 一相關聯之所選擇之記憶體單元直到該所選擇之記憶體單元達到其目標臨限電壓值。例如，若施加信號VPGRM1 後且一所選擇之記憶體單元未達到其目標臨限電壓值，則可對信號VPGRM2 重複該編程操作。若施加信號VPGRM2 後且該所選擇之記憶體單元未達到其目標臨限電壓值，則可對信號VPGRM3 至VPGRM6 之一或多者重複該編程操作直到達到目標臨限電壓值。
每當該編程操作重複編程一記憶體單元時，可增加與該所選擇之記憶體相關聯之所選擇之存取線上之信號值(振幅值)。例如，圖3展示自信號VPGRM1 至信號VPGRM2 、VPGRM2 至信號VPGRM3 等等之振幅值增加。替代地，該振幅值可保持相同。
在圖3中，在施加信號VPGRM1 至VPGRM6 之各者後可執行一驗證操作。在一驗證操作中，可施加該等信號VRAMP1 至VRAMP6 之一者於被施加該等信號VPGRM1 至VPGRM6 之一者之相同所選擇之存取線。例如，在施加信號VPGRM1 於所選擇之存取線216(圖2)後可施加信號VRAMP1 於所選擇之存取線216。在施加信號VPGRM2 於所選擇之存取線216後可施加信號VRAMP2 於所選擇之存取線216。在該所選擇之記憶體單元之編程期間，信號VRAMP1 至VRAMP6 之數目可等於信號VPGRM1 至VPGRM6 之數目。
如圖3中所示，信號VRAMP1 至VRAMP6 可具有相同分佈。例如，信號VRAMP1 至VRAMP6 可具有在相同方向上關於時間而增加之振幅值(例如，正斜率)。如圖3中所示，信號 VRAMP1 至VRAMP6 可具有一單一斜坡形狀，其中值自0(或負值)增加至一正電壓(例如，約6伏特(或更高))。
當在一驗證操作期間施加信號VRAMP1 至VRAMP6 之一者於一所選擇之存取線時，記憶體裝置200可對被編程之每一記憶體單元執行兩個活動。一活動可包含判定該記憶體單元之臨限電壓值是否已達到小於(但接近)其目標臨限電壓之一值。另一活動可包含判定該記憶體單元之臨限電壓值是否已達到其目標臨限電壓。基於來自此兩個活動之判定結果，記憶體裝置200可進一步執行額外活動，諸如重複或完成該等所選擇之記憶體單元之一些或全部之編程。
圖4展示根據本發明之一實施例之圖2之記憶體裝置200之對應的臨限電壓VT0 至VT7 之臨限電壓值範圍400至407之一實例。如上所述，記憶體裝置200可為一多階單元記憶體裝置。例如，記憶體裝置200可為每一記憶體單元具有3位元之一記憶體裝置。存在3個位元之8種可能組合。圖4展示對應於3個位元之8種不同組合之8個位準(有時候被稱為狀態)，位準0(L0)至位準7(L7)。針對用於大量記憶體單元之一對應臨限電壓，每一位準具有一電壓臨限值範圍。例如，位準L0至L7針對臨限電壓值具有各自範圍，標記為臨限電壓VT0 至VT7 。如圖4中所示，臨限電壓VT0 至VT7 之臨限電壓值自一最低臨限電壓值(對應位準L0)至一最高臨限電壓值(對應位準L7)。因此，在臨限電壓VT0 至VT7 之臨限電壓值中臨限電壓VT7 之臨限值係最大的。
臨限電壓VT0 至VT7 之各者可為一目標臨限電壓。在一 編程操作期間，一所選擇之記憶體單元可經編程以使一目標臨限電壓值在臨限電壓VT0 至VT7 之一者之值範圍內。
如圖4中所示，臨限電壓VT1 可具有範圍為自一下限值Vt1A 至一上限值Vt1B 之臨限電壓值範圍401。臨限電壓VT2 可具有範圍為自一下限值Vt2A 至一上限值Vt2B 之臨限電壓值範圍402。區域412係電壓值範圍401之上限值Vt1B 與臨限電壓值範圍402之下限值Vt2A 之間之差。作為一實例，區域412可為約800毫伏(mV)。其他臨限電壓VT0 及VT3 至VT7 亦可具有對應的電壓值範圍400及403至407。為清楚起見，圖4省略對與範圍400及403至407相關聯之下限值及上限值之標記。
圖4亦展示預編程驗證電壓PPVi 及編程驗證電壓PVi ，其中索引「i」對應於位準數目。臨限電壓VT0 至VT7 之各者與一對驗證電壓PPVi 及PVi 相關聯。例如，臨限電壓VT2 與驗證電壓PPV2 及PV2 相關聯。臨限電壓VT5 與驗證電壓PPV5 及PV5 相關聯。
與一特定臨限電壓VTi 相關聯之PPVi 與PVi 之間之差值(或PVi -PPVi )可小於該臨限電壓VTi 之下限值與與該臨限電壓VTi 相關聯之恰低於該特定臨限電壓VTi 之上限值之間之差之四分之一。例如，在圖4中，若區域412係約800mV，則PV2 -PPV2 可小於200mV。替代地，PVi -PPVi 之間之差值可為自該位準之下限值與恰低於該位準之位準之上限值之間之差之至少四分之一至一半。例如，在圖4中，若區域412係約800mV，則PV2 -PPV2 可為自200mV至400mV。
在一驗證操作期間，一所選擇之記憶體單元在該記憶體單元之編程期間臨限電壓值(Vt)等於或大於其相關聯之PPVi (例如，VtPPVi )的情況下可被視為已達到小於但接近其目標臨限電壓值之一值(例如，PPVi )。一所選擇之記憶體單元在該記憶體單元之編程期間該記憶體單元之臨限電壓值等於或大於其相關聯之PVi (例如，VtPVi )的情況下可被視為已達到其目標Vt。
在本文之描述中，條件VtPPVi 指在一特定選擇之記憶體單元之編程期間，該記憶體單元之臨限電壓值(Vt)是否已達到小於其目標臨限電壓值之一值(例如，PPVi )之一條件。條件VtPVi 指在一特定選擇之記憶體單元之編程期間該記憶體單元之臨限電壓值是否已達到其目標臨限電壓值之一條件。
圖5展示圖解說明根據本發明之一實施例之臨限電壓VT0 至VT7 之值與信號VRAMP 之間之一關係之一圖表。信號VRAMP 可對應於圖2之信號VRAMP 及圖4中之信號VRAMP1 至VRAMP6 之任一者。因此，圖4中之信號VRAMP1 至VRAMP6 之各者可具有圖5中所示之一分佈，諸如具有一正斜率之一單一斜坡形狀。
如圖5中所示，信號VRAMP 可包含分別等於電壓PV1 至PV7 之值V1、V2、V3、V4、V5、V6及V7。VRAMP 之最大值可大於與臨限電壓VT7 相關聯之一臨限電壓範圍之上限。VRAMP 可基於輸入資訊(IN)之值而產生。
資訊IN可為數位資訊。資訊IN可藉由記憶體裝置200之 組件(諸如圖1之控制電路116)產生。一數位轉類比轉換器(DAC)可用以在其輸入處接收資訊IN並基於資訊IN在其輸出處產生信號VRAMP 之值V1至V7。
如圖5中所示，資訊IN可包含按一循序順序產生之值(例如，數字)。例如，資訊IN可包含按0、1、2、3、4、5、6、7、...、X-3、X-2、X-1、X、X+1、...、Y-3、Y-2、Y-1、Y、Y+1、...、Z-3、Z-2、Z-1、Z及Z+1之一循序順序(以十進位數字呈現)產生之數字。為清楚起見圖5中僅展示資訊IN之一些值。值Z大於值Y，且值Y大於值X。
對於資訊IN之每一值(例如，數位值)，可產生信號VRAMP 之一對應值(例如，類比電壓值)。例如，可基於資訊IN之值6(例如，00000110(以一8位元二進位數字表示))產生信號VRAMP 之值V1(電壓值)。在另一實例中，可基於資訊IN之值X(例如，若X=16，則以二進位表示X=00010000)產生信號VRAMP 之值V2。
如圖5中所示，對應於值X-2之信號VRAMP 之值可小於電壓值PPV2 。對應於值Y-2之信號VRAMP 之值可小於電壓值PPV5 。對應於值Z-2之信號VRAMP 之值可小於電壓值PPV7 。
對應於值X之信號VRAMP 之值可等於電壓值PV2 。對應於值Y之信號VRAMP 之值可等於電壓值PV5 。對應於值Z之信號VRAMP 之值可等於電壓值PV7 。
電壓PPVi 之各者可具有介於藉由資訊IN之兩個連續值產生之信號VRAMP 之兩個連續值之間之一值。例如，資訊IN之連續值X-2及X-1用以產生信號VRAMP 之兩個對應的連續 值(如兩個點所示)。如圖5中所示，電壓PPV2 係介於信號VRAMP 之此兩個值之間。此意謂電壓PPV2 大於藉由資訊IN之值X-2產生之信號VRAMP 之一電壓值且小於藉由資訊IN之值X-1產生之信號VRAMP 之一電壓值。在另一實例中，資訊IN之連續值Y-2及Y-1用以產生信號VRAMP 之兩個對應的連續值(如兩個點所示)。如圖5中所示，電壓PPV5 係介於信號VRAMP 之此兩個值之間。此意謂電壓PPV5 大於藉由資訊IN之值Y-2產生之信號VRAMP 之一電壓值且小於藉由資訊IN之值Y-1產生之信號VRAMP 之一電壓值。替代地，電壓PPVi 之各者可具有等於藉由資訊IN之一對應值產生之信號VRAMP 之一值之一值。例如，電壓PPV2 可具有等於藉由資訊IN之值X-2產生之信號VRAMP 之一值之一值。
圖6係展示根據本發明之一實施例之圖5之資訊IN、信號VRAMP 、電壓PVi 、與目標臨限電壓VT0 至VT7 之值之間之一關係之一圖表600。在圖表600中，資訊IN係以兩種不同形式(十進位形式及一對應的二進位形式)呈現。例如，若資訊IN包含一8位元二進位數字，則其零值(二進位形式)對應於00000000、值1對應於00000001、值16對應於00010000等等。
對於資訊IN之每一值，圖表600亦展示電壓PVi (對應於目標VTi )之對應值之實例。例如，如部分601、602、605及607中所示，資訊IN之值00000110、00010000、00101110及00111000可分別對應於電壓PV1 (目標VT1 )、PV2 (目標VT2 )、PV5 (目標VT5 )及PV7 (目標VT7 )之值。
如上文參考圖5所述，電壓PPVi 之各者可具有介於藉由資訊IN之兩個連續值產生之信號VRAMP 之連續值之間之一值。圖6之圖表600展示其中電壓PPV1 具有0.48伏特(V)之一值之一實例，該值介於藉由資訊IN之連續值00000100及00000101產生之信號VRAMP 之0.4V與0.5V之間。在另一實例中，圖表600亦展示具有4.48V之一值之電壓PPV5 ，該值介於藉由資訊IN之連續值00101100及00101101產生之信號VRAMP 之4.4V與4.5V伏特之間。值0.48V、1.48V、4.48V及5.48V僅係實例。對PPVi 可使用其他值。例如，在圖表600中，電壓PPV1 可具有大於0.4V且小於0.5V之任何值。類似地，電壓PPV2 可具有大於1.4V且小於1.5V之任何值。電壓PPV5 可具有大於4.4V且小於4.5V之任何值。電壓PPV7 可具有大於5.4V且小於5.5V之任何值。
對於圖表600之實例，在一驗證操作期間，若一所選擇之記憶體單元經編程以具有一目標臨限電壓值PV2 ，則在該所選擇之記憶體單元之編程期間該臨限電壓值Vt等於或大於1.48V的情況下該記憶體單元被視為已達到一值PPV2 (例如，1.48V)。在該所選擇之記憶體單元之編程期間該記憶體單元之臨限電壓值等於或大於1.6V的情況下該記憶體單元被視為已達到其目標Vt(例如，1.6V)。
信號VRAMP 之值(以伏特為單位)V1至V7及其他值(例如，正電壓值Va至Vp)之各者可基於資訊IN之一對應值而產生。例如，信號VRAMP 之值V1、V2、V5及V7可基於資訊IN之對應值(諸如值00000110(或6(十進位形式))、 00010000(或X(十進位形式))、00101110(或Y(十進位形式))及00111000(或Z(十進位形式)))而產生。
如圖6中所示，資訊IN可具有按一漸增循序順序之值，諸如自0至Z+1。信號VRAMP 之值亦可具有對應於資訊IN之值之相同順序之一漸增循序順序(諸如自零伏特至5.7V)。自信號VRAMP 之一值至下一值之增量可相同，諸如100毫伏(或0.1伏特)或其他值。
圖7展示根據本發明之一實施例之在一記憶體裝置之所選擇之記憶體單元1、2及3之一例示性編程期間藉由圖2之記憶體裝置200基於圖5及圖6之資訊IN之值執行之一些活動。記憶體單元1、2及3可在相同列中，諸如圖2之列241中之記憶體單元210、212及213。
在圖7中，在一驗證操作期間以不同的時間間隔按一循序順序一個接一個地產生資訊IN之值。例如，可分別在時間間隔701、702及703期間產生值X-2、X-1及X。可分別在時間間隔711、712及713期間產生值Y-2、Y-1及Y。可分別在時間間隔721、722及723期間產生值Z-2、Z-1及Z。值X、Y及Z可對應於三個不同的目標臨限電壓值。
如圖7中所示，偏移值731、732及733分別係值X與X-2之間、值Y與Y-2之間及值Z與Z-2之間之差。偏移值731、732及733可相同。圖7展示其中相對於資訊IN之序列單位偏移值731、732及733為兩個單位(計數單位)之一實例。例如，若X=16，則圖7中所示之序列將為14、15、16及17(以十進位數字表示)或00001110、00001111、00010000及 00010001(以8位元二進位數字表示)。因此，偏移731係兩個單位(兩個計數單位)。類似地，如圖7中所示，偏移值732及733之各者亦係兩個單位。可使用其他偏移值單位。例如，偏移值731、732及733可為一單位或兩個以上單位。
在圖7之實例中，記憶體單元1、2及3經編程以分別具有對應於值X、Y及Z之臨限電壓值Vt1 、Vt2 及Vt3 。在此實例中之編程操作期間，當在對應的時間間隔701、711及721處資訊IN之值分別為X-2、Y-2及Z-2時記憶體裝置200對記憶體單元1、2及3判定是否VtPPVi 。當在對應的時間間隔703、713及723處資訊IN之值分別為X、Y及Z時記憶體裝置200亦對記憶體單元210、212及213判定是否VtPVi 。基於來自此等活動之判定結果，記憶體裝置200可進一步執行額外活動，諸如調整一編程速率及在時間間隔723後重複編程或在時間間隔723後完成所選擇之記憶體單元1、2及3之編程。
圖8展示根據本發明之一實施例之圖2之記憶體裝置200之另一部分之一部分示意圖。為簡單起見，圖8省略記憶體裝置200之一些元件及一些參考標記。
如圖8中所示，記憶體裝置200可包含電壓產生器821、822以分別產生信號VPGRM 及VRAMP 。圖8中之VPGRM 可包含圖3中之信號VPGRM1 至VPGR6 之一或多者。圖8中之信號VRAMP 可包含圖3中之信號VRAMP1 至VRAMP6 之一或多者。
電壓產生器821可包含一電荷泵以提供信號VPGRM ，該信 號VPGRM 可具有大於記憶體裝置200之供應電壓(例如，Vcc)之一值。電壓產生器822可包含一數位轉類比轉換器(DAC)823以產生信號VRAMP 。DAC 823可在其輸入處以位元組合之形式接收資訊IN，且在其輸出處產生具有對應於該等位元之組合之值(例如，類比值)之信號VRAMP 。圖5及圖6中展示資訊IN及信號VRAMP 之一些例示性值。
圖8中之記憶體裝置200亦可包含一產生器841以接收資訊IN，且基於資訊IN產生資訊IN1及資訊IN2。產生器841可包含邏輯閘元件、計數器或其他組件之任何組合。資訊IN1及IN2之各者可為數位資訊。參考圖9詳細描述資訊IN、IN1及IN2之間之關係。
記憶體裝置200亦可包含一目標Vt資料單元861以儲存對應於在一特定編程操作期間待編程於所選擇之記憶體單元中之目標臨限電壓值之資訊VTTGT 。
在一驗證操作期間記憶體裝置200之一比較器851可比較資訊VTTGT 與資訊IN1及IN2之各者，且提供一比較結果。一信號MATCH之值可用以指示該比較結果之一值。例如，該信號MATCH在IN1=VTTGT 或IN2=VTTGT 時可具有一值(例如，高、邏輯1或其他值)，該信號MATCH在無IN1=VTTGT 亦無IN2=VTTGT 時可具有另一值(例如，低、邏輯0或其他值)。
一編程控制器805接收信號MATCH及信號SEN_OUT1 、SEN_OUT2 、及SEN_OUT3 之一組合。基於此組合，編程控制器805可判定當資訊IN具有特定值時是否滿足條件 VtPPVi 及VtPVi 。此等特定值可包含資訊IN之值X-2、X、Y-2、Y、Z-2及Z。
編程控制器805可包含儲存組件(例如，鎖存器)以儲存藉由信號MATCH及信號SEN_OUT1 、SEN_OUT2 、及SEN_OUT3 提供之資訊。基於該所儲存之資訊(包含與條件VtPPVi 及VtPVi 相關聯之資訊)，記憶體裝置200可執行其他編程活動。例如，記憶體裝置200可在任何特定選擇之記憶體單元滿足VtPPVi 的情況下調整(例如，降低)該記憶體單元之一編程速率且重複編程或在任何特定選擇之記憶體單元滿足條件VtPVi 的情況下完成(例如，約束)該記憶體單元之編程。
圖9係展示根據本發明之一實施例之記憶體裝置200之活動之一圖表，該等活動包含在圖8之記憶體單元210、212及213之一例示性編程中在一些時間間隔期間判定條件VtPPVi 及VtPVi 。如圖9中所示，記憶體單元210、212及213可經編程以具有對應於資訊IN之值X、Y及Z之目標臨限電壓值。在與圖9相關聯之一例示性編程操作期間，Vt210 、Vt212 及Vt213 分別指示記憶體單元210、212及213之臨限電壓值。在此實例中，對應於儲存於目標VT資料單元861(圖8)中之目標臨限電壓值之資訊VTTGT 可包含對應於資訊IN之值X、Y及Z之值。
如圖9中所示，可基於資訊IN1加一偏移值(諸如偏移值731、732或733)之一對應值(例如，數字)產生資訊IN之每一值(例如，數字)。例如，若IN=X-2、X-1、X，則 IN1=X、X+1、X+2。在此實例中(偏移值等於2)，若X=16，則當IN1=X-2=14(例如，00001110)時，IN=(X-2)+2=X=16(例如，00010000)。類似地，如圖9中所示，若IN=Y-2、Y-1、Y，則IN1=Y、Y+1、Y+2。若IN=Z-2、Z-1、Z，則IN1=Z、Z+1、Z+2。
資訊IN2之值可等於資訊IN之值。例如，若IN=X-2、X-1、X，則IN2=X-2、X-1、X。在此實例中，若X=16，則當IN=X-2=14(例如，00001110)時，IN2=X-2=14(例如，00001110)。類似地，如圖9中所示，若IN=Y-2、Y-1、Y，則IN2=Y-2、Y-1、Y。若IN=Z-2、Z-1、Z，則IN2=Z-2、Z-1、Z。
因為資訊IN1之值可等於資訊IN加一偏移值之值(例如，IN1=IN+偏移值)且資訊IN2之值可等於資訊IN之值(例如，IN2=IN)，所以資訊IN1之值亦可等於資訊IN2之值加該偏移值(例如，IN1=IN2+偏移值)。例如，如圖9中所示，若IN2=X-2、X-1、X，則IN1=X、X+1、X+2。若IN2=Y-2、Y-1、Y，則IN1=Y、Y+1、Y+2。若IN2=Z-2、Z-1、Z，則IN1=Z、Z+1、Z+2。
信號MATCH可具有信號位準值以提供包含三種不同類型的指示之資訊。例如，信號MATCH之一信號位準值(例如，低)可用以指示一不匹配指示930。信號MATCH之另一信號位準值(例如，高)可用以指示接近目標匹配指示931、934或936及目標匹配指示932、935或937。
在時間間隔901、911及921期間，記憶體裝置200可在每 次出現接近目標匹配指示931、934及936期間對各自記憶體單元210、212及213判定是否VtPPVi 。在時間間隔903、923及933期間，記憶體裝置200可在每次出現目標匹配指示932、935及937期間對各自記憶體單元210、212及213判定是否VtPVi 。例如，如圖9中所示，當出現接近匹配指示931及目標匹配指示932時，記憶體裝置200可分別在時間間隔901及903期間對記憶體單元210判定是否Vt210 PPVi 及Vt210 PVi 。當出現接近匹配指示934及目標匹配指示935時，記憶體裝置200可分別在時間間隔911及913期間對記憶體單元212判定是否Vt212 PPVi 及Vt212 PVi 。當出現接近目標匹配指示936及目標匹配指示937時，記憶體裝置200可分別在時間間隔921及923期間對記憶體單元213判定是否Vt213 PPVi 及Vt213 PVi 。
當在時間間隔902、912及922期間出現不匹配指示930時，記憶體裝置200可忽略各自記憶體單元210、212及213之感測結果資訊。在時間間隔901、902、903、911、912、913、921、922及923之各者中，記憶體裝置200可啟用(例如，啟動)與該等所選擇之記憶體單元相關聯之感測放大器，諸如與所選擇之記憶體單元210、212及213相關聯之感測放大器280、282及283(圖8)。感測放大器280、282及283在啟用時執行時間間隔901、902、903、911、912、913、921、922及923之各者中之感測操作。然而，由於時間間隔902、912及922期間出現不匹配指示930，所以記憶體裝置200可忽略(例如，不一定儲存)時間間隔 902、912及922期間獲得之感測結果資訊。
可基於資訊IN1之值提供接近目標匹配指示931、934及936。例如，如圖9中所示，當資訊IN1之值為X、Y及Z時，信號MATCH分別提供接近目標匹配指示931、934及936。
可基於資訊IN2之值提供目標匹配指示932、935及937。例如，如圖9中所示，當資訊IN2之值為X、Y及Z時，信號MATCH分別提供目標匹配指示932、935及937。
因此，當資訊IN1之值或資訊IN2之值等於目標臨限電壓值X、Y及Z時，出現接近目標匹配指示931、934及936以及目標匹配指示932、935及937。在每次出現接近目標匹配指示931、934及936以及每次出現目標匹配指示932、935及937時，記憶體裝置200可獲得分別藉由信號SEN_OUT0 、SEN_OUT2 及SEN_OUT3 提供之感測結果資訊941、942、944、945、946及947。在一編程操作期間，編程控制器805(圖8)可儲存指示931、932、934、935、936及937以及感測結果資訊941、942、944、945、946及947。
基於與記憶體單元210、212及213之各者相關聯之感測結果資訊以及藉由信號MATCH提供之資訊，記憶體裝置200可判定是否滿足條件VtPPVi 及VtPVi 。例如，在時間間隔901期間，若藉由信號SEN_OUT0 提供之感測結果資訊具有一值(例如，高、邏輯1或其他值)，則滿足與記憶體單元210相關聯之條件VtPPVi 。在此實例中，若藉由信號SEN_OUT0 提供之感測結果資訊具有另一值(例如，低、邏 輯0或其他值)，則不滿足條件VtPPVi 。在另一實例中，在時間間隔903期間，若藉由信號SEN_OUT0 提供之感測結果資訊具有一值(例如，高、邏輯1或其他值)，則滿足與記憶體單元210相關聯之條件Vt210 PVi 。在此實例中，若藉由信號SEN_OUT0 提供之感測結果資訊具有另一值(例如，低、邏輯0或其他值)，則不滿足條件Vt210 PVi 。
以一類似方式，在時間間隔911期間，若藉由信號SEN_OUT2 提供之感測結果資訊具有一值(例如，高、邏輯1或其他值)，則滿足與記憶體單元212相關聯之條件Vt212 PPVi ，且若藉由信號SEN_OUT2 提供之感測結果資訊具有另一值(例如，低、邏輯0或其他值)，則不滿足條件Vt212 PPVi 。在時間間隔913期間，若藉由信號SEN_OUT2 提供之感測結果資訊具有一值，則滿足與記憶體單元212相關聯之條件Vt212 PVi ，且若藉由信號SEN_OUT2 提供之感測結果資訊具有另一值，則不滿足條件Vt212 PVi 。
在時間間隔921期間，若藉由信號SEN_OUT3 提供之感測結果資訊具有一值(例如，高、邏輯1或其他值)，則滿足與記憶體單元213相關聯之條件Vt213 PPVi ，且若藉由信號SEN_OUT3 提供之感測結果資訊具有另一值(例如，低、邏輯0或其他值)，則不滿足條件Vt213 PPVi 。在時間間隔923期間，若藉由信號SEN_OUT3 提供之感測結果資訊具有一值，則滿足與記憶體單元213相關聯之條件Vt213 PVi ，且若藉由信號SEN_OUT3 提供之感測結果資訊具有另一值，則不滿足條件Vt213 PVi 。
圖10係展示根據本發明之一實施例之在參考圖9描述之例示性編程操作中與記憶體單元210相關聯之信號SEN_OUT0 及信號VBL0 之一第一實例之一圖表。如圖10中所示，分別在時間間隔901及903期間之感測結果資訊941及942(亦如圖9中所示)可具有不同值。例如，感測結果資訊941具有對應於信號SEN_OUT0 之一信號位準值1001(例如，高)之一值。感測結果資訊942可具有對應於另一信號位準值1000(例如，低)之一值。
圖10展示其中在時間間隔901期間信號SEN_OUT0 具有信號位準值1001(指示滿足條件Vt210 PPVi 之一實例)。圖10亦展示其中在時間間隔903期間信號SEN_OUT0 具有信號位準值1000(指示不滿足條件Vt210 PVi )之一實例。
信號SEN_OUT0 之信號位準值係基於信號VBL0 之信號位準值。感測放大器280(圖8)可經操作使得信號SEN_OUT0 之信號位準值跟隨信號VBL0 之信號位準值。例如，在圖10之時間間隔901期間，當信號VBL0 之信號位準值為高(例如，值1011)時信號SEN_OUT0 之信號位準值為高。在時間間隔903期間，當信號VBL0 之信號位準值為低(例如，值1010)時信號SEN_OUT0 之信號位準值為低。
圖10中所示之信號VBL0 之信號位準值可取決於感測線270(圖8)上之電荷量(例如，電壓)。下列描述指圖8及圖10。在時間間隔901、902及903之前(諸如圖10之時間間隔900期間)開始該驗證操作時，可將感測線270充電(例如，預充電)至一電壓(例如，Vcc)使得信號VBL0 具有信號位準 值1011。時間間隔900可大於時間間隔901、902及903之各者。為簡單起見，圖10及圖11至圖14中之時間間隔(例如，900、901、902及903)並未按比例繪製。時間間隔900可足以容許感測線270在時間間隔901處之感測操作之前達到充電電壓(例如，Vcc)。取決於時間間隔901、902及903期間記憶體單元210之臨限電壓值Vt210 及存取線216(圖8)上之信號VRAMP 之值，感測線270可維持該電荷(例如，維持在Vcc)或可在時間間隔901、902及903之任一者期間對線291放電。
若Vt210 大於信號VRAMP 之值(Vt210 >VRAMP )，則感測線270可維持該電荷。例如，若Vt210 >VRAMP ，則記憶體單元210中之一電晶體並未開啟(例如，保持在一關閉狀態中)。因此，並未透過記憶體單元210形成自感測線270至線291之信號路徑(例如，電流路徑)。因為未形成信號路徑，所以感測線270可將其電荷維持在大致上相同值(例如，Vcc)。
若在時間間隔901、902及903之任一者期間Vt210 等於或小於信號VRAMP 之值(Vt210 VRAMP )，則感測線270可對線291放電。例如，若Vt210 VRAMP ，則記憶體單元210中之電晶體開啟。因此，透過記憶體單元210形成自感測線270至線291之一信號路徑。因為形成一信號路徑，所以感測線270可經由該信號路徑對線291放電。該放電可將感測線270上之電荷減小為零或接近零。
圖10展示其中在時間間隔901期間Vt210 >VRAMP 及在時間間隔902及903期間Vt210 VRAMP 之一實例。例如，若在時間 間隔901期間Vt210 =1.48V且VRAMP =1.4V(Vt210 >VRAMP )，則該記憶體單元210中之電晶體並未開啟。因此，在時間間隔901期間，未透過記憶體單元210形成自感測線270至線291之信號路徑。因此，感測線270上之電荷保持在大致上相同值(例如，Vcc)。如圖10中所示，自時間間隔900至時間間隔901，信號VBL0 停留在相同信號位準值1011(例如，高)，指示當Vt210 >VRAMP 時感測線270上之電荷保持在大致上相同值。因為信號VBL0 具有信號位準值1011(例如，高)，所以信號SEN_OUT0 亦具有一對應的信號位準值1001(例如，高)，指示滿足條件Vt210 PPVi 。
在上文實例中，信號VRAMP 之值可自時間間隔901期間之1.4V增加至(例如)時間間隔902期間之1.5V，且接著增加至(例如)時間間隔903期間之1.6V。此處描述之例示性值1.4V、1.5V及1.6V亦可對應於圖6之圖表600中所示之VRAMP 之例示性值。在圖10中之時間間隔902期間，因為Vt210 VRAMP (例如，Vt210 =1.4VVRAMP =1.5V)，所以記憶體單元210中之電晶體開啟。感測線270可對線291放電。如圖10中所示，在時間間隔902期間，信號VBL0 自信號位準值1011(例如，高)變化至信號位準值1010(例如，低)。此指示當Vt210 VRAMP 時感測線270在時間間隔902期間開始對線291放電。因為在時間間隔902期間信號VBL0 自信號位準值1011(例如，高)變化至信號位準值1010(例如，低)，所以SEN_OUT0 亦在時間間隔902期間自信號位準值1001(例如，高)變化至信號位準值1000(例如，低)。
在時間間隔903期間，因為如上述實例中所示Vt210 VRAMP (例如，Vt210 =1.4VVRAMP =1.6V)，所以記憶體單元210中之電晶體可保持開啟。感測線270可繼續對線291放電或可接近結束該放電。如圖10中所示，在時間間隔903期間，信號VBL0 具有信號位準值1010(例如，低)。此指示當Vt210 VRAMP 時感測線270在時間間隔903期間已對線291放電。因為信號VBL0 在時間間隔903期間具有信號位準值1010(例如，低)，所以SEN_OUT0 亦具有對應的信號位準值1000(例如，低)，指示不滿足條件Vt210 PVi 。
在圖10之實例中，因為不滿足條件Vt210 PVi ，所以記憶體裝置200重複記憶體單元210之編程。在此實例中，因為滿足條件Vt210 PPVi ，指示記憶體單元210之臨限電壓值接近目標臨限電壓值(例如，PV2 )，所以記憶體裝置200可在重複編程記憶體單元210期間調整編程記憶體單元210之一編程速率以使該臨限電壓值朝該目標臨限電壓值移動。調整此一編程速率可避免過度編程記憶體單元210。例如，記憶體裝置200可藉由(例如)調整重複編程記憶體單元210期間施加於與記憶體單元210相關聯之感測線270之一電壓值來調整該編程速率。
調整此一電壓值可包含增加施加於感測線270之電壓值。增加施加於感測線270之電壓值可包含自零增加至一正電壓值(例如，500mV)。例如，在用一先前編程脈衝(例如，圖3中之VPGRM2 )編程記憶體單元210期間，當不滿足條件Vt210 PVi 時可施加零伏特於感測線270。在此實例 中，在用一隨後編程脈衝(例如，圖3中之VPGRM3 )編程記憶體單元210期間，當滿足條件Vt210 PVi 時可施加正電壓值於感測線270。增加施加於感測線270之電壓值可替代地包含將該電壓值自一較低正值(例如，當使用圖3中之VPGRM2 時)增加至一較高正值(例如，當在重複該編程期間使用圖3中之VPGRM3 時)。
在一替代性編程操作中，調整施加於感測線270之一電壓值可包含在重複該編程記憶體單元210期間降低施加於感測線270之電壓值。例如，降低施加於感測線270之電壓值可包含將該電壓值自一正電壓值降低至零。例如，在用一先前編程脈衝(例如，圖3中之VPGRM2 )編程記憶體單元210期間，當不滿足條件Vt210 PVi 時可施加該正電壓值於感測線270。在此實例中，在用一隨後編程脈衝(例如，圖3中之VPGRM3 )編程記憶體單元210期間，當不滿足條件Vt210 PVi 時可施加零伏特於感測線270。降低施加於感測線270之電壓值可替代地包含將該電壓值自一較高正值(例如，當使用圖3中之VPGRM2 時)降低至一較低正值(例如，當在重複該編程期間使用圖3中之VPGRM3 時)。在一些情況中，僅當記憶體單元210未達到其目標臨限電壓值同時相同列(例如，圖2中之列241)中其他記憶體單元已達到其等各自目標臨限電壓值時可執行降低施加於感測線270之電壓值。
圖11係展示根據本發明之一實施例之在參考圖9描述之例示性編程操作中與記憶體單元210相關聯之信號 SEN_OUT0 及信號VBL0 之一第二實例之一圖表。如圖11中所示，信號SEN_OUT0 在時間間隔901期間具有信號位準值1000，指示不滿足條件Vt210 PPVi 。圖11亦展示信號SEN_OUT0 在時間間隔903期間具有信號位準值1000，指示不滿足條件Vt210 PVi 。
在此實例中，在時間間隔901、902及903期間，Vt210 VRAMP 。感測線270(圖8)對線291放電。因此，如圖11中所示，信號VBL0 在時間間隔901、902及903期間具有信號位準值1010(例如，低)。因此，信號SEN_OUT0 在時間間隔901、902及903期間亦具有一對應的信號位準值1000(例如，低)。此指示在時間間隔901期間不滿足條件Vt210 PPVi ，且在時間間隔903期間不滿足條件Vt210 PVi 。
在圖11之實例中，因為不滿足條件Vt210 PVi ，所以記憶體裝置200重複記憶體單元210之編程。在此實例中，因為亦不滿足條件Vt210 PPVi ，指示記憶體單元210之臨限電壓值並未接近目標臨限電壓值(例如，PV2 )，所以記憶體裝置200無法調整該編程速率，諸如藉由在重複編程記憶體單元210時使施加於與記憶體單元210相關聯之感測線270之一電壓值保持不變。例如，在與一隨後編程脈衝(例如，圖3中之VPGRM3 )相關聯之重複編程期間，記憶體裝置200可使施加於感測線270之電壓值保持在與一先前編程脈衝(例如，圖3中之VPGRM2 )相關聯之一編程期間使用之相同值(例如，保持在零或保持在正值)。
圖12係展示根據本發明之一實施例之在參考圖9描述之 例示性編程操作中與記憶體單元210相關聯之信號SEN_OUT0 及信號VBL0 之一第三實例之一圖表。如圖12中所示，信號SEN_OUT0 在時間間隔901期間具有信號位準值1001，指示滿足條件Vt210 PPVi 。圖12亦展示信號SEN_OUT0 在時間間隔903期間具有信號位準值1001，指示亦滿足條件Vt210 PVi 。
在此實例中，在時間間隔901、902及903期間，Vt210 >VRAMP 。感測線270(圖8)在時間間隔901、902及903期間維持其電荷。因此，如圖11中所示，信號VBL0 在時間間隔901、902及903期間具有信號位準值1001(例如，高)。因此，信號SEN_OUT0 在時間間隔901、902及903期間亦具有一對應的信號位準值1001(例如，高)。此指示在時間間隔901期間滿足條件Vt210 PPVi ，且在時間間隔903期間滿足條件Vt210 PVi 。
在圖12之實例中，因為滿足條件Vt210 PVi ，所以記憶體裝置200可完成記憶體單元210之編程。在此實例中，記憶體裝置200可藉由(例如)施加一約束電壓值於與記憶體單元210相關聯之感測線270來完成記憶體單元210之編程。此約束電壓可具有即使記憶體單元210之相同列中之其他所選擇之記憶體單元(212及213)未達到其等各自目標臨限電壓值亦足以防止進一步編程記憶體單元210之一值。例如，該約束電壓值可具有等於記憶體裝置200之供應電壓(例如，Vcc)之值之一值。若諸如記憶體單元212及213之其他記憶體單元未達到其等各自目標臨限電壓值，則記憶 體裝置200可繼續(例如，重複)編程其他記憶體單元。
圖13係展示根據本發明之一實施例在參考圖9描述之例示性編程操作中與記憶體單元212相關聯之信號SEN_OUT2 及信號VBL2 之一實例之一圖表。與圖13相關聯之實例類似於圖10之實例。如圖13中所示，信號SEN_OUT2 在時間間隔911期間具有信號位準值1301，指示滿足條件Vt212 PPVi 。圖13亦展示信號SEN_OUT2 在時間間隔913期間具有信號位準值1300，指示不滿足條件Vt212 PVi 。
信號SEN_OUT2 之信號位準值係基於信號VBL2 之信號位準值。感測放大器282(圖8)可經操作使得信號SEN_OUT2 之信號位準值跟隨信號VBL2 之信號位準值。例如，在時間間隔911期間，當信號VBL2 之信號位準值為高(例如，值1311)時信號SEN_OUT2 之信號位準值為高。在時間間隔913期間，當信號VBL2 之信號位準值為低(例如，值1310)時信號SEN_OUT2 之信號位準值為低。
圖13展示其中在時間間隔911期間Vt212 >VRAMP 及在時間間隔912及913期間Vt212 VRAMP 之一實例。在此實例中，在時間間隔900期間，可將感測線272(圖8)充電(例如，預充電)至一電壓(例如，Vcc)使得信號VBL2 具有信號位準值1311。因為在時間間隔911期間Vt212 >VRAMP 且在時間間隔912及913期間Vt212 VRAMP ，所以感測線272在時間間隔911期間維持其電荷，且在時間間隔912及913期間放電。因此，如圖13中所示，信號VBL2 在時間間隔911期間具有信號位準值1311(例如，高)且在時間間隔912及913期間具有 信號位準值1310(例如，低)。因此，信號SEN_OUT2 在時間間隔911期間亦具有一對應的信號位準值1301(例如，高)且在時間間隔912及913期間具有一對應的信號位準值1300(例如，低)。此指示在時間間隔911期間滿足條件Vt212 PPVi ，且在時間間隔913期間不滿足條件Vt212 PVi 。
在圖13之實例中，因為不滿足條件Vt212 PVi ，所以記憶體裝置200重複記憶體單元212之編程。在此實例中，因為滿足條件Vt212 PPVi ，指示記憶體單元212之臨限電壓值接近目標臨限電壓值(例如，PV5 )，所以記憶體裝置200可在重複記憶體單元212之編程期間調整施加於與記憶體單元212相關聯之感測線272之一電壓值。調整此一電壓值可避免過度編程記憶體單元212。記憶體裝置200可以類似於或相同於上文參考圖10針對記憶體單元210所描述之方式之方式調整(例如，增加或降低)施加於感測線272之電壓值。
圖14係展示根據本發明之一實施例之在參考圖9描述之例示性編程操作中與記憶體單元213相關聯之信號SEN_OUT3 及信號VBL3 之一實例之一圖表。與圖14相關聯之實例類似於圖10及圖13之實例。如圖14中所示，信號SEN_OUT3 在時間間隔921期間具有信號位準值1401，指示滿足條件Vt213 PPVi 。圖14亦展示信號SEN_OUT3 在時間間隔923期間具有信號位準值1400，指示不滿足條件Vt213 PVi 。
信號SEN_OUT3 之信號位準值係基於信號VBL3 之信號位準值。感測放大器283(圖8)可經操作使得信號SEN_OUT3 之信號位準值跟隨信號VBL3 之信號位準值。例如，在時間間隔921期間，當信號VBL3 之信號位準值為高(例如，值1411)時信號SEN_OUT3 之信號位準值為高。在時間間隔923期間，當信號VBL3 之信號位準值為低(例如，值1410)時信號SEN_OUT3 之信號位準值為低。
圖14展示其中在時間間隔921期間Vt213 >VRAMP 及在時間間隔922及923期間Vt213 VRAMP 之一實例。在此實例中，在時間間隔900期間，可將感測線273(圖8)充電(例如，預充電)至一電壓(例如，Vcc)使得信號VBL3 具有信號位準值1411。因為在時間間隔921期間Vt213 >VRAMP 且在時間間隔922及923期間Vt213 VRAMP ，所以感測線273在時間間隔921期間維持其電荷，且在時間間隔922及923期間放電。因此，如圖14中所示，信號VBL3 在時間間隔921期間具有信號位準值1411(例如，高)且在時間間隔922及923期間具有信號位準值1410(例如，低)。因此，信號SEN_OUT3 在時間間隔921期間亦具有一對應的信號位準值1401(例如，高)且在時間間隔922及923期間具有一對應的信號位準值1400(例如，低)。此指示在時間間隔921期間滿足條件Vt213 PPVi ，且在時間間隔923期間不滿足條件Vt213 PVi 。
在圖14之實例中，因為不滿足條件Vt213 PVi ，所以記憶體裝置200重複記憶體單元213之編程。在此實例中，因為滿足條件Vt213 PPVi ，指示記憶體單元213之臨限電壓值接近目標臨限電壓值(例如，PV7 )，所以記憶體裝置200可在重複記憶體單元213之編程期間調整施加於與記憶體單元 213相關聯之感測線273之一電壓值。調整此一電壓值可避免過度編程記憶體單元213。記憶體裝置200可以類似於或相同於上文參考圖10針對記憶體單元210所描述之方式之方式調整(例如，增加或降低)施加於感測線273之電壓值。
圖15係展示根據本發明之一實施例之記憶體裝置200之活動之一圖表，該等活動包含在圖7之記憶體單元210、212及213之另一例示性編程中在一些時間間隔期間判定條件VtPPVi 及VtPVi 。圖15與圖9之不同之處在於：在圖15中，記憶體單元210及212二者皆經編程以具有對應於值X之相同目標臨限電壓值。因此，如圖15中所示，當在時間間隔1501期間出現匹配指示器931(IN1=X)時，記憶體裝置200分別對記憶體單元210及212判定是否Vt210 PPVi 及Vt212 PVi 。而且如圖15中所示，當在時間間隔1503期間出現匹配指示器932(IN1=X)時，記憶體裝置200分別對記憶體單元210及212判定是否Vt210 PVi 及Vt212 PVi ，對於資訊IN2之值X亦如此。
當出現匹配指示936及937時，記憶體裝置200分別在時間間隔1521及1523期間對記憶體單元213判定是否Vt213 PPVi 及Vt213 PVi 。當在時間間隔1502及1522出現不匹配指示930時，記憶體裝置200可忽略感測資訊結果。
如上文參考圖2至圖14之詳細描述，可儲存感測結果資訊1541、1542、1544、1545、1546及1547以用於藉由記憶體裝置200執行之其他活動(諸如完成該編程或調整一編程速率及重複所選擇之記憶體單元之一些或全部之編程)。
圖16展示根據本發明之一實施例之一記憶體裝置中之一編程操作之一方法1600之一流程圖。方法1600可用以編程上文參考圖1至圖15描述之一記憶體裝置(例如，記憶體裝置100或200)之記憶體單元。因此，方法1600可包含上文參考圖2至圖15描述之活動及編程操作。
如圖16中所示，活動1610可包含編程一記憶體單元。活動1620可包含判定該記憶體單元之臨限電壓值。判定該臨限電壓值可包含對該記憶體單元判定是否VtPPVi 及VtPVi 。方法1600可基於用以產生在判定條件VtPPVi 及VtPVi 期間施加於該記憶體單元之一存取線之一信號(例如，VRAMP )之數位資訊(例如，資訊IN)之不同值來判定是否VtPPVi 及VtPVi 。
方法1600可包含判定是否VtPPVi 之活動1630及判定是否VtPVi 之活動1640。若皆滿足此等條件，則方法1600可在活動1650處完成編程該記憶體單元。若在活動1630中滿足條件VtPPVi 且在活動1640中不滿足條件VtPVi (例如，PPVi VtPVi )，則方法1600可執行活動1660以調整一編程速率。例如，當方法1600在活動1670處重複編程該記憶體單元時，方法1600可調整施加於與該記憶體單元相關聯之一感測線之一電壓。在活動1630中，若不滿足條件VtPPVi ，則方法1600亦可執行活動1670以在活動1670處重複該記憶體單元之編程，而不執行活動1660。方法1600可重複活動1620、1630、1640、1650、1660及1670之一或多者直到滿足條件VtPVi 。
如此處參考圖16所描述，可以類似或相同方式編程方法1600中使用之記憶體裝置之其他記憶體單元。方法1600可包含上文參考圖2至圖15描述之額外活動及編程操作。
設備(例如，記憶體裝置100及200)之圖解旨在提供對各種實施例之結構之一大體瞭解，且不旨在提供對可利用本文描述之該等結構之設備及系統之全部元件及特徵之一完整描述。
任何上文描述之組件可以包含經由軟體之模擬之若干方式實施。因此，上文描述之設備(例如，記憶體裝置100之一部分或該整個記憶體裝置100及記憶體裝置200之一部分或該整個記憶體裝置200)在本文的特徵皆在於「模組」。根據設備(例如，記憶體裝置100及200)之架構的需要及酌情考慮各種實施例之特定實施方案，此等模組可包含硬體電路、單處理器電路及/或多處理器電路、記憶體電路、軟體編程模組及物體及/或韌體及其等之組合。例如，此等模組可包含於一系統操作模擬封裝(諸如一軟體電信號模擬封裝、一功率使用及範圍模擬封裝、一電容電感模擬封裝、一功率/熱耗散模擬封裝、一信號傳輸接收模擬封裝及/或用以操作或模擬各種潛在實施例之操作之軟體與硬體之一組合)中。
各種實施例之設備及系統可包含高速電腦中使用之電子電路、通信及信號處理電路、單處理器或多處理器模組、單一嵌入式或多個嵌入式處理器、多核處理器、資料開關及包含多層之特定應用模組、多晶片模組或可包含於高速 電腦中使用之電子電路、通信及信號處理電路、單處理器或多處理器模組、單一嵌入式或多個嵌入式處理器、多核處理器、資料開關及包含多層之特定應用模組、多晶片模組中。此等設備及系統可進一步經包含作為多種電子系統(諸如電視、蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、手持型電腦、平板型電腦等等)、工作站、收音機、視訊播放器、音訊播放器(例如，動態影像專家群壓縮標準音訊層3(MP3)播放器)、運載工具、醫療裝置(例如，心臟監測器、血壓監測器等等)、視訊轉換器及其他)內之子組件。
上文參考圖1至圖16描述之實施例包含記憶體裝置及編程該記憶體裝置之記憶體單元之方法。一此方法可包含施加一信號至與一記憶體單元相關聯之一線，該信號係基於數位資訊而產生。該方法亦可包含基於該數位資訊之值及當施加該信號於該線時判定該記憶體單元之一臨限電壓值是否達到一第一電壓值及一第二電壓值。描述包含額外的記憶體裝置及方法之其他實施例。
該上文描述及該等圖式圖解本發明之一些實施例以使熟習此項技術者能夠實踐本發明之實施例。其他實施例可併有結構、邏輯、電、程序及其他變化。實例僅僅代表可能變動。一些實施例之部分及特徵可包含於其他實施例之部分及特徵中或可用其他實施例之部分及特徵替代。熟習此項技術者在閱讀並理解上文描述後將明白許多其他實施例。
100‧‧‧記憶體裝置
102‧‧‧記憶體陣列
103‧‧‧記憶體單元
104‧‧‧存取線
105‧‧‧感測線
107‧‧‧列存取電路
108‧‧‧行存取電路
110‧‧‧終端
111‧‧‧終端
112‧‧‧位址暫存器
114‧‧‧資料輸入/輸出電路
116‧‧‧控制電路
118‧‧‧錯誤校正單元
120‧‧‧儲存單元
200‧‧‧記憶體裝置
210‧‧‧記憶體單元
211‧‧‧記憶體單元
212‧‧‧記憶體單元
213‧‧‧記憶體單元
231‧‧‧電晶體
232‧‧‧電晶體
240‧‧‧列
241‧‧‧列
242‧‧‧列
243‧‧‧列
244‧‧‧行
245‧‧‧行
246‧‧‧行
247‧‧‧行
260‧‧‧存取線
261‧‧‧存取線
262‧‧‧存取線
263‧‧‧存取線
270‧‧‧感測線
271‧‧‧感測線
272‧‧‧感測線
273‧‧‧感測線
280‧‧‧感測放大器
281‧‧‧感測放大器
282‧‧‧感測放大器
283‧‧‧感測放大器
291‧‧‧線
400‧‧‧臨限電壓值範圍
401‧‧‧臨限電壓值範圍
402‧‧‧臨限電壓值範圍
403‧‧‧臨限電壓值範圍
404‧‧‧臨限電壓值範圍
405‧‧‧臨限電壓值範圍
406‧‧‧臨限電壓值範圍
407‧‧‧臨限電壓值範圍
412‧‧‧區域
600‧‧‧圖表
601‧‧‧部分
602‧‧‧部分
605‧‧‧部分
607‧‧‧部分
701‧‧‧時間間隔
702‧‧‧時間間隔
703‧‧‧時間間隔
711‧‧‧時間間隔
712‧‧‧時間間隔
713‧‧‧時間間隔
721‧‧‧時間間隔
722‧‧‧時間間隔
723‧‧‧時間間隔
731‧‧‧偏移值
732‧‧‧偏移值
733‧‧‧偏移值
805‧‧‧編程控制器
821‧‧‧電壓產生器
822‧‧‧電壓產生器
823‧‧‧數位轉類比轉換器(DAC)
841‧‧‧產生器
851‧‧‧比較器
861‧‧‧目標臨限電壓值(VT)資料單元
901‧‧‧時間間隔
902‧‧‧時間間隔
903‧‧‧時間間隔
911‧‧‧時間間隔
912‧‧‧時間間隔
913‧‧‧時間間隔
921‧‧‧時間間隔
922‧‧‧時間間隔
923‧‧‧時間間隔
930‧‧‧不匹配指示
931‧‧‧接近目標匹配指示
932‧‧‧目標匹配指示
934‧‧‧接近目標匹配指示
935‧‧‧目標匹配指示
936‧‧‧接近目標匹配指示
937‧‧‧目標匹配指示
941‧‧‧感測結果資訊
942‧‧‧感測結果資訊
944‧‧‧感測結果資訊
945‧‧‧感測結果資訊
946‧‧‧感測結果資訊
947‧‧‧感測結果資訊
1501‧‧‧時間間隔
1502‧‧‧時間間隔
1503‧‧‧時間間隔
1521‧‧‧時間間隔
1522‧‧‧時間間隔
1523‧‧‧時間間隔
1541‧‧‧感測結果資訊
1542‧‧‧感測結果資訊
1544‧‧‧感測結果資訊
1545‧‧‧感測結果資訊
1546‧‧‧感測結果資訊
1547‧‧‧感測結果資訊
圖1展示根據本發明之一實施例之一記憶體裝置之一方塊圖。
圖2展示根據本發明之一實施例之一記憶體裝置之一部分示意圖。
圖3展示圖解說明根據本發明之一實施例之圖2之記憶體裝置之一編程操作期間施加於與所選擇之記憶體單元相關聯之一存取線之各種信號之例示性值之一圖。
圖4展示根據本發明之一實施例之圖2之記憶體裝置之對應的臨限電壓之臨限電壓值範圍之一實例。
圖5展示圖解說明根據本發明之一實施例之圖3及圖4中所示之臨限電壓值與一信號之間之一關係之圖表。
圖6係展示根據本發明之一實施例之圖5中所示之一些資訊及信號之值之間之一關係之一圖表。
圖7展示根據本發明之一實施例之在圖2之記憶體裝置之一些所選擇之記憶體單元之一例示性編程期間基於圖5及圖6中所示之資訊值藉由該記憶體裝置執行之一些活動。
圖8展示根據本發明之一實施例之圖2之記憶體裝置之另一部分之一部分示意圖。
圖9係展示根據本發明之一實施例之圖2之記憶體裝置之活動之一圖表，該等活動包含在圖8之所選擇之記憶體單元之一例示性編程中判定所選擇之時間間隔期間之一些條件。
圖10係展示根據本發明之一實施例之在參考圖9描述之 例示性編程操作中與一第一記憶體單元相關聯之一些信號之一第一實例之一圖表。
圖11係展示根據本發明之一實施例在參考圖9描述之例示性編程操作中與該第一記憶體單元相關聯之一些信號之一第二實例之一圖表。
圖12係展示根據本發明之一實施例在參考圖9描述之例示性編程操作中與該第一記憶體單元相關聯之一些信號之一第三實例之一圖表。
圖13係展示根據本發明之一實施例在參考圖9描述之例示性編程操作中與一第二記憶體單元相關聯之一些信號之一實例之一圖表。
圖14係展示根據本發明之一實施例在參考圖9描述之例示性編程操作中與一第三記憶體單元相關聯之一些信號之一實例之一圖表。
圖15係展示根據本發明之一實施例之圖2之記憶體裝置之活動之一圖表，該等活動包含在圖8之所選擇之記憶體單元之另一例示性編程中判定所選擇之時間間隔期間之一些條件。
圖16展示根據本發明之一實施例之用於一記憶體裝置中之一編程操作之一方法之一流程圖。
200‧‧‧記憶體裝置
210‧‧‧記憶體單元
212‧‧‧記憶體單元
213‧‧‧記憶體單元
261‧‧‧存取線
270‧‧‧感測線
272‧‧‧感測線
273‧‧‧感測線
280‧‧‧感測放大器
282‧‧‧感測放大器
283‧‧‧感測放大器
291‧‧‧線
805‧‧‧編程控制器
821‧‧‧電壓產生器
822‧‧‧電壓產生器
823‧‧‧數位轉類比轉換器(DAC)
841‧‧‧產生器
851‧‧‧比較器
861‧‧‧目標臨限電壓值(VT)資料單元

Claims (21)

  1. 一種編程一記憶體裝置之方法，其包括：施加一信號於與該記憶體裝置之一記憶體單元相關聯之一線，該信號係基於數位資訊而產生；當該數位資訊具有一第一值時且當施加該信號於該線時判定該記憶體單元是否接近一目標狀態；及當該數位資訊具有一第二值時且當施加該信號於該線時判定該記憶體單元是否已達到該目標狀態，其中該數位資訊包含按循序順序產生之複數個值，該數位資訊之該第一值對應於該複數個值中之一第一值，該數位資訊之該第二值對應於該複數個值中之一第二值，且其中該第二值與該第一值之間之一差為2。
  2. 如請求項1之方法，其中判定該記憶體單元是否接近一目標狀態包括判定該記憶體單元之一臨限電壓值是否已達到一第一電壓值，且其中判定該記憶體單元是否已達到該目標狀態包括判定該記憶體單元之該臨限電壓值是否已達到一第二電壓值，其中該第二電壓值大於該第一電壓值。
  3. 如請求項1之方法，其進一步包括若該記憶體單元接近該目標狀態，則調整該記憶體單元之一編程速率。
  4. 如請求項1之方法，其進一步包括若該記憶體單元已達到該目標狀態，則完成該記憶體單元之編程。
  5. 如請求項1之方法，其進一步包括若該記憶體單元未接近該目標狀態且還未達到該目標狀態，則增加該記憶體 單元之編程速率。
  6. 如請求項1之方法，其中該數位資訊之該第二值對應於該記憶體單元之一目標臨限電壓值。
  7. 如請求項1之方法，其中該信號包含基於該數位資訊之該第一值產生之一值，且該信號之該值小於該第一電壓值。
  8. 如請求項7之方法，其中該信號包含基於該數位資訊之該第二值產生之一額外值，其中該額外值小於該第二電壓值。
  9. 如請求項2之方法，其進一步包括：在施加該信號於該線之前改變該記憶體單元之一臨限電壓值。
  10. 一種編程一記憶體裝置之方法，其包括：在一第一時間間隔及一第二時間間隔期間施加一信號於與該記憶體裝置之一記憶體單元相關聯之一第一線，該信號在該第一時間間隔期間具有基於數位資訊之一第一值產生之一第一值，且該信號在該第二時間間隔期間具有基於數位資訊之一第二值產生之一第二值；在該第一時間間隔期間感測與該記憶體單元相關聯之一第二線上之一信號以提供指示該記憶體單元之一狀態與該信號之該第一值之間之一關係之第一感測結果資訊；及在該第二時間間隔期間感測該第二線上之該信號以提供指示該記憶體單元之該狀態與該信號之該第二值之間 之一關係之第二感測結果資訊，其中該數位資訊不同於該記憶體單元之該狀態。
  11. 如請求項10之方法，其中該記憶體單元之該狀態包括該記憶體單元之一臨限電壓值。
  12. 如請求項10之方法，其進一步包括：若該第二感測結果指示該記憶體單元之該狀態小於該第二值，則改變該記憶體單元之該狀態。
  13. 如請求項11之方法，其進一步包括：在一編程操作期間施加一額外信號於該第一線以改變該記憶體單元之該臨限電壓值；及若該第一感測結果資訊指示在施加該額外信號於該第一線之前該記憶體單元之該臨限電壓值大於該第一值，則在該記憶體單元之一編程期間施加大於零伏特之一電壓於該第二線。
  14. 如請求項10之方法，其中該第二值大於該第一值，且該第二值包含該記憶體單元之一目標臨限電壓值。
  15. 一種編程一記憶體裝置之方法，其包括：在一第一時間間隔及一第二時間間隔期間施加一信號於與該記憶體裝置之一記憶體單元相關聯之一第一線，該信號在該第一時間間隔期間具有對應於數位資訊之一第一值之一第一值，且該信號在該第二時間間隔期間具有對應於數位資訊之一第二值之一第二值；在該第一時間間隔期間感測與該記憶體單元相關聯之一第二線上之一信號以提供指示該記憶體單元之一狀態 與該第一值之間之一關係之第一感測結果資訊；在該第二時間間隔期間感測該第二線上之該信號以提供指示該記憶體單元之該狀態與該第二值之間之一關係之第二感測結果資訊；儲存該第一感測結果資訊；及儲存該第二感測結果資訊。
  16. 一種記憶體設備，其包括：記憶體單元；及一模組，該模組：產生一第一序列值及一第二序列值；當該等第一序列值中之一所選擇之值匹配對應於該等記憶體單元中之一所選擇之記憶體單元之一目標臨限電壓值之一值時判定該所選擇之記憶體單元之一臨限電壓值是否已達到一第一值；及當該等第二序列值中之一所選擇之值匹配對應於該所選擇之記憶體單元之該目標臨限電壓值之該值時判定該所選擇之記憶體單元之該臨限電壓值是否已達到一第二值。
  17. 如請求項16之設備，其中該模組經組態以在該所選擇之記憶體單元之該臨限電壓值小於該第一值之情況下，在該所選擇之記憶體單元之一編程期間施加一第一電壓於與該所選擇之記憶體單元相關聯之一感測線，且該模組經組態以在該所選擇之記憶體單元之該臨限電壓值大於該第一值且小於該第二值之情況下，在該所選擇之記憶 體單元之該編程期間施加一第二電壓於該感測線。
  18. 如請求項17之設備，其中該模組經組態以在該所選擇之記憶體單元之該臨限電壓值已達到該第二值時施加一第三電壓於該感測線。
  19. 如請求項16之設備，其中該第二值包含該目標臨限電壓值。
  20. 如請求項16之設備，其中該模組經進一步組態以：在該等第一序列值中之該所選擇之值匹配對應於該等記憶體單元之一額外選擇之記憶體單元之一目標臨限電壓值之一值時判定該額外選擇之記憶體單元之一臨限電壓值是否已達到一第三值；及在該等第二序列值中之該所選擇之值匹配對應於該額外選擇之記憶體單元之該目標臨限電壓值之該值時判定該額外選擇之記憶體單元之該臨限電壓值是否已達到一第四值。
  21. 如請求項20之設備，其中該第三值等於該第一值且該第四值等於該第二值。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8917553B2 (en) 2011-03-25 2014-12-23 Micron Technology, Inc. Non-volatile memory programming
US9396791B2 (en) 2014-07-18 2016-07-19 Micron Technology, Inc. Programming memories with multi-level pass signal
KR102148512B1 (ko) 2017-09-01 2020-08-27 주식회사 엘지화학 양극 활물질의 제조방법 및 이를 이용한 양극 활물질 및 리튬 이차전지
JP6501325B1 (ja) * 2018-01-30 2019-04-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US11488677B2 (en) 2020-12-10 2022-11-01 Micron Technology, Inc. Distributed compaction of logical states to reduce program time

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200627456A (en) * 2004-10-14 2006-08-01 Sharp Kk Method for determining programming voltage of nonvolatile memory
US20090052256A1 (en) * 2007-08-20 2009-02-26 Pantas Sutardja Threshold voltage digitizer for array of programmable threshold transistors
US20090129157A1 (en) * 2007-11-20 2009-05-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for controlling threshold value in nonvolatile semiconductor memory device
US20090207657A1 (en) * 2008-02-15 2009-08-20 Satoru Tamada Multi level inhibit scheme
US20100039863A1 (en) * 2008-08-14 2010-02-18 Vishal Sarin Mitigation of runaway programming of a memory device
US20100115176A1 (en) * 2008-10-30 2010-05-06 Vishal Sarin Data transfer and programming in a memory device
US20110007571A1 (en) * 2009-07-13 2011-01-13 Samsung Electronics Co., Ltd. Nonvolatile memory devices and program methods thereof in which a target verify operation and a pre-pass verify operation are performed simultaneously using a common verify voltage

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10177795A (ja) * 1996-12-13 1998-06-30 Sony Corp 不揮発性半導体記憶装置
IT1303204B1 (it) 1998-11-27 2000-10-30 St Microelectronics Srl Metodo di programmazione di celle di memoria non volatile ad elevataprecisione, con velocita' di programmazione ottimizzata.
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
JP3987715B2 (ja) * 2001-12-06 2007-10-10 富士通株式会社 不揮発性半導体メモリおよび不揮発性半導体メモリのプログラム電圧制御方法
US6882567B1 (en) 2002-12-06 2005-04-19 Multi Level Memory Technology Parallel programming of multiple-bit-per-cell memory cells on a continuous word line
US6869812B1 (en) 2003-05-13 2005-03-22 Heng Liu High power AllnGaN based multi-chip light emitting diode
JP4130784B2 (ja) * 2003-05-29 2008-08-06 日本電信電話株式会社 多値メモリ回路
KR100635203B1 (ko) 2004-05-14 2006-10-16 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 장치 및 그 구동 방법
ITRM20050310A1 (it) 2005-06-15 2006-12-16 Micron Technology Inc Convergenza a programmazione selettiva lenta in un dispositivo di memoria flash.
KR100624300B1 (ko) 2005-06-29 2006-09-19 주식회사 하이닉스반도체 프로그램 시간을 감소시키는 플래시 메모리 장치의프로그램 동작 제어 방법
JP2007213664A (ja) 2006-02-08 2007-08-23 Nec Electronics Corp 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の書込み方法
ITRM20070167A1 (it) 2007-03-27 2008-09-29 Micron Technology Inc Non-volatile multilevel memory cell programming
US7599224B2 (en) 2007-07-03 2009-10-06 Sandisk Corporation Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
JP2009301679A (ja) * 2008-06-17 2009-12-24 Vantel Corp 不揮発性半導体記憶装置とその書き込み方法
US8064252B2 (en) 2008-11-21 2011-11-22 Micron Technology, Inc. Multi-pass programming in a memory device
US8289779B2 (en) * 2010-03-31 2012-10-16 Micron Technology, Inc. Memory cell sensing device equipped with a ramp voltage generator using a digital-to-analog converter (DAC) and counters, and sensing methods thereof
KR20120005828A (ko) 2010-07-09 2012-01-17 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
US8917553B2 (en) 2011-03-25 2014-12-23 Micron Technology, Inc. Non-volatile memory programming
KR101772578B1 (ko) * 2011-04-19 2017-08-30 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200627456A (en) * 2004-10-14 2006-08-01 Sharp Kk Method for determining programming voltage of nonvolatile memory
US20090052256A1 (en) * 2007-08-20 2009-02-26 Pantas Sutardja Threshold voltage digitizer for array of programmable threshold transistors
US20090129157A1 (en) * 2007-11-20 2009-05-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for controlling threshold value in nonvolatile semiconductor memory device
US20090207657A1 (en) * 2008-02-15 2009-08-20 Satoru Tamada Multi level inhibit scheme
US20100039863A1 (en) * 2008-08-14 2010-02-18 Vishal Sarin Mitigation of runaway programming of a memory device
US20100115176A1 (en) * 2008-10-30 2010-05-06 Vishal Sarin Data transfer and programming in a memory device
US20110007571A1 (en) * 2009-07-13 2011-01-13 Samsung Electronics Co., Ltd. Nonvolatile memory devices and program methods thereof in which a target verify operation and a pre-pass verify operation are performed simultaneously using a common verify voltage

Also Published As

Publication number Publication date
JP6101679B2 (ja) 2017-03-22
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WO2012135060A3 (en) 2012-12-06
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JP2014512064A (ja) 2014-05-19
EP2689424B1 (en) 2021-09-08
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EP2689424A2 (en) 2014-01-29
KR20140017616A (ko) 2014-02-11
CN103460297A (zh) 2013-12-18

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