TWI504998B - 顯示裝置 - Google Patents

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TWI504998B TW099141730A TW99141730A TWI504998B TW I504998 B TWI504998 B TW I504998B TW 099141730 A TW099141730 A TW 099141730A TW 99141730 A TW99141730 A TW 99141730A TW I504998 B TWI504998 B TW I504998B
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Description

顯示裝置
本發明之技術領域關於顯示裝置，由其關於可體現多灰階顯示之顯示裝置。
以包括非結晶矽或多晶矽之電晶體驅動之顯示裝置已被主要使用。然而，因電晶體之關閉狀態電流的影響，難以於該些顯示裝置中體現多灰階顯示。
有關顯示裝置中像素之範例，圖12描繪包括電晶體100、液晶元件110及儲存電容器120之像素。電晶體100為非結晶矽電晶體或多晶矽電晶體。在每一像素中，來自電晶體100之影像資料被寫入液晶元件110及儲存電容器120，使得液晶元件110具電場；因此，可顯示影像。
然而，累積於液晶元件110及儲存電容器120中之電荷，因電晶體100之關閉狀態電流而放電，且像素之電壓因此波動。
在每一像素中，儲存電容器C、電壓波動V、關閉狀態電流i及保持時間T滿足CV=iT之關係。因此，若電晶體100之關閉狀態電流i設定為0.1[pA]，儲存電容器120之靜電電容C設定為0.1[pF]，及一訊框期間T設定為16.6[ms]，因為靜電電容與電壓波動之積等於關閉狀態電流與保持時間之積，所以一訊框期間內像素之電壓波動V為16.6[mV]。
假設顯示裝置具有256(=28 )灰階，且像素之液晶元件的最大驅動電壓為5[V]。在此狀況下，1灰階之灰階電壓為約20[mV]。換言之，像素之電壓波動V=16.6[mV]，其係於相應於約1灰階之灰階電壓波動的上述計算中獲得。
此外，假設顯示裝置具有1024(=210 )灰階。在此狀況下，1灰階之灰階電壓為約5[mV]。因此，相應於約4灰階之波動的像素之電壓波動V=16.6[mV]，因而因關閉狀態電流之電壓波動的影響無法忽略。
在專利文獻1中，已提出包括多晶矽電晶體之顯示裝置。
[參考文獻] [專利文獻]
[專利文獻1]日本公開專利申請案No. H8-110530
本發明之目標為提供一種顯示裝置，其可藉由減少像素之電壓波動而體現多灰階顯示。
依據本發明之一實施例，顯示裝置包括複數源極信號線；經提供而與源極信號線交叉之複數閘極信號線；及像素電極，其經由包括氧化物半導體之電晶體而被施加源極信號線之信號電壓，且係提供於源極信號線與閘極信號線之交叉部分附近；其中在提供於一對鄰近源極信號線之間的像素電極中，其邊緣部分與源極信號線之邊緣部分重疊，且與源極信號線之一的重疊面積實質上等於與另一源極信號線的重疊面積。
氧化物半導體為固有或實質上固有，且電晶體之每單位通道寬度的關閉狀態電流為100 aA/μm或更低(「a」代表10-18 )，較佳地為1 aA/μm或更低，及更佳地為1 zA/μm或更低(「z」代表10-21 )。請注意，在本說明書中，「固有」乙詞係指半導體之狀態，其中載子濃度為低於1×1012 /cm3 ，及「實質上固有」之狀態係指半導體之狀態，其中載子濃度為大於或等於1×1012 /cm3 及低於1×1014 /cm3 。
可藉由減少像素之電壓波動而體現多灰階顯示。此外，可提供具有高品質顯示之顯示裝置，其中藉由減少信號線與像素電極之間寄生電容的影響，可抑制串擾等。
以下將參照圖式說明文中所揭露之本發明的實施例。請注意，本發明不侷限於下列說明，且熟悉本技藝之人士可輕易地理解，在不偏離本發明之目的及範圍下，可以各種方式改變本發明之模式及細節。因此，應注意的是本發明不應解譯為侷限於實施例之下列說明。
[實施例1]
圖1為平面圖，描繪顯示裝置中像素之結構範例。顯示裝置包括源極信號線10及20、閘極信號線30、電晶體40、儲存電容器50、電容器線60及像素電極70。
在顯示裝置中，提供包括信號線10及20之複數信號線。此外，相對於源極信號線，以矩陣提供包括閘極信號線30之複數閘極信號線。
於源極信號線10與閘極信號線30之交叉部分附近，提供做為開關元件之電晶體40。於鄰近電晶體40處提供儲存電容器50及電容器線60。
形成像素電極70使得其邊緣部分與一對相鄰源極信號線10及20的邊緣部分及一對相鄰閘極信號線30的邊緣部分重疊。
電晶體40為包括氧化物半導體之電晶體。藉由使用固有或實質上固有氧化物半導體，電晶體40之關閉狀態電流被設定為100[aA]或更低，較佳地為1[aA]或更低，更佳地為10[zA]或更低。請注意，若電晶體40之通道寬度W設定為1[μm]並於室溫執行測量，便獲得上述值。
在顯示裝置之像素中，其係於圖1中描繪，電晶體40之關閉狀態電流i、儲存電容器50之靜電電容C、電壓波動V及保持時間T滿足CV=iT之關係。因此，藉由減少電晶體40之關閉狀態電流i，當電晶體40關閉時，可減少電壓波動V。
具體地，若電晶體40之關閉狀態電流i為1[aA]，儲存電容器50之靜電電容C為0.1[pF]，及一訊框期間T為16.6[ms]，因為靜電電容與電壓波動之積等於關閉狀態電流與保持時間之積，因電晶體40之關閉狀態電流的像素之電壓波動V為16.6×10-5 [mV]。
假設顯示裝置具有256(=28 )灰階，且像素之液晶元件的最大驅動電壓為5[V]。在此狀況下，1灰階之灰階電壓為約20[mV]。換言之，像素之電壓波動V=16.6×10-5 [mV]，此係針對約1灰階之灰階電壓而獲得，其極小。
此外，甚至若顯示裝置之灰階位準進一步增加，相較於灰階電壓，像素之電壓波動V極小。換言之，因電晶體40之關閉狀態電流的像素之電壓波動可視為實質上為零。
之後，考量因顯示裝置中液晶元件之洩漏電流的像素之電壓波動V。通常，液晶元件之洩漏電流為約1[fA]；因此，以此值計算電壓波動V而為0.166[mV]。此值意即當顯示裝置之灰階位準達到約30000灰階時，電壓波動V受不利影響。因此，在正常液晶元件中，洩漏電流不會造成任何問題。
由於顯示裝置中像素電極與諸如源極信號線及閘極信號線之信號線重疊，像素電極與該些信號線之間產生寄生電容，因而有時像素電極之電位因耦合寄生電容之電容而改變。
通常，有關顯示裝置中像素電極、源極信號線及閘極信號線之位置關係，依序於基板上提供閘極信號線、源極信號線及像素電極。因此，源極信號線與像素電極之間距離短於閘極信號線與像素電極之間距離。再者，像素之形狀為具有沿源極信號線之方向之長度的矩形；因此，與源極信號線重疊之像素電極的面積大於與閘極信號線重疊之像素電極的面積。因此，源極信號線與像素電極之間寄生電容大於閘極信號線與像素電極之間寄生電容。因而，有關寄生電容之影響，可考量源極信號線與像素電極之間產生之寄生電容。
於包括液晶元件之顯示裝置中執行其中施加用於驅動之交流(AC)電壓的AC驅動，以便避免液晶材料惡化。圖2A至2D為示意圖，各描繪像素之反向模式。圖2A至2D中所描繪之每一反向模式操作，使得所示狀態左右相反。
圖2A描繪訊框反向驅動模式。在訊框反向驅動模式中，每一訊框中所有子像素反向。請注意，因為閃爍所以通常不使用訊框反向驅動方法。圖2B描繪閘極-線反向驅動模式。在閘極-線反向驅動模式中，在每一訊框中，子像素中所有正電極及負電極於列方向反向。圖2C描繪源極-線反向驅動模式。在源極-線反向驅動模式中，在每一訊框中，子像素中所有正電極及負電極於行方向反向。圖2D描繪點反向驅動模式。在點反向驅動模式中，在每一訊框中，交替子像素中所有正電極及負電極反向。
在圖1中所描繪之像素中，藉由源極信號線10及20與像素電極70重疊而產生寄生電容。當使用閘極-線反向驅動模式或點反向驅動模式時，每一閘極信號線30中資料反向；因此，每一閘極線期間(約30μs)輸入源極信號線10及20之信號反向。因此，儘管像素電極70受寄生電容影響，但因為高頻所以此影響人眼無法識別。
另一方面，若為源極-線反向驅動模式，每一訊框期間(約16 ms)輸入源極信號線10及20之信號反向。因此，像素電極70受寄生電容之人眼可識別程度的影響。
下列將以源極-線反向驅動模式為前提進行說明。
在圖5中所描繪之像素的平面圖中，在電晶體40附近像素電極70及源極信號線10未彼此重疊。因此，與源極信號線20重疊之像素電極70的面積大於與源極信號線10重疊之像素電極70的面積。換言之，源極信號線20與像素電極70之間寄生電容大於源極信號線10與像素電極70之間寄生電容。
圖3為電路圖，描繪源極信號線10及20與像素電極70重疊而產生之寄生電容。在圖3中，寄生電容51代表源極信號線10與像素電極70重疊而產生之寄生電容。此外，寄生電容52代表源極信號線20與像素電極70重疊而產生之寄生電容。
在圖3中，儲存電容器50之電容值標示為C50 ；寄生電容51之電容值C51 ；及寄生電容52之電容值C52 。此外，源極信號線10之振幅標示為V10 ，及源極信號線20之振幅標示為V20 。在此狀況下，像素電極70中所發生之振幅ΔV的值於方程式(1)中表示。
[方程式1]
此處，只要源極信號線10之振幅與源極信號線20之振幅相等，V10 =V20 ，方程式(1)可改變為方程式(2)。
[方程式2]
依據方程式(2)只要寄生電容51之電容值等於寄生電容52之電容值，C51= C52 ，像素電極70中所發生之振幅ΔV為0。因此，可避免因像素電極70中所發生之振幅ΔV而落入灰階；因此，可體現多灰階顯示。
為使寄生電容51之電容值與寄生電容52之電容值相等，在圖1中，修剪與源極信號線20重疊之像素電極70中區域80，使得調整重疊面積，即與源極信號線10重疊之像素電極70的面積及與源極信號線20重疊之像素電極70的面積成為相等。請注意，該些面積並不必要嚴格地相同。例如，約10%的面積差異是可接受的。5%以內之差異更佳。
因此，藉由源極信號線10與像素電極70重疊而產生之寄生電容及藉由源極信號線20與像素電極70重疊而產生之寄生電容成為相等。結果，可避免諸如串擾之顯示缺點。
當與源極信號線10重疊之像素電極70的面積及與源極信號線20重疊之像素電極70的面積成為相等時，區域80之位置不侷限於圖1中所描繪。例如，該位置可如圖4中所描繪。為使與源極信號線10重疊之像素電極70的面積及與源極信號線20重疊之像素電極70的面積相等，可形成複數區域80。尤其，基於圖1中所描繪之區域80之位置，該位置相對於源極信號線10與像素電極70未彼此重疊之位置是對稱的；因此，可有效避免顯示不平坦等。
其次，詳細說明用於電晶體40之氧化物半導體。
用做供體之雜質，諸如氫、濕氣、羥基或氫氧化物(亦稱為氫化合物)，被刻意從用於電晶體40之氧化物半導體移除，接著供應於移除該些雜質之步驟中同時減少之氧予用於電晶體40之氧化物半導體。因此，用於電晶體40之氧化物半導體被高度純化而成為電氣i型(固有)。此係為抑制電晶體40之電氣特性波動。
盡可能移除氧化物半導體中所包含之氫；因而氧化物半導體之載子密度為低於1×1014 /cm3 ，較佳地為低於1×1012 /cm3 ，及更佳地為低於1×1010 /cm3 。
在寬帶隙半導體之氧化物半導體中，少數載子之密度低且難以誘發少數載子。因而，可以說在包括氧化物半導體之電晶體中，難以產生隧道電流；因此，關閉狀態電流難以流動。
此外，由於氧化物半導體為寬帶隙半導體，在包括氧化物半導體之電晶體中難以發生碰撞電離及突崩崩潰。因此，可以說包括氧化物半導體之電晶體具有熱載子惡化之抗性。這是因為熱載子惡化主要藉由因突崩崩潰之載子數量增加，及藉由加速至高速之載子注入閘極絕緣膜所造成。
請注意，在本說明書中，關閉狀態電流係指於n通道電晶體之源極與汲極之間流動的電流，當於室溫施加介於-20[V]至-5[V](含)範圍之任意閘極電壓時，n通道電晶體之閾值電壓Vth 為正。請注意，室溫係指15℃至25℃(含)之溫度。
在包括本說明書中所揭露之氧化物半導體的電晶體40中，室溫下每一通道寬度W=1[μm]之關閉狀態電流值為100[aA/μm]或更低，較佳地為1[aA/μm]或更低，及更佳地為10[zA/μm]或更低。
如上述說明，可使用高度純化並成為電氣i型(固有)之氧化物半導體，而提供關閉狀態電流值極小之電晶體。以下說明藉由製造評估元件(亦稱為TEG)而獲得之關閉狀態電流特性的測量結果。
有關所製造之TEG，每一具有L/W=3[μm]/50[μm](膜厚度d：30[nm])之200個電晶體並聯，使得以提供具有L/W=3[μm]/10000[μm]之電晶體。
圖11顯示提供用於TEG之電晶體的傳導屬性[log(Id )-Vg ]。在圖中，水平軸代表閘極電壓Vg [V]之位準，及垂直軸代表汲極電流Id [A]之量。請注意，基板溫度為室溫，且源極與汲極之間電壓Vd 為1[V](圖中虛線)或10[V](圖中實線)。此時，藉由改變源極與閘極之間電壓Vg 從-20[V]至+5[V]而測量源極-汲極電流Id 之轉移特性。
如圖11中所示，在通道寬度W為10000[μm]之電晶體中，當Vd 為1[V]或10[V)時，關閉狀態電流為1×10-13 [A]或更低。此低於或等於測量裝置(半導體參數分析儀，Agilent 4156C，Agilent Technologies Inc.製造)之解析度(100 fA)。每一通道寬度1[μm]之關閉狀態電流值相應於10[aA/μm]。
[實施例2]
在本實施例中，將說明包括固有或實質上固有氧化物半導體之電晶體的結構範例，及其製造方法範例。
圖6A及6B中分別描繪電晶體之平面結構範例及截面結構範例。圖6A為頂閘電晶體之平面圖，及圖6B為沿圖6A之線C1-C2的截面圖。
電晶體410於基板400之上包括絕緣層407、氧化物半導體層412、第一電極(源極電極及汲極電極之一)415a、第二電極(源極電極及汲極電極之另一)415b、閘極絕緣層402及閘極電極411。第一佈線層414a及第二佈線層414b經提供而分別接觸及電性連接第一電極415a及第二電極415b。
請注意，儘管圖6A中電晶體410具有單閘極結構，本發明不侷限於此結構。電晶體可具有多閘極結構，其包括複數閘極電極及複數通道形成區。
其次，將參照圖7A至7E說明電晶體410之製造方法。
首先，於基板400之上形成做為基膜之絕緣層407。
基板400需具有至少夠高耐熱性以支撐之後執行之熱處理。當之後執行之熱處理的溫度高時，較佳地使用具有730℃或更高之應變點之基板。
有關絕緣層407，使用氧化物絕緣層，諸如氧化矽層、氧氮化矽層、氧化鋁層或氧氮化鋁層。絕緣層407可藉由電漿CVD法、濺鍍法等而予形成。為避免絕緣層407包含大量氫，絕緣層407較佳地藉由濺鍍法形成。在本實施例中，藉由濺鍍法形成氧化矽層做為絕緣層407。具體地，基板400被轉移至處理室，導入氫及濕氣移除並包括高純度氧之濺鍍氣體，及使用矽或氧化矽之靶材，藉此於基板400之上形成氧化矽層做為絕緣層407。請注意，基板400於膜形成期間可保持室溫或可加熱。
氧化矽膜之膜形成狀況的具體範例如下：石英(較佳地為人造石英)用做靶材；基板溫度為108℃；靶材與基板400之間距離(T-S距離)為60 mm；壓力為0.4 Pa；高頻電力為1.5 kW；氣體為氧及氬之混合氣體(氧相對於氬之流率比為25 sccm：25 sccm)；及使用RF濺鍍法。氧化矽膜之厚度為100 nm。請注意，矽靶材可用做靶材而取代石英(較佳地為人造石英)靶材。此外，氧氣可用做濺鍍氣體而取代氧及氬之混合氣體。此處，用於形成絕緣層407之濺鍍氣體為高純度氣體，其中諸如氫、水、羥基或氫化物之雜質降低至其濃度可表示為ppm，較佳地為ppb之程度。
此外，較佳的是藉由形成絕緣層407同時移除處理室中剩餘濕氣，而絕緣層407中不包含氫、水、羥基、氫氧化物等。
為移除處理室中剩餘濕氣，可使用捕捉型真空泵。例如，可使用低溫泵、離子泵或鈦昇華泵。此外，有關排空單元，具冷阱之渦輪泵較佳地用於組合。以低溫泵排空之膜形成室較佳，因為氫原子、諸如水(H2 O)之包括氫原子之化合物等從室移除，因而於膜形成室中形成之絕緣層407中幾乎不包括氫原子。
濺鍍法之範例包括RF濺鍍法，其中高頻電源用於濺鍍電源；DC濺鍍法；及脈衝DC濺鍍法，其中以脈衝的方式施加偏壓。RF濺鍍法主要用於若形成絕緣膜，及DC濺鍍法主要用於若形成金屬膜。
此外，亦存在多源濺鍍設備，其中可設定不同材料之複數靶材。基此多源濺鍍設備，可形成堆疊於相同室中之不同材料的膜，或可藉由複數種材料同時於相同室中放電而形成膜。
此外，可使用經提供而具室內磁體系統並用於磁控管濺鍍法之濺鍍設備，或用於ECR濺鍍法之濺鍍設備，其中使用微波產生之電漿而未使用輝光放電。
此外，有關使用濺鍍法之膜形成法，亦存在反應濺鍍法，其中靶材物質與濺鍍氣體成分於膜形成期間彼此化學反應，以形成其薄化合物膜，及偏壓濺鍍法，其中電壓於膜形成期間亦施加於基板。
絕緣層407之結構不侷限於單層結構，而是可為堆疊結構。例如，氮化物絕緣層諸如氮化矽層、氮氧化矽層、氮化鋁層或氮氧化鋁層，及上述氧化物絕緣層依序堆疊於基板400上。
例如，使用矽靶材及藉由導入氫及濕氣移除並包含高純度氮之濺鍍氣體至氧化矽層與基板之間的空間而形成氮化矽層。在此狀況下，類似於氧化矽層，較佳的是形成氮化矽層，同時移除處理室中剩餘濕氣。在氮化矽層形成中，亦可於膜形成期間加熱基板。
其次，氧化物半導體層係以濺鍍法而形成於絕緣層407之上。請注意，其上形成絕緣層407之基板400較佳地於氧化物半導體層形成之前預熱。經由此預熱，諸如氫或濕氣之吸附於基板400之雜質被排除及移除。此係為盡可能避免氧化物半導體層包含氫、濕氣及羥基。
請注意，在藉由濺鍍法而形成氧化物半導體層之前，較佳地藉由反向濺鍍移除附著於絕緣層407表面之灰塵。反向濺鍍係指一種方法，其中在氬氣下高頻電源用於施加電壓至基板側，以便於基板附近產生電漿而修改表面。期間電壓未施加於靶材側。
有關用於形成氧化物半導體之靶材，可使用包括氧化鋅做為其主要成分之金屬氧化物靶材。例如，可使用具In2 O3 ：Ga2 O3 ：ZnO=1：1：1[摩爾比]等之組成比例的靶材。另一方面，可使用具有In2 O3 ：Ga2 O3 ：ZnO=1：1：2[摩爾比]或In2 O3 ：Ga2 O3 ：ZnO=1：1：4[摩爾比]之組成比例的金屬氧化物靶材。此外，可使用包括2重量%至10重量%(含)之SiO2 的金屬氧化物靶材。氧化物半導體靶材之填充率可為90%至100%(含)，較佳地為95%至99.9%(含)。基於使用具高填充因子之氧化物半導體靶材，所形成之氧化物半導體層可具有高密度。
請注意，氧化物半導體層可於稀有氣體(典型為氬)、氧氣、或稀有氣體及氧之混合氣體中形成。對於氧化物半導體層之膜形成，其中諸如氫、水、羥基或氫化物之雜質減少至其濃度可以ppm表示，較佳地為ppb之程度的高純度氣體用做濺鍍氣體。
基板400保持於處理室中，其中剩餘濕氣移除並保持減壓，並使用金屬氧化物做為靶材而於基板400之上形成氧化物半導體層。在膜形成時，導入氫及濕氣移除之濺鍍氣體做為濺鍍氣體。為移除處理室中剩餘濕氣，較佳地使用捕捉型真空泵。例如，較佳地使用低溫泵、離子泵或鈦昇華泵。排空單元可為具冷阱之渦輪泵。在以低溫泵排空之膜形成室中，移除氫原子、諸如水(H2 O)之包含氫之化合物(更佳地連同包含碳原子之化合物)等，藉此可減少膜形成室中所形成之氧化物半導體層中所包含之雜質的濃度。此外，於氧化物半導體層之膜形成期間，基板溫度可保持室溫或可提升至低於400℃之溫度。
氧化物半導體層之膜形成狀況的範例如下：基板溫度為室溫；基板與靶材之間距離為110 mm；壓力為0.4 Pa；直流(DC)電源為0.5 kW；及氣體為氧及氬之混合氣體(氧相對於氬之流率比為15 sccm：30 sccm)。請注意，因為可減少灰塵且膜厚度可均勻，所以脈衝直流(DC)電源較佳。氧化物半導體層之厚度較佳地為2 nm至200 nm(含)，更佳地為5 nm至30 nm(含)。請注意，氧化物半導體層之適當厚度隨氧化物半導體材料而改變；因此，可依據材料而適當決定厚度。
儘管於特定範例中三元金屬氧化物之In-Ga-Zn-O基氧化物被用做氧化物半導體，亦可使用下列氧化物半導體：四元金屬氧化物之In-Sn-Ga-Zn-O；三元金屬氧化物之In-Sn-Zn-O、In-Al-Zn-O、Sn-Ga-Zn-O、Al-Ga-Zn-O或Sn-Al-Zn-O；二元金屬氧化物之In-Zn-O、Sn-Zn-O、Al-Zn-O、Zn-Mg-O、Sn-Mg-O或In-Mg-O；In-O；Sn-O；Zn-O等。上述氧化物半導體可包含矽。該些氧化物半導體層可為非結晶或結晶。此外，該些氧化物半導體層可為非單晶或單晶。
請注意，有關氧化物半導體層，亦可使用以InMO3 (ZnO)m (m>0)表示之薄膜。此處，M代表選自Ga、Al、Mn及Co之一或多項金屬元素。例如，Ga、Ga及Al、Ga及Mn、或Ga及Co可提供做為M。
接著，氧化物半導體層經由第一光刻步驟而被處理為島形氧化物半導體層412(詳圖7A)。請注意，可以噴墨法形成用於形成島形氧化物半導體層412之抗蝕罩。以噴墨法形成抗蝕罩不需光罩；因而，可減少製造成本。
請注意，氧化物半導體層之蝕刻可為乾式蝕刻、濕式蝕刻、或濕式蝕刻及乾式蝕刻二者。
若為乾式蝕刻，可使用平行板反應離子蝕刻(RIE)法或電感耦合電漿(ICP)蝕刻法。為將膜蝕刻為所需形狀，便適當調整蝕刻狀況(例如施加於線圈狀電極之電量、施加於基板側電極之電量、基板側電極之溫度等)。
有關用於乾式蝕刻之蝕刻氣體，包括氯之氣體(氯基氣體，諸如氯(Cl2 )、氯化硼(BCl3 )、氯化矽(SiCl4 )或四氯化碳(CCl4 ))較佳，但亦可使用包含氟之氣體(氟基氣體，諸如四氟化碳(CF4 )、氟化硫(SF6 )、三氟化氮(NF3 )或三氟甲烷(CHF3 ))；溴化氫(HBr)；氧(O2 )等。另一方面，可使用任一該些氣體附加諸如氦(He)或氬(Ar)之稀有氣體。
有關用於濕式蝕刻之蝕刻劑，可使用藉由混合磷酸、乙酸及硝酸所獲得之溶液、過氧化氨混合物(31重量%過氧化氫溶液：28重量%氨水：水=5：2：2)等。此外，亦可使用ITO07N(KANTO CHEMICAL CO.,INC.製造)。可依據氧化物半導體之材料而適當調整蝕刻狀況(例如，蝕刻劑、蝕刻時間及溫度)。
若為濕式蝕刻，藉由清潔連同蝕刻掉之材料而移除蝕刻劑。包括蝕刻劑及蝕刻掉之材料的廢液可純化，且材料可再使用。當氧化物半導體層中所包括之材料(例如，諸如銦之稀有金屬)，從蝕刻後廢液匯集及再使用時，資源可有效地使用。
在本實施例中，以磷酸、乙酸及硝酸之混合溶液做為蝕刻劑之濕式蝕刻法，氧化物半導體層被處理為島形氧化物半導體層412。
其次，於氧化物半導體層412上執行第一熱處理。第一熱處理之溫度為400℃至750℃(含)，較佳地高於或等於400℃及低於基板之應變點。此處，基板被導入熱處理設備之一的電熔爐，並於氮氣中以450℃於氧化物半導體層上執行熱處理達1小時。經由第一熱處理，可從氧化物半導體層412移除氫、水、羥基等。
請注意，熱處理設備不侷限於電熔爐，而是可包括一種裝置，用於藉由來自諸如電阻加熱元件之加熱元件的熱傳導或熱輻射而加熱將處理之目標。例如，可使用快速熱降火(RTA)設備，諸如氣體快速熱降火(GRTA)設備或燈快速熱降火(LRTA)設備。LRTA設備為一種設備，用於藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射光的輻射(電磁波)而加熱將處理之目標。GRTA設備為用於使用高溫氣體而執行熱處理之設備。有關該氣體，可使用惰性氣體(典型地為諸如氬之稀有氣體)或氮氣。
例如，有關第一熱處理，可執行GRTA程序如下：基板被移入被加熱至650℃至700℃高溫之惰性氣體，加熱達若干分鐘，並取出加熱至高溫之惰性氣體。GRTA程序能於短時間實施高溫熱處理。
在第一熱處理中，較佳的是氣體中未包含水、氫等。此外，被導入熱處理設備之諸如氮、氦、氖或氬之惰性氣體較佳地具有6N(99.9999%)或更高之純度，更佳地為7N(99.99999%)或更高(即，雜質之濃度為1 ppm或更低，較佳地為0.1 ppm或更低)。
請注意，依據第一熱處理之狀況或氧化物半導體層之材料，氧化物半導體層412可結晶為微晶或多晶。例如，氧化物半導體層可結晶成為微晶氧化物半導體層，具有80%或更高之結晶程度。請注意，島形氧化物半導體層412可為甚至在第一熱處理後無結晶之非結晶氧化物半導體層。此外，島形氧化物半導體層412可成為氧化物半導體層，其中微結晶部分(粒徑為1 nm至20 nm(含)，典型為2 nm至4 nm(含))被混入非結晶氧化物半導體層。
氧化物半導體層之第一熱處理可於被處理為島形氧化物半導體層之前於氧化物半導體層上執行。在此狀況下，於第一熱處理之後，基板被取出熱處理設備並歷經第一光刻步驟。另一方面，第一熱處理可於源極電極及汲極電極堆疊於氧化物半導體層上之後執行。以類似方式，第一熱處理可於閘極絕緣層形成於源極電極及汲極電極上之後執行。
儘管主要係為從氧化物半導體層移除諸如氫、水及羥基之雜質的目的而執行第一熱處理，但其可能於熱處理產生氧化物半導體層中缺氧。因此，第一熱處理之後較佳地進行供氧處理。具體地，例如可於氧氣或氮及氧之混合氣體(例如，氮相對於氧之體積比為4：1)下執行熱處理，做為第一熱處理之後的供氧處理。此外，亦可使用氧氣下電漿處理。
第一熱處理具有氧化物半導體層上脫水或脫氫之效果。
其次，於絕緣層407及氧化物半導體層412之上形成導電膜。導電膜可以濺鍍法或真空蒸發法予以形成。導電層可使用選自鋁、銅、鉻、鉭、鈦、鉬、鎢、及釔之金屬材料；包含任一該些金屬材料做為其成分之合金材料；導電金屬氧化物等而予形成。此外，為避免產生凸起或晶鬚，例如亦可使用添加諸如矽、鈦、鉭、鎢、鉬、鉻、釹、鈧或釔之元素至鋁材料。在此狀況下，可改進耐熱性。有關導電金屬氧化物，可使用氧化銦(In2 O3 )、氧化錫(SnO2 )、氧化鋅(ZnO)、氧化銦-氧化錫合金(In2 O3 -SnO2 ，縮寫為ITO)、氧化銦-氧化鋅合金(In2 O3 -ZnO)、或包括矽或氧化矽之金屬氧化物材料。
此外，導電膜可具有單層結構或二或更多層之堆疊結構。例如可提供包括矽之鋁膜的單層結構；鋁膜及堆疊於上之鈦膜的雙層結構；鈦膜、堆疊於上之鋁膜、及堆疊於上之鈦膜的三層結構等。導電膜可具有一種結構，其中鋁、銅等金屬層及鉻、鉭、鈦、鉬、鎢等高熔點金屬層相堆疊。
在本實施例中，以濺鍍法形成具有150 nm厚度之鈦膜做為導電膜。
其次，經由第二光刻步驟，於導電膜之上形成抗蝕罩，並執行選擇性蝕刻，藉此形成第一電極415a及第二電極415b。之後，移除抗蝕罩(詳圖7B)。第一電極415a做為源極電極及汲極電極之一，同時第二電極415b做為源極電極及汲極電極之另一。此處，當第一電極415a及第二電極415b較佳地蝕刻而具有錐形端部時，將改進形成於其上之閘極絕緣層的覆蓋。請注意，可以噴墨法形成用於形成第一電極415a及第二電極415b之抗蝕罩。以噴墨法形成抗蝕罩不需光罩；因而，可減少製造成本。
請注意，為避免氧化物半導體層412於導電膜蝕刻時被移除，而其下絕緣層407暴露，需適當調整其材料及導電膜之蝕刻狀況。因此，在本實施例中，In-Ga-Zn-O基氧化物半導體被用做氧化物半導體層412，鈦膜被用做導電膜，及過氧化氨混合物(31重量%過氧化氫溶液：28重量%氨水：水=5：2：2)被用做鈦膜之蝕刻劑，使得氧化物半導體層412之一部分不被蝕刻。然而，本發明不侷限於此結構。換言之，氧化物半導體層412之一部分可經由第二光刻步驟蝕刻，且亦可形成具有槽(凹部)之氧化物半導體層。
紫外光、KrF雷射光或ArF雷射光可用於第二光刻步驟中形成抗蝕罩之曝光。之後將形成之電晶體的通道長度L，取決於氧化物半導體層412上彼此相鄰的第一電極415a之下端部與第二電極415b之下端部之間之間格寬度。請注意，當執行曝光時，若通道長度L短於25 nm，具有若干奈米至數十奈米之極短波長的遠紫外光於第二光刻步驟中用於形成抗蝕罩之曝光。以遠紫外光之曝光，導致高解析度及大深度聚焦。因此，之後將形成之電晶體之通道長度L，可設定為10 nm至1000 nm(含)。在此狀況下，可達成電晶體之操作速度提升，此外，因極小關閉狀態電流值，可達成電晶體之電力消耗減少。
接著，於絕緣層407、氧化物半導體層412、第一電極415a及第二電極415b之上形成閘極絕緣層402(詳圖7C)。
閘極絕緣層402可以電漿CVD法、濺鍍法等形成而具有單層結構，或包括氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層及氧化鋁層之任一之堆疊結構。
閘極絕緣層402較佳地以其中不包括氫之方式予以形成。因而，閘極絕緣層402較佳地以濺鍍法形成，其中於膜形成期間盡可能減少氣體中之氫。若以濺鍍法形成氧化矽膜，使用矽靶材或石英靶材做為靶材，及氧或氧及氬之混合氣體用做濺鍍氣體。
閘極絕緣層402可具有一種結構，其中氧化矽層及氮化矽層以此順序堆疊於基板400之上。例如，可形成具有5 nm至300 nm(含)厚度之氧化矽層(SiOx (x>0))做為第一閘極絕緣層，及可於第一閘極絕緣層之上形成具有50 nm至200 nm(含)厚度之氮化矽層(SiNy (y>0))做為第二閘極絕緣層，以提供具有100 nm厚度之閘極絕緣層。在本實施例中，以RF濺鍍法在0.4 Pa壓力，1.5 kW高頻電源，及氧及氬之混合氣體(氧相對於氬之流量比為1：1(每一流率為25 sccm))下，形成具有100nm厚度之氧化矽層。
其次，經由第三光刻步驟形成抗蝕罩，並執行選擇性蝕刻以移除閘極絕緣層402之一部分，藉此形成抵達第一電極415a及第二電極415b之開口421a及421b(詳圖7D)。請注意，以噴墨法形成抗蝕罩不需光罩；因而，可減少製造成本。
接著，於閘極絕緣層402之上及開口421a及421b之中形成導電膜之後，經由第四光刻步驟形成閘極電極411、第一佈線層414a及第二佈線層414b。
閘極電極411、第一佈線層414a及第二佈線層414b可經形成而具有單層結構，或使用諸如鉬、鈦、鉻、鉭、鎢、鋁、銅、釹或鈧之金屬材料，或包含任一該些材料做為其主要成分之合金材料的堆疊結構。閘極電極411、第一佈線層414a及第二佈線層414b之雙層結構的具體範例包括：包括鋁層及其上鉬層的結構、包括銅層及其上鉬層的結構、包括銅層及其上氟化鈦層或氮化鉭層的結構、及包括氮化鈦層及其上鉬層的結構。三層結構的具體範例包括：鎢層或氮化鎢層、鋁及矽之合金層或鋁及鈦之合金層、及氮化鈦層或鈦層堆疊之結構。透光導電膜亦可用於形成閘極電極。有關透光導電膜，可具體提供透光導電氧化物之膜。
在本實施例中，有關閘極電極411、第一佈線層414a及第二佈線層414b，以濺鍍法形成具有150 nm厚度之鈦膜。
其次，於惰性氣體或氧氣下執行第二熱處理(較佳地為200℃至400℃(含)，例如250℃至350℃(含))。在本實施例中，係在氮氣下以250℃執行第二熱處理達1小時。請注意，第二熱處理可於電晶體410之上形成保護絕緣層或平坦化絕緣層之後執行。
熱處理可進一步於空氣中以100℃至200℃(含)執行達1小時至30小時(含)。此熱處理可以固定加熱溫度執行，或溫度可重覆複數次地從室溫上升至100℃至200℃(含)之加熱溫度及從加熱溫度下降至室溫。此外，此熱處理可於保護絕緣層或平坦化絕緣層形成之前於減壓下執行。在減壓下，加熱時間可縮短，此為較佳的。
經由上述程序，可形成包括高純度氧化物半導體層412之電晶體410，其中氫、濕氣、氫化物或氫氧化物之濃度減少(詳圖7E)。電晶體410可用於例如實施例1中所說明之電晶體。
此外，用於平坦化之保護絕緣層或平坦化絕緣層可形成於電晶體410之上。保護絕緣層可經形成而具有單層結構，或包括任何氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層及氧化鋁層之堆疊結構。平坦化絕緣層可使用具有耐熱性之有機材料予以形成，諸如聚醯亞胺、丙烯酸、苯並環丁烯、聚醯胺或環氧樹脂。有關該等有機材料之替代品，亦可使用低介電常數材料(低k材料)、矽氧烷基樹脂、磷矽酸玻璃(PSG)、摻雜硼磷的矽玻璃(BPSG)等。平坦化絕緣層可藉由堆疊使用任一該些材料形成之複數絕緣膜予以形成。
此處，矽氧烷基樹脂相應於包括使用矽氧烷基材料做為啟動材料所形成Si-O-Si鍵之樹脂。矽氧烷基樹脂可包括有機基(例如烷基或芳基)或氟基，做為取代基。再者，有機基可包括氟基。
形成平坦化絕緣層之方法並無特別限制，可依據材料而使用任一下列：方法諸如濺鍍法、SOG法、旋塗法、浸漬法、噴塗法或液低釋放法(例如噴墨法、網印或膠印)，或工具諸如刮膠刀、擠膠滾筒、簾式塗料器或刮刀塗布機。
如上述說明，藉由於形成氧化物半導體層時移除反應氣體中剩餘濕氣，可減少氧化物半導體層中氫及氫化物之濃度。
如上述說明，可製造包括固有或實質上固有氧化物半導體之電晶體。
[實施例3]
在本實施例中，將說明包括固有或實質上固有氧化物半導體之電晶體的另一結構範例，及其製造方法的另一範例。
圖8A至8E描繪電晶體之結構及製造方法範例。圖8E中所描繪之電晶體390為一種底閘結構，亦稱為反向交錯電晶體。電晶體390可用於例如實施例1中所說明之電晶體。請注意，儘管電晶體390具有單閘極結構，本發明不侷限於此結構。電晶體可具有多閘極結構，其包括複數閘極電極及複數通道形成區。
以下將參照圖8A至8E說明基板394上電晶體390之製造方法。
首先，導電膜係形成於基板394上，接著經由第一光刻步驟而形成閘極電極391。因為改進其上形成之閘極絕緣層的覆蓋，較佳的是所形成之閘極電極的端部為錐形。請注意，可以噴墨法形成抗蝕罩。以噴墨法形成抗蝕罩不需光罩；因而，可減少製造成本。
對於基板394之材料而言，可使用類似於上述實施例中所說明之基板400的材料。對於閘極電極391之材料及形成方法而言，可使用類似於上述實施例中所說明之閘極電極411之材料及方法。
請注意，可於基板394與閘極電極391之間提供做為基膜之絕緣膜。基膜具有避免雜質元素從基板394擴散之功能，並可經形成而具有單層結構，或包括一或多項之氮化矽膜、氧化矽膜、氮氧化矽膜及氧氮化矽膜的堆疊結構。
接著，於閘極電極391之上形成閘極絕緣層397。
閘極絕緣層397可以電漿CVD法、濺鍍法等形成而具有單層結構，或包括任一之氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層及氧化鋁層之堆疊結構。請注意，為避免閘極絕緣層397包含大量氫，較佳地以濺鍍法形成閘極絕緣層397。若以濺鍍法形成氧化矽膜，便以矽靶材或石英靶材用做靶材，及以氧或氧及氬之混合氣體用做濺鍍氣體。
閘極絕緣層397可具有一種結構，其中氮化矽層及氧化矽層依序堆疊於閘極電極391之上。例如，可以濺鍍法形成具有50 nm至200 nm(含)厚度之氮化矽層(SiNy (y>0))做為第一閘極絕緣層，及於第一閘極絕緣層上形成具有5 nm至300 nm(含)厚度之氧化矽層(SiOx (x>0))做為第二閘極絕緣層，以提供具有100 nm厚度之閘極絕緣層。
其次，在閘極絕緣層397之上，形成2 nm至200 nm(含)厚度之氧化物半導體層393，較佳地為5 nm至30 nm(含)(詳圖8A)。
此處，對於氧化物半導體層393之材料及形成方法而言，可使用類似於上述實施例中所說明之氧化物半導體層(島形氧化物半導體層412)之材料及方法。
氧化物半導體層393之膜形成狀況之範例如下：基板與靶材之間距離為100 mm；壓力為0.6 Pa；直流(DC)電源為0.5 kW；氣體為氧(氧流比例為100%)；及使用濺鍍法。請注意，因為可減少灰塵及膜厚度可為均勻，所以脈衝直流(DC)電源較佳。氧化物半導體層393之厚度較佳地為2 nm至200 nm(含)，更佳地為5 nm至30 nm(含)。請注意，氧化物半導體層393之適當厚度隨氧化物半導體材料而改變；因此，可依據材料而適當決定厚度。
請注意，在氧化物半導體層393形成之前，較佳地藉由反向濺鍍移除附著於閘極絕緣層397表面之灰塵，其中導入氬氣並產生電漿。
為使閘極絕緣層397及氧化物半導體層393中包含盡可能少量之氫、羥基及濕氣，較佳的是其上形成閘極電極391之基板394，或其上形成閘極電極391及閘極絕緣層397之基板394，於濺鍍設備之預熱室中預熱，做為膜形成之預處理，使得以排除及移除諸如氫或濕氣之吸附於基板394上之雜質。預熱之溫度可為100℃至400℃(含)，較佳地為150℃至300℃(含)。有關排空單元，較佳地於預熱室中提供低溫泵。此外，於保護絕緣層396形成之前，可類似地於其上形成閘極電極391、閘極絕緣層397、氧化物半導體層399、第一電極395a及第二電極395b的基板394上執行預熱。
接著，氧化物半導體層經由第二光刻步驟被處理為島形氧化物半導體層399(詳圖8B)。請注意，對島形氧化物半導體層399之程序方法而言，可使用類似於上述實施例中所說明之島形氧化物半導體層412的程序方法。
請注意，在後續步驟中導電膜形成之前，較佳地執行反向濺鍍，使得以移除附著於氧化物半導體層399及閘極絕緣層397表面之殘留抗蝕劑等。
接著於閘極絕緣層397及氧化物半導體層399之上形成導電膜。導電膜可以濺鍍法、真空蒸發法等予以形成。有關導電膜之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢之元素；包含任一該些元素做為其成分之合金；包含任一該些元素組合之合金等。再者，可包括選自錳、鎂、鋯、鈹及釔之一或多項材料。此外，可使用透光導電膜。有關透光導電膜，可具體提供透光導電氧化物之膜。
此外，導電膜可具有單層結構或二或更多層之堆疊結構。例如，可提供包括矽之鋁膜的單層結構；鋁膜及堆疊於其上之鈦膜的雙層結構；鈦膜、堆疊於其上之鋁膜、及堆疊於其上之鈦膜的三層結構等。
接著，經由第三光刻步驟而於導電膜之上形成抗蝕罩，並執行選擇性蝕刻，藉此形成第一電極395a及第二電極395b。之後，移除抗蝕罩(詳圖8C)。此處，為避免氧化物半導體層399於導電膜蝕刻時被移除，而其下絕緣層397暴露，需適當調整其材料及導電膜之蝕刻狀況。因此，在本實施例中，In-Ga-Zn-O基氧化物半導體被用做氧化物半導體層399，鈦膜被用做導電膜，及過氧化氨混合物(31重量%過氧化氫溶液：28重量%氨水：水=5：2：2)被用做鈦膜之蝕刻劑，使得氧化物半導體層399之一部分不被蝕刻。然而，本發明不侷限於此結構。換言之，氧化物半導體層399之一部分可經由第三光刻步驟蝕刻，且亦可形成具有槽(凹部)之氧化物半導體層。
紫外光、KrF雷射光或ArF雷射光可用於第三光刻步驟中形成抗蝕罩之曝光。之後將形成之電晶體的通道長度L，取決於氧化物半導體層399上彼此相鄰的第一電極395a之下端部與第二電極395b之下端部之間之間格寬度。請注意，當執行曝光時，若通道長度L短於25 nm，具有若干奈米至數十奈米之極短波長的遠紫外光於第三光刻步驟中用於形成抗蝕罩之曝光。以遠紫外光之曝光，導致高解析度及大深度聚焦。因此，之後將形成之電晶體之通道長度L，可設定為10 nm至1000 nm(含)。在此狀況下，可達成電晶體之操作速度提升，此外，因極小關閉狀態電流值，可達成電晶體之電力消耗減少。
為減少光刻步驟中光罩及步驟之數量，可使用以多色調遮罩形成之抗蝕罩來執行蝕刻步驟，多色調遮罩為曝光遮罩，光透射此以便具有複數強度。使用多色調遮罩形成之抗蝕罩具有複數厚度，並可藉由蝕刻而進一步改變形狀；因此，抗蝕罩可用於複數蝕刻步驟而處理為不同型樣。因此，可藉由一多色調遮罩而形成相應於至少兩種不同型樣之抗蝕罩。因而，可減少曝光遮罩之數量，亦可減少相應光刻步驟之數量，藉此可體現程序之簡化。
在藉由上述蝕刻而形成第一電極395a及第二電極395b之後，可執行使用諸如N2 O、N2 或Ar之氣體的電漿處理，以移除暴露之氧化物半導體層399表面所吸附之水等。電漿處理可使用氧及氬之混合氣體而予執行。在本實施例中，執行上述說明之電漿處理。
接著，在電漿處理之後，於未暴露於空氣下，形成保護絕緣層396，並接觸暴露之氧化物半導體層399、第一電極395a及第二電極395b(詳圖8D)。此時，較佳的是形成保護絕緣層396同時移除處理室中剩餘濕氣，使得可避免氧化物半導體層399及保護絕緣層396包括氫、羥基或濕氣。為移除處理室中剩餘濕氣，較佳地使用捕捉型真空泵。例如，較佳地使用低溫泵、離子泵或鈦昇華泵。排空單元可為具冷阱之渦輪泵。在以低溫泵排空之膜形成室中，移除氫原子、諸如水(H2 O)之包含氫原子之化合物等，藉此可減少膜形成室中所形成之保護絕緣層396中所包含之雜質的濃度。
在本實施例中，形成氧化物絕緣層做為保護絕緣層396。對保護絕緣層396之形成而言，其上形成島形氧化物半導體層399、第一電極395a及第二電極395b之基板394保持室溫或加熱至低於100℃之溫度，導入移除氫及濕氣並包含高純度氧之濺鍍氣體，及使用矽半導體靶材，藉此形成氧化矽層。請注意，除了氧化矽層以外，氧氮化矽層、氧化鋁層、氧氮化鋁層等可用做氧化物絕緣層。
上述氧化矽層之膜形成狀況的範例如下：使用具有6N純度之摻硼矽靶材(電阻係數為0.01Ωcm)；基板與靶材之間距離(T-S距離)為89 mm；壓力為0.4 Pa；直流(DC)電源為6 kW；氣體為氧(氧流之比例為100%)；及使用脈衝DC濺鍍法。氧化矽層之厚度為300 nm。請注意，除了矽靶材，亦可使用石英(較佳地為人造石英)。有關濺鍍氣體，可使用氧氣或氧及氬之混合氣體。
此外，較佳地以100℃至400℃執行熱處理，同時保護絕緣層396與氧化物半導體層399彼此接觸。本實施例中氧化物絕緣層396包含大量缺點；因此，基此熱處理，氧化物半導體層399中所包含之諸如氫、濕氣、羥基或氫化物的雜質可擴散進入保護絕緣層396，使得氧化物半導體層399中所包含之雜質可進一步減少。
經由上述程序，可形成包括氧化物半導體層392之電晶體390，其中氫、濕氣、羥基或氫化物之濃度減少(詳圖8E)。如本實施例中所說明，藉由於氧化物半導體層形成時移除反應氣體中剩餘濕氣，可減少氧化物半導體層中氫及氫化物之濃度。結果，可獲得固有或實質上固有半導體。
請注意，絕緣層可額外提供於保護絕緣層396之上。在本實施例中，絕緣層398係形成於保護絕緣層396之上。有關絕緣層398，可使用氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜等。
對於絕緣層398之形成而言，其上形成閘極電極391、閘極絕緣層397、氧化物半導體層399、第一電極395a、第二電極395b及保護絕緣層396的基板394，被加熱至100℃至400℃之溫度，導入氫及濕氣移除並包含高純度氮之濺鍍氣體，並使用矽半導體靶材，藉此形成氮化矽膜。亦在此狀況下，較佳的是形成絕緣層398同時移除處理室中剩餘濕氣，如同保護絕緣層396之狀況。藉由於絕緣層398之膜形成期間，將基板394加熱至100℃至400℃，氧化物半導體層399中所包含之氫或濕氣可擴散進入絕緣層398。在此狀況下，不需直接在保護絕緣層396形成之後執行熱處理。
若形成氧化矽層做為保護絕緣層396，及形成氮化矽層做為絕緣層398，氧化矽層及氮化矽層可於相同處理室中使用相同矽靶材予以形成。首先，導入包含氧之濺鍍氣體，並使用置於處理室內部之矽靶材而形成氧化矽層，接著濺鍍氣體切換為包含氮之濺鍍氣體，並使用相同矽靶材而形成氮化矽層。氧化矽層及氮化矽層可接連形成而未暴露於空氣；因此，可避免諸如氫或濕氣之雜質吸附於氧化矽層表面。請注意，於形成氧化矽層做為保護絕緣層396，及於其上形成氮化矽層做為絕緣層398之後，較佳地執行用於將氧化物半導體層中所包含之氫或濕氣擴散進入氧化物絕緣層之熱處理(以100℃至400℃之溫度)。
在保護絕緣層396形成之後，熱處理可進一步於空氣中以100℃至200℃(含)執行達1小時至30小時(含)。此熱處理可以固定加熱溫度執行，或溫度可重覆複數次地從室溫上升至100℃至200℃(含)之加熱溫度及從加熱溫度下降至室溫。此外，此熱處理可於氧化物絕緣層形成之前於減壓下執行。在減壓下，加熱時間可縮短。
上述程序可於400℃或更低之溫度執行；因此，上述程序亦可應用於製造程序，其中使用具有1 mm或更低之厚度及具有長於1 m之側邊的玻璃基板。此外，由於整個程序可以400℃或更低之處理溫度執行，可以較低能量消耗製造顯示面板。
如上述說明，可製造包括固有或實質上固有氧化物半導體之電晶體。
[實施例4]
在本實施例中，將說明包括固有或實質上固有氧化物半導體之電晶體結構的另一範例，及其製造方法的另一範例。
圖9A至9D描繪電晶體之結構及製造方法範例。圖9D中所描繪之電晶體360為一種底閘結構，其稱為通道保護型(亦稱為通道停止型)，亦稱為反向交錯電晶體。電晶體360可用於例如實施例1中所說明之電晶體。請注意，儘管電晶體360具有單閘極結構，本發明不侷限於此結構。電晶體可具有多閘極結構，其包括複數閘極電極及複數通道形成區。
以下將參照圖9A至9D說明基板320上之電晶體360的製造方法。
首先，於基板320之上形成導電膜，接著經由第一光刻步驟而形成閘極電極361。對於基板320之材料而言，可使用類似於上述實施例中所說明之基板394的材料。對於閘極電極361之材料及形成方法而言，可使用類似於上述實施例中所說明之閘極電極391之材料及方法。
接著，於閘極電極361上形成閘極絕緣層322。對於閘極絕緣層322之材料而言，可使用類似於上述實施例中所說明之閘極絕緣層397的材料。在本實施例中，以電漿CVD法形成具有100 nm或更低之厚度的氧氮化矽層做為閘極絕緣層322。
接著，於閘極絕緣層322之上形成具有2 nm至200 nm(含)厚度之氧化物半導體層，並經由第二光刻步驟而處理為島形氧化物半導體層332。對島形氧化物半導體層之材料及形成方法而言，可使用類似於上述實施例中所說明之島形氧化物半導體層399的材料及方法。在本實施例中，使用In-Ga-Zn-O基氧化物半導體靶材及以濺鍍法形成氧化物半導體層。
其次，執行氧化物半導體層332之脫水或脫氫。用於脫水或脫氫之第一熱處理的溫度為400℃至750℃(含)，較佳地為高於或等於400℃及低於基板之應變點。此處，基板被導入熱處理設備之一之電熔爐，並在氮氣下以450℃於氧化物半導體層332上執行熱處理達1小時(詳圖9A)。請注意，此步驟造成氧化物半導體層332中缺氧，使得氧化物半導體層332具有低電阻。
接著，使用諸如N2 O、N2 或Ar之氣體執行電漿處理。藉由此電漿處理，移除吸附於暴露之氧化物半導體層表面的水等。可使用氧及氬之混合氣體執行電漿處理。
其次，於閘極絕緣層322及氧化物半導體層332上形成氧化物絕緣層。之後，經由第三光刻步驟，形成抗蝕罩，並於氧化物絕緣層上執行選擇性蝕刻，藉此形成氧化物絕緣層366。之後，移除抗蝕罩。
在本實施例中，以濺鍍法形成具有200 nm厚度之氧化矽膜，做為氧化物絕緣層366。膜形成期間之基板溫度可為室溫至300℃(含)，且在本實施例中為100℃。可以濺鍍法在稀有氣體(典型為氬)、氧氣、或稀有氣體(典型為氬)及氧之混合氣體下形成氧化矽膜。有關靶材，可使用氧化矽靶材或矽靶材。例如，使用矽靶材，可以濺鍍法在氧及氮之混合氣體下形成氧化矽膜。有關經形成而接觸氧化物半導體層332之氧化物絕緣層366，可使用無機絕緣膜，其不包括諸如濕氣、氫離子及OH- 之雜質，並阻擋該些雜質從外部進入。典型地，可使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜等。
此時，較佳的是形成氧化物絕緣層366同時移除處理室中剩餘濕氣，使得可避免氧化物半導體層332及氧化物絕緣層366包括氫、羥基或濕氣。有關移除處理室中剩餘濕氣之方法，可使用其他實施例中所說明之方法。
其次，第二熱處理(較佳地為200℃至400℃(含)，例如250℃至350℃(含))係在惰性氣體或氧氣下執行。例如，於氮氣下以250℃執行第二熱處理達1小時。當執行第二熱處理時，施加熱同時氧化物半導體層之一部分(通道形成區)接觸氧化物絕緣層366。此時，因為從氧化物絕緣層供應氧，所以氧化物絕緣層366之覆蓋區域的電阻增加。
另一方面，藉由在氮氣或惰性氣體或減壓下之熱處理，因為缺氧，未由氧化物絕緣層366覆蓋之氧化物半導體層332的暴露區域之電阻可進一步減少。
換言之，藉由第二熱處理，氧化物半導體層332成為包括具不同電阻之區域(圖9B中標示為陰影區域及白色區域)的氧化物半導體層362。
接著，於閘極絕緣層322、氧化物半導體層362及氧化物絕緣層366之上形成導電膜。之後，經由第四光刻步驟，形成抗蝕罩並執行選擇性蝕刻，以形成第一電極365a及第二電極365b。之後，移除抗蝕罩(詳圖9C)。
有關第一電極365a及第二電極365b之材料，可使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢之元素；包含任一該些元素做為其成分之合金；包含任一該些元素組合之合金等。此外，金屬導電膜可具有單層結構或二或更多層之堆疊結構。
經由上述程序，於所形成之氧化物半導體層上執行脫水或脫氫之熱處理，以減少電阻，接著氧化物半導體層之一部分選擇性被製成超氧狀態。結果，與閘極電極361重疊之通道形成區363成為固有或實質上固有。此外，以自我對齊之方式形成與第一電極365a重疊之低電阻區364a，及與第二電極365b重疊之低電阻區364b。經由上述程序，形成電晶體360。
熱處理可進一步於空氣中以100℃至200℃(含)執行達1小時至30小時(含)。在本實施例中，以150℃執行熱處理達10小時。此熱處理可以固定加熱溫度執行，或溫度可重覆複數次地從室溫上升至100℃至200℃(含)之加熱溫度及從加熱溫度下降至室溫。此外，此熱處理可於氧化物絕緣層形成之前於減壓下執行。在減壓下，加熱時間可縮短。基於此等熱處理，氧化物半導體層中剩餘之微量氫被導入氧化物絕緣層；因而，可獲得固有或實質上固有氧化物半導體層。
藉由形成與第二電極365b(及第一電極365a)重疊之氧化物半導體層中之低電阻區364b(及低電阻區364a)，可改進電晶體之可靠性。具體地，藉由形成低電阻區364b，從第二電極365b至低電阻區364b及通道形成區363之傳導性可逐步改變。因此，若電晶體以連接佈線之第二電極365b操作而供應高電源電位VDD，低電阻區做為緩衝器，且即使高電場施加於閘極電極361與第二電極365b之間，高電場仍未局部施加；因而，可改進電晶體之崩潰電壓。
接著，於第一電極365a、第二電極365b及氧化物絕緣層366之上形成保護絕緣層323。在本實施例中，使用氮化矽膜形成保護絕緣層323(詳圖9D)。
如上述說明，可製造包括固有或實質上固有氧化物半導體之電晶體。
本實施例可適當與其他實施例組合而予實施。
[實施例5]
在本實施例中，將說明包括固有或實質上固有氧化物半導體之電晶體結構之另一範例，及其製造方法之另一範例。本實施例中電晶體350可用於例如實施例1之電晶體。
儘管圖10D中電晶體350具有單閘極結構，本發明不侷限於此結構。電晶體可具有多閘極結構，其包括複數閘極電極及複數通道形成區。
以下將參照圖10A至10D說明基板340上電晶體350之製造方法。
首先，於基板340之上形成導電膜，接著經由第一光刻步驟形成閘極電極351。在本實施例中，以濺鍍法形成具有150 nm厚度之鎢膜，做為閘極電極351。
接著，於閘極電極351之上形成閘極絕緣層342。在本實施例中，以電漿CVD法形成具有100 nm或更低厚度之氧氮化矽膜，做為閘極絕緣層342。
接著，於閘極絕緣層342之上形成導電膜，經由第二光刻步驟而於導電膜之上形成抗蝕罩，並執行選擇性蝕刻，藉此形成第一電極355a及第二電極355b。之後，移除抗蝕罩(詳圖10A)。
其次，形成氧化物半導體層345(詳圖10B)。在本實施例中，使用In-Ga-Zn-O基氧化物半導體靶材及以濺鍍法形成氧化物半導體層345。之後，氧化物半導體層345經由第三光刻步驟而被處理為島形氧化物半導體層。
在形成氧化物半導體層345之步驟中，較佳的是形成氧化物半導體層345，同時移除處理室中剩餘濕氣，使得可避免氧化物半導體層345包括氫、羥基或濕氣。有關移除處理室中剩餘濕氣之方法，可使用其他實施例中所說明之方法。
接著，於氧化物半導體層上執行用於脫水或脫氫之第一處理。第一熱處理之溫度為400℃至750℃(含)，較佳地為高於或等於400℃及低於基板之應變點。此處，基板被置入熱處理設備之一之電熔爐中，並於氮氣下以450℃在氧化物半導體層上執行熱處理達1小時，接著在氧化物半導體層未暴露於空氣下，避免水及氫進入氧化物半導體層；因而，獲得氧化物半導體層346(詳圖10C)。
此外，有關第一熱處理，可執行GRTA，藉由將基板移入加熱至650℃至700℃高溫之惰性氣體，加熱達數分鐘，並移出加熱至高溫之惰性氣體。
接著，形成氧化物絕緣層356而接觸氧化物半導體層346。可適當地以一種方法(例如濺鍍法)，使諸如水或氫之雜質不混入氧化物絕緣層356，而形成具1 nm或更高厚度之氧化物絕緣層356。當氧化物絕緣層356中包含氫時，造成氫進入氧化物半導體層或藉由氫而提取氧化物半導體層中之氧，藉此造成氧化物半導體層之反向通道具有更低電阻(成為n型)，使得可形成寄生通道。因此，重要的是以氧化物絕緣層356中包括盡可能減少之氫的方法，形成氧化物絕緣層356。
請注意，對於氧化物絕緣層356之材料及形成方法而言，可使用類似於上述實施例中所說明之保護絕緣層396之材料及方法。
其次，在惰性氣體或氧氣下執行第二熱處理(較佳地為200℃至400℃(含)，例如250℃至350℃(含))。例如，在氮氣下以250℃執行第二熱處理達1小時。當執行第二熱處理時，施加熱同時氧化物半導體層之一部分接觸氧化物絕緣層356。
經由上述程序，因第一熱處理期間之脫水或脫氫而電阻減少之氧化物半導體層被導入超氧狀態。結果，形成固有或實質上固有氧化物半導體層352。經由上述程序，形成電晶體350。
可進一步於空氣中以100℃至200℃(含)執行熱處理達1小時至30小時(含)。在本實施例中，熱處理係以150℃執行達10小時。此熱處理可以固定加熱溫度執行，或可重覆複數次使溫度從室溫上升至100℃至200℃(含)之加熱溫度，及從加熱溫度下降至室溫。此外，此熱處理可於氧化物絕緣層形成之前於減壓下執行。在減壓下，加熱時間可縮短。基於此等熱處理，氧化物半導體層中剩餘的微量氫被導入氧化物絕緣層；因而，可獲得正常關電晶體。因而，可改進顯示裝置之可靠性。
請注意，絕緣層可附加提供於氧化物絕緣層356之上。在本實施例中，絕緣層343係形成於氧化物絕緣層356之上(詳圖10D)。對於絕緣層343之材料及形成方法而言，可使用類似於上述實施例中所說明之絕緣層398之材料及方法。
此外，為平坦化絕緣層343表面之目的，可提供平坦化絕緣層。
如上述說明，可製造包括固有或實質上固有氧化物半導體之電晶體。
本申請案係依據2009年12月24日向日本專利處提出申請之序號2009-292851日本專利申請案，其整個內容係以提及方式併入本文。
10、20．．．源極信號線
30．．．閘極信號線
40．．．電晶體
50．．．儲存電容器
51、52．．．寄生電容
60．．．電容器線
70．．．像素電極
圖1為平面圖，描繪顯示裝置之結構範例。
圖2A至2D為示意圖，各描繪像素之反向模式。
圖3為電路圖，描繪藉由源極信號線10及20與像素電極70重疊而產生之寄生電容。
圖4為平面圖，描繪顯示裝置之結構範例。
圖5為平面圖，描繪顯示裝置之結構範例。
圖6A及6B各描繪電晶體之結構範例。
圖7A至7E描繪電晶體之結構範例及製造方法。
圖8A至8E描繪電晶體之結構範例及製造方法。
圖9A至9D描繪電晶體之結構範例及製造方法。
圖10A至10D描繪電晶體之結構範例及製造方法。
圖11顯示電晶體之電氣特性。
圖12為電路圖，描繪像素之組態範例。
10、20．．．源極信號線
30．．．閘極信號線
40．．．電晶體
50．．．儲存電容器
60．．．電容器線
70．．．像素電極
80．．．區域

Claims (8)

  1. 一種顯示裝置，包含：第一信號線；第二信號線，鄰近該第一信號線；第三信號線，與該第一信號線及該第二信號線交叉；電晶體，包括閘極電極，在該閘極電極上的閘極絕緣層，在該閘極絕緣層上的氧化物半導體層，在該氧化物半導體層上的氧化物絕緣層，及在該氧化物半導體層及該氧化物絕緣層上的電極；及像素電極，其中該電晶體電性連接該第一信號線、該第三信號線及該像素電極，其中該像素電極與該第一信號線及該第二信號線之部分重疊，其中該像素電極與該第一信號線之間重疊面積實質上等於該像素電極與該第二信號線之間重疊面積，其中該氧化物半導體層包含在相同膜中的第一半導體區及第二半導體區，其中該第一半導體區的電阻高於該第二半導體區的電阻，其中該第一半導體區係通道形成區，該通道形成區包含超氧狀態的區域，其中該第二半導體區包含缺氧，及其中該氧化物絕緣層在該第一半導體區上且與該第一 半導體區接觸。
  2. 如申請專利範圍第1項之顯示裝置，其中該第一信號線為源極信號線。
  3. 如申請專利範圍第1項之顯示裝置，其中該第二信號線為源極信號線。
  4. 如申請專利範圍第1項之顯示裝置，其中該第三信號線為閘極信號線。
  5. 一種顯示裝置，包含：第一源極信號線；第二源極信號線，鄰近該第一源極信號線；閘極信號線，與該第一源極信號線及該第二源極信號線交叉；電晶體，包括閘極電極，在該閘極電極上的閘極絕緣層，在該閘極絕緣層上的氧化物半導體層，在該氧化物半導體層上的氧化物絕緣層，及在該氧化物半導體層及該氧化物絕緣層上的電極；及像素電極，其中該電晶體電性連接該第一源極信號線、該閘極信號線及該像素電極，其中該像素電極與該第一源極信號線及該第二源極信號線之部分重疊，其中該像素電極與該第一源極信號線之間重疊面積實質上等於該像素電極與該第二源極信號線之間重疊面積，其中該氧化物半導體層包含在相同膜中的第一半導體 區及第二半導體區，其中該第一半導體區的電阻高於該第二半導體區的電且，其中該第一半導體區係通道形成區，該通道形成區包含超氧狀態的區域，其中該第二半導體區包含缺氧，及其中該氧化物絕緣層在該第一半導體區上且與該第一半導體區接觸。
  6. 如申請專利範圍第1或5項之顯示裝置，其中該氧化物半導體為固有或實質上固有。
  7. 如申請專利範圍第1或5項之顯示裝置，其中該電晶體之關閉狀態電流為1〔aA/μm〕或更低。
  8. 如申請專利範圍第1或5項之顯示裝置，其中該氧化物半導體層包括銦、鎵、及鋅。
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