TWI493712B - 場效應電晶體 - Google Patents

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TWI493712B
TWI493712B TW101115247A TW101115247A TWI493712B TW I493712 B TWI493712 B TW I493712B TW 101115247 A TW101115247 A TW 101115247A TW 101115247 A TW101115247 A TW 101115247A TW I493712 B TWI493712 B TW I493712B
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萬國半導體股份有限公司
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Description

場效應電晶體
本發明主要是有關於一種場效應電晶體及其製造方法，尤其是橫向雙擴散金屬氧化物半導體(Laterally Diffused Metal Oxide Semiconductor，LDMOS)電晶體，更確切地說是源極在器件背面的垂直分立LDMOS。之所以將此器件稱為“垂直”，是由於其源極在底部，汲極在頂部(或反之亦然)。“橫向”是指器件的平面柵極。
由於橫向雙擴散金屬氧化物半導體(Laterally Diffused Metal Oxide Semiconductor，LDMOS)電晶體具有高擊穿電壓以及可以與低壓器件的互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)技術相容的特點，因此常用於高壓器件(例如20至500伏，甚至更高)。一般來說，LDMOS電晶體包括一個平面多晶矽柵極、一個形成在P-型本體區中的N+源極區以及一個N+汲極區。通道由N汲極漂流區形成在多晶矽柵極下方的本體區中，N+汲極區與該通道分離。眾所周知，通過增大N漂流區的長度，可以相應地提高LDMOS電晶體的擊穿電壓。
典型的LDMOS電晶體用於高頻器件，例如無線電射頻和/或微波功率放大器。它們通常用在功率放大器中，用於需要高輸出功率 的基站，相應的漏源擊穿電壓通常在60伏以上。因此，需要使LDMOS電晶體能夠在高頻下工作，同時保持相同的高壓作業。
在有些情況下，需要將LDMOS電晶體制成垂直器件。使源極路由到晶片底部，用於更好的封裝可選件非常有利，例如降低源極上的電感。但是，將LDMOS電晶體的源極路由到基板，並且不使電阻增大很多，是很困難的。
因此，有必要提出改良型的LDMOS電晶體。
本發明提出了一種場效應電晶體及其製造方法，半導體基板上具有柵極區、源極區及汲極區，柵極區具有一橫向柵極通道。配置複數個空間分離之溝槽或直通半導體通孔(Through Silicon Via，TSV)，以降低底部源極的電阻，它們都具有一個導電插頭，導電插頭與柵極區、源極區及汲極區電性連接。在源極區附近形成一個接觸溝槽，接觸溝槽短接源極區和本體區。源極接頭與源極區電性連接；汲極接頭與汲極區電性連接，源極接頭和汲極接頭設置在橫向柵極通道的對立邊上。
一種場效應電晶體，其包括：一半導體基板，在基板上形成帶有柵極區、源極區及汲極區，柵極區具有一橫向柵極通道；至少一帶有導電插頭之溝槽，導電插頭與柵極區、源極區和汲極區電性連接，其中溝槽從半導體基板背面延伸到可控的深度；一與源極區電性連接的源極接頭；一與汲極區電性連接的汲極接頭，源極接頭和汲極接頭設置在柵極通道的對邊上；以及一柵極接頭。
其中，溝槽含有一接觸溝槽，將源極區短接至源極接頭。
其中，溝槽含有多個空間分離之溝槽。
其中，溝槽接頭設置在源極接頭和汲極接頭之間。
其中，半導體基板具有第一對邊和第二對邊，柵極、源極區及汲極區形成於第一對邊上，溝槽從橫向柵極通道開始延伸，穿過基板，在形成在第二對邊上的開口中截止。
其中，柵極區、源極區及汲極區更包含一形成在半導體基板上的層，此層的第一部分具有第一導電類型，第二部分具有與第一導電類型相反的第二導電類型，柵極通道包括此層。
其中，柵極區、源極區及汲極區更包含第一半導體層，形成在半導體基板上，第二半導體層設置在第一半導體層及上方，第一半導體層、第二半導體層以及半導體基板具有第一導電類型，其中第一半導體層的摻雜濃度高於第二半導體層的摻雜類型。
其中，多個空間分離的溝槽從半導體基板的底面開始延伸，在第一半導體層中截止。
其中，第二半導體層含有第一導電類型的第一部分，以及與第一導電類型相反的第二導電類型的第二部分，其中源極區形成在第一部分頂部，汲極區形成在第二部分頂部。
其中，溝槽接頭將源極區短接至第一部分。
其中，溝槽從半導體基板表面開始，延伸到源極區。
其中，第一半導體層含有高摻雜濃度的第一部分以及低摻雜濃度的第二部分，其中肖特基接頭形成在第二區域和導電插頭的交叉處。
其中，柵極區、源極區及汲極區更包含一形成在半導體基板上的第一半導體層，第一半導體層及半導體基板具有第一導電類型，第二半導體層設置在第一半導體層上方，第二半導體層具有複數個不同導電類型的區域，限定超級結結構與柵極區、源極區和汲極區電性連接。
其中，柵極區、源極區及汲極區更包含一個形成在半導體基板上的第一半導體層，第一半導體層及半導體基板具有第一導電類型，第二半導體層設置在第一半導體層上方，第二半導體層具有複數個不同導電類型的區域，複數個區域中的第一區設置在第二區和第三區之間，其導電類型與第一半導體層相同，與第二區和第三區相反。
其中，柵極區、源極區及汲極區更包含一個形成在半導體基板上的第一半導體層，半導體層和半導體基板具有第一導電類型，第二半導體層設置在第一半導體層上方，第二半導體層具有複數個不同導電類型的區域，複數個區域中的第一區設置在第二區和第三區之間，其導電類型與第一半導體層相同，與第二區和第三區相反，第二區設置在第一區和第一半導體層之間。
其中，柵極區、源極區及汲極區更包含一形成在半導體基板上的第一半導體層，第一半導體層和基板具有第一導電類型，第二半導體層設置在第一半導體層上方，第二半導體層具有複數個不同導電類型的區域，限定超級結結構與柵極區、源極區及汲極區電性連接，每個區域都從第一半導體層開始，朝著源極接頭延伸。
一種場效應電晶體，其包括：一半導體基板，具有第一對邊及第二對邊，並且柵極區、源極區及汲極區形成在第一對邊上，柵極 區具有一橫向柵極通道；至少一溝槽，從橫向柵極通道開始延伸，穿過半導體基板，在形成在第二對邊上的至少一開口中截止；設置在溝槽中的導電材料，覆蓋著第二對邊，限定第一接頭，與汲極區和源極區的其中之一電性連接；一額外的接頭，與汲極區及源極區的其中之一電性連接；以及一柵極接頭。
其中，溝槽含有一接觸溝槽，將源極區短接至基板。
一種場效應電晶體之製造方法，其包含下列步驟：在半導體基板的第一邊上，製備複數個限定柵極區、源極區和汲極區的材料層，柵極區具有一個橫向柵極通道；由半導體基板之第一邊對面的第二邊，製備至少一溝槽，從至少一孔開始，朝著半導體基板的第一邊，延伸到可控的深度；並且用導電材料填充溝槽中的複數個溝槽，形成一與源極區和汲極區的其中之一電性連接的第一接頭。
其中，製備溝槽包括製備一接觸溝槽，從半導體基板的第二邊，延伸到源極區。
其中，本方法更包含製備第一導電類型的基板，製備更包含在半導體基板上，製備一半導體材料層，此半導體材料層的第一部分具有第一導電類型，第二部分具有與第一導電類型相反的第二導電類型，柵極通道包括此半導體材料層。
其中，本方法更包含製備第一導電類型的半導體基板，製備還包含在半導體基板上，製備一具有第一導電類型的半導體材料，在第一半導體層上方，製備第二半導體層，第二半導體層具有複數個不同 導電類型的區域，限定的超級結結構與柵極區、源極區和汲極區電性連接。
其中，本方法更包含製備第一導電類型的半導體基板，製備更包含在半導體基板上，製備一具有第一導電類型的半導體材料，在第一半導體層上方，製備第二半導體層，第二半導體層具有複數個不同導電類型的區域，此複數個區域中的第一區設置在第二區和第三區之間，其導電類型與第一半導體層相同，與第二區和第三區相反。
10、440、210、211、213、215、310、410、510‧‧‧電晶體
12、112、212、512‧‧‧半導體基板
16、216、316、516‧‧‧外延層
14、214、414、514‧‧‧掩埋層
18、119、518‧‧‧柵極氧化層
20、121、320、520‧‧‧柵極
22、322、522‧‧‧本體區
24、129、324、524‧‧‧漂流區
23、215、217、360、361、362‧‧‧區域
26、126、426、526‧‧‧源極區
28、128、528‧‧‧汲極區
32、42、43、44、132、142、332、442、443、444、542、543、544‧‧‧溝槽
30‧‧‧本體接觸區
34‧‧‧電介質層
36‧‧‧接觸開口
38、51、52、53、252、253、451、452、453、551、552、553、537、538‧‧‧導電接頭
40、540‧‧‧汲極插頭
46、546‧‧‧背面
48、49、50、547、548、550‧‧‧孔
116‧‧‧P井
446‧‧‧底面
54、154、454、539‧‧‧源極接頭
134、364、434、534‧‧‧鈍化層
219‧‧‧肖特基接頭
366‧‧‧遮罩部分
535‧‧‧第一溝槽
536‧‧‧第二溝槽
560~571‧‧‧摻雜區
602‧‧‧高端MOSFET
604‧‧‧低端MOSFET
606、608、612、706、707、708、712、806‧‧‧晶片襯墊
610、804‧‧‧底部源極低端MOSFET
702‧‧‧底部汲極高端MOSFET
703‧‧‧控制器
802‧‧‧底部源極高端MOSFET
151~173、251~273‧‧‧步驟流程
第1圖係為本發明之場效應電晶體之第一實施例之示意圖。
第2圖係為本發明之場效應電晶體之第一實施例之流程圖。
第3圖係為本發明之場效應電晶體之第二實施例之示意圖。
第4圖係為本發明之場效應電晶體之第二實施例之流程圖。
第5圖係為本發明之場效應電晶體之第三實施例之示意圖。
第5A圖係為本發明之場效應電晶體之第三實施例之第一剖面圖。
第5B圖係為本發明之場效應電晶體之第三實施例之第二剖面圖。
第5C圖係為本發明之場效應電晶體之第三實施例之第三剖面圖。
第6圖係為本發明之場效應電晶體之第四實施例之示意圖。
第7圖係為本發明之場效應電晶體之第五實施例之示意圖。
第8圖係為本發明之場效應電晶體之第六實施例之示意圖。
第9圖係為本發明之場效應電晶體之帶有底部源極之LDMOS之單晶片和雙晶片襯墊轉換器之俯視圖。
第10圖係為本發明之場效應電晶體之帶有底部源極的LDMOS的可選單晶片襯墊和雙晶片襯墊轉換器之俯視圖。
第11A圖係為本發明之場效應電晶體之帶有底部源極之LDMOS之第二可選單晶片襯墊轉換器之俯視圖。
第11B圖係為本發明之場效應電晶體之帶有底部源極之LDMOS之第二可選單晶片襯墊轉換器之側視圖。
請一併參閱第1圖及第2圖，其係為本發明之場效應電晶體之第一實施例之示意圖以及本發明之場效應電晶體之第一實施例之流程圖。LDMOS電晶體10形成在P型半導體基板12上，外延層16形成在其上面。如同步驟151所述，P型掩埋層(P-type Buried Layer，PBL)14形成在P型半導體基板12和外延層16的交界處。如同步驟153所述，外延層16生長在PBL層14上方。外延層16可以為N型或P型。LDMOS電晶體10的有源區形成在外延層16中。PBL 14的製備可以通過標準的掩埋層植入工藝，或還可選擇利用步階外延工藝。也就是說，重摻雜的P型外延層可以生長在半導體基板12上方，作為PBL 14.還可選擇，通過深植入製備PBL 14。當外延層16的厚度在幾微米至10微米的範圍內時，PBL 14的厚度約為幾微米。尤其是對於汲極擊穿電壓(Breakdown Voltage，BV)dss約為20V至60V的LDMOS電晶體10來說，外延層16的範圍為幾微米至5微米。
如同步驟155所述，柵極氧化層18形成在外延層16上方，如同步驟156所述，利用標準的設置和仿製技術，平面柵極20形成在柵極氧 化層上方。通常，柵極氧化層由二氧化矽製成，柵極20由多晶矽製成。但是，除了多晶矽之外，柵極20還可以由導電材料製成。P型本體區22利用標準工藝，形成在外延層16中，以便從PBL 14延伸到柵極氧化物18，構成一個弓形區，臨近汲極漂流區24，並與其空間分離，如同步驟157所述，在下文中還將詳細介紹。在現有的實施例中，製備的P型本體區22可以穿過P型植入物，自對準到多晶矽柵極20的邊緣，然後熱退火。如同步驟159所述，隨著P型本體區22的形成，汲極漂流區24利用標準工藝，形成在外延層16中。通過植入適合的摻雜物(在本實施例中為N型摻雜物)，然後熱退火。製備汲極漂流區24，還可選擇，在形成柵極氧化層18和/或多晶矽柵極20之前，製備P型本體區22和汲極漂流區24。因此，外延層16的區域23依然沒有植入摻雜物。
利用標準工藝製備源極區26及汲極區28，例如通過植入合適的摻雜物，然後熱驅動，如同步驟161所述，使源極區26及汲極區28具有所需的導電性。多晶矽柵極20用於源極區26進行自對齊的植入工藝。
利用標準的刻蝕工藝製備溝槽32，並用金屬等導電材料填充，以形成溝槽接頭32。確切地說，Ti-TiN的薄勢壘金屬層首先形成在溝槽32的底部和側壁，這可以通過濺鍍，隨後進行鎢(Wolfram，W)的化學氣相設置(Chemical Vapor Deposition，CVD)，以及Ti-Ti-AlCu的濺鍍來完成。溝槽接頭32將源極區26和P型本體區22短接在一起，並短接至PBL 14。電晶體中可以含有P+本體接觸區30，以便為P型本體區22和PBL 14提供良好的歐姆接觸。為此，可以在填充溝槽32之前，熱退火之後，進行P型摻雜物帶角度的離子植入，如同步驟163和165所述，為P+ 本體接觸區30提供合適的摻雜濃度。N+源極區26的重摻雜濃度很大，使P+植入本體接頭不會明顯地補償摻雜源極區26。
製備電介質層34，以覆蓋多晶矽柵極20、柵極氧化層18以及溝槽接頭32，如同步驟167所述。電介質層34包括含有硼酸的矽玻璃(Boro-Phospho-Silicate-Glass，BPSG)、摻雜的氧化物或化學氣相設置形成的氧化物，其厚度約為1微米。接觸開口36形成在電介質層34中，通過刻蝕電介質層34，使汲極區28裸露出來。用鎢、銅之類的導電材料填充接觸開口36，以形成導電插頭38。與溝槽32類似，Ti-TiN的薄勢壘金屬層首先形成在接觸開口36的底部和側壁，這可以通過濺鍍，隨後進行鎢(Wolfram，W)的化學氣相設置(Chemical Vapor Deposition，CVD)，以及Ti-Ti-AlCu的濺鍍來完成。如同步驟169所述，形成導電插頭38設置金屬等導電材料之後，繼續製備汲極接頭40。
如同步驟171所述，多個深溝槽32或TSV 42、43及44形成於半導體基板12的背面46，半導體基板12設置在汲極接頭40對面。利用標準的刻蝕工藝，通過從半導體基板12的邊緣46開始刻蝕，製備溝槽42、43及44，使溝槽43及44分別從孔48及49開始延伸，它們位於邊緣46中，並在PBL層14中截止；溝槽42從孔50開始延伸，在P+接頭30或PBL 14中截止，或直接延伸到溝槽接頭32。還可選擇，通過TSV鐳射從背面46鑽孔，形成溝槽42、43及44，然後清洗溝槽或各向同性的幹刻蝕。用鎢、銅以及類似的導電材料或TSV金屬，填充溝槽42、43及44，形成插頭51、52和53，連接到覆蓋著背面46的導電材料，構成源極接頭54，如同步驟173所述。作為示例，溝槽42、43以及44及其導電填充物，可以作為部 分直通矽通孔(TSV)(或更普遍地稱為直通半導體通孔)，穿過半導體基板12刻蝕。
憑藉這種結構，電晶體10形成一個具有平面柵極20的柵極區。柵極20在外延層16的表面附近的P型本體區22中，限定了一個橫向通道。來自N+源極區26的電子流在水準方向上穿過P型本體區22中的橫向通道，流入汲極漂流區24中。溝槽接頭32將N+源極區26短接至P型本體區22以及PBL 14上。通過從N+源極區26，在垂直方向上穿過溝槽接頭32，延伸到PBL 14中的通路，電子連接在源極區26和源極接頭54之間，然後橫向穿過PBL 14，向下穿過導電插頭51、52及53，一直到源極接頭54。尤其是插頭51、52及53降低了源極電阻，提高了電晶體效率。必須使臨近導電插頭51、52及53之間的間距最小，同時不會破壞電晶體10的結構完整性。因此，臨近導電插頭51、52及53之間的間距取決於多種因素，包括製備電晶體10的材料以及尺寸等。此外，PBL 14可以與汲極漂流區24一起提供減小的表面場(Reduced Surface Field，RESURF)效應，提高了電晶體10的擊穿電壓。
請一併參閱第1圖和第3圖，如圖所示的電晶體110具有與電晶體10相似的特性，同時省去了溝槽43及44以及導電插頭52及53。因此，可選件114、116,118,120,122,126,128,130,134,136,138及140與可選件14,16,18,20,22,26,28,30,34,36,38及40相同，並且製備方法也相同。
請一併參閱第1圖、第3圖及第4圖，其製備電晶體110的步驟251-263、267和269與步驟151-163、167和169相同。但是，如同步 驟262所述，從外延層16的頂面下，電晶體110的溝槽接頭132形成得較深，至少部分填充到半導體基板112中。此外，如同步驟271所述，用背部研磨工藝處理半導體基板112，從其背面除去堅固的部分，使溝槽接頭142的底部裸露出來。步驟271之後，半導體基板112的厚度小於50微米。還可選擇，在背部研磨工藝之後，從背面形成溝槽142，完全穿過半導體基板112，並在鈍化層134中截止。但是，從背面很難完全對準。用鎢、銅等類似材料，填充溝槽142，形成溝槽接頭132。如同步驟273所述，溝槽接頭132連接到源極接頭154，源極接頭154覆蓋半導體基板112的背面。
請一併參閱第1圖及第5圖，用電晶體210表示電晶體10的另一個實施例。除了電晶體10的PBL層14用形成在基板212上的層214代替之外，電晶體210的其他部分都與電晶體10相同，層214分成兩個不同的區域215和217，每個區域都有導電類型不同的摻雜物。區域215的摻雜物濃度和導電類型與電晶體10的PBL層14相同。但是，區域217為N-型摻雜物的輕摻雜，或者是N-型外延層216本身。區域217的摻雜濃度是為了在輕摻雜的N-型區域217接觸金屬導電插頭252和253的地方，形成肖特基接頭219。與電晶體10中普通的P-N結體二極體相比，這種結構增強了電晶體210的反向傳導二極體的反向恢復。
請參閱第3圖、第5圖及第5A圖，用電晶體211表示電晶體110的一個可選實施例，電晶體211含有與第5圖類似的集成肖特基接頭219。除了用分成兩個不同區域215和217的層代替電晶體110的PBL層114，每個區域都具有導電類型不同的摻雜物之外，電晶體211的其他部 分都與電晶體110相同。區域215的摻雜物濃度和導電類型與電晶體110的PBL層14相同。但是，區域217為N-型摻雜物的輕摻雜，或者是N-型外延層116本身。區域217的摻雜濃度是為了在輕摻雜的N-型區域217接觸金屬插頭252和253的地方，形成肖特基接頭219。
請一併參閱第3圖、第5A圖以及第5B圖，用電晶體213表示電晶體210的一種可選結構，電晶體213為集成與第5圖類似的肖特基接頭219的CMOS。除了電晶體213為N+汲極NMOS之外，其他都與電晶體211類似。如第5B圖所示，電晶體213包括一個N+源極區126、一個N+汲極區128，形成在P井116中，平面柵極121形成在P井116上方，並與柵極氧化物119絕緣。
請參閱第3圖、第5A圖以及第5C圖，用電晶體215表示電晶體210的一種可選結構，電晶體215為集成與第5圖類型的肖特基接頭219的輕摻雜汲極(Lightly Doped Drain，LDD)的N型金屬氧化物半導體(N-type Metal-Oxide-Semiconductor，NMOS)。除了電晶體213為輕摻雜的汲極(LDD)的NMOS之外，其他都與電晶體211類似。如第5B圖所示，電晶體213包括一個N+源極區126、一個N+汲極區128以及一個輕摻雜的N漂流汲極129，形成在P井116中，平面柵極121形成在P井116上方，並於柵極氧化物119絕緣。
請參閱第1圖以及第6圖，電晶體310表示電晶體10的另一個實施例。因此，可選件336及340與可選件36和40基本相同，並且可以用相同的方法製備。電晶體310中除了電晶體10中的外延層16的漂流區24帶有超級結結構之外，其他都與電晶體10基本相同。為此，電晶體310 的外延層316含有多個交替的N型及P型摻雜區360、361和362。區域360和362帶有相同的導電類型，區域361帶有相反的導電類型。在一個實施例中，區域360和362帶有N型導電類型，並且連接到汲極電壓，區域361帶有P型導電類型，並且經由P型本體區322連接到源極電壓。但是，應明確的是，區域360和362可能帶有P型導電類型，區域361可能帶有N型導電類型。利用人們熟知的技術，通過適當摻雜物的多能量植入，區域360、361及362可能帶有所需的導電類型。此外，在另一個實施例中，區域360及362可以自對準到柵極320。從P型本體區322開始延伸的區域361，通過帶角度的植入以及隨後的熱退火，可以將摻雜物驅入合適的位置。當電晶體斷開時，汲極區和源極區處於不同的電壓，從而通過超級結區域361，將超級結區域360及362反向偏置。區域360、361及362耗盡，會影響器件的大擊穿電壓。當電晶體接通時，柵極啟動了將源極連接到汲極的通道，使超級結區域360、361及362大致處於相同的電壓，並且不會耗盡。
還可選擇，製備一個柵極-汲極金屬遮罩，使柵極320避開汲極電極。接觸溝槽332連接到柵極-汲極遮罩部分366，其中級間導電層368延伸在上方，並與柵極320重疊。柵極-汲極遮罩部分366靠近汲極漂流區324，但與鈍化材料分開。鈍化層364將柵極-汲極金屬遮罩與柵極電極320絕緣。PBL 314為單獨的RESURF效應提供汲極漂流區324，以提高電晶體310的擊穿電壓。
請參閱第1圖和第7圖，依據另一個實施例，電晶體410中除了對應溝槽42的溝槽442一直從源極接頭454延伸到源極區426之外，其 他都與電晶體10相同。確切地說，可選件414、416、418、420、422、424、426、428、434、436、440、443、444、446、452、453及454與可選件14、16、18、20、22、24、26、28、34、36、40、43、44、46、52、53及54相同，並且可以用相同的方法製備。因此，深溝槽以及兩個深度不同的插頭形成在電晶體基板中。某些導電插頭，例如452和453僅僅部分穿過半導體材料，也就是說從底面446到PBL 414。其他導電插頭，例如451，可以從底面446開始，一直延伸到晶片頂部的源極區426和鈍化物434。
如同上述之第2圖所示，電晶體410的製備方法與電晶體10類似。唯一的不同在於，在製備溝槽插頭時，即步驟171處，溝槽442完全對準到接觸源極區和本體區，並且一直延伸到鈍化層，而溝槽443和444僅部分穿過半導體基板412的半導體材料，延伸到PBL 414。
請參閱第1圖及第8圖，在另一個實施例中，電晶體510(即帶有底部汲極的LDMOS)含有多個溝槽542、543及544，形成在半導體基板512中，並用導電材料或TSV金屬填充，以構成與底部汲極接頭540相連接(也可選擇相互集成)的插頭。電晶體510含有一個N型半導體基板512，其中N型掩埋層(N-type Buried Layer，NBL)514形成在上面。外延層516形成在NBL 514上，電晶體510的有源區就形成在NBL 514中。外延層可以為N型或P型。可以利用標準的掩埋層植入工藝，或者也可選擇用步階外延工藝，製備NBL 514；也就是說，可以在半導體基板512上方生長一個層，作為NBL 514。外延層516可以生長在NBL 514上方。
利用標準的設置和製圖技術，柵極氧化層518形成在外延層516上方，多晶矽柵極520形成在柵極氧化層518上方。但是，除了多晶矽之外，也可以用其他的導電材料製備柵極520。利用標準工藝，在外延層516中製備P型本體區522。在本實施例中，所形成的P型本體區522穿過P型植入物，自對準到多晶矽柵極520的邊緣。在其他實施例中，在製備過程中，可以利用低壓P勢阱(Low-voltage Potential Well，LVPW)製備P型本體區522。因此，P型本體區522可以在形成柵極氧化層518和/或多晶矽柵極520之前製備。隨著P型本體區522的形成，N型汲極漂流區524就利用標準工藝形成在外延層516中。通過適當的摻雜物(例如N型摻雜物)植入，以及熱退火，製備汲極漂流區524。
利用植入適當的摻雜物，以及熱退火，製備源極區526及汲極區528，為源極區526和汲極區528提供合適的導電類型和摻雜濃度。多晶矽柵極520的存在，使源極區526的自對準植入工藝成為可能。
製備電絕緣鈍化層534，以覆蓋多晶矽柵極520、柵極氧化層518。在鈍化層534中，形成第一溝槽535和第二溝槽536。第一溝槽535使一部分P本體區522和源極區526裸露出來。第二溝槽536靠近汲極漂流區524，但與鈍化材料分開。用鎢、銅、金等類似的導電材料填充第一溝槽535和第二溝槽536，分別形成導電插頭537和538，然後用源極接頭539覆蓋。導電插頭538使柵極-汲極金屬與柵極電極520隔開。還可選擇，無需分離導電插頭材料，源極接頭539的材料也填充在第一溝槽535及第二溝槽536中。
多個深溝槽542、543和544形成在半導體基板512的邊緣546上，邊緣546設置在源極接頭539對面。依照上述溝槽42、43和44的製備方法，利用標準的刻蝕工藝或鐳射鑽孔製備溝槽。如上所述，溝槽542、543和544分別從孔547、548和550開始延伸，位於半導體基板512的邊緣546處，並在NBL層514中截止。用鎢、銅等類似的導電材料或TVS金屬，填充溝槽542、543和544，以形成導電插頭551、552和553，用導電材料覆蓋這些導電插頭，構成汲極接頭540。
超級結結構形成在外延層516中，外延層516含有多個交替的N型和P型摻雜區560-571。區域560-571都從NBL 514開始延伸，並在N漂流區524和N汲極區528附近截止。當剝去N和P立柱時，交替的N型和P型摻雜區560-571可以是圓柱形立柱，並且在第三維度上連接到P本體區。配置超級結，以展開來自P-型本體區的電場，或減小表面電場。
第9圖所示的俯視圖，表示傳統的雙晶片襯墊轉換器，以及利用本發明所述的底部源極金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的單一晶片襯墊轉換器。按照慣例，含有底部汲極的標準的高端(HS)和低端(LS)垂直MOSFET，位於一個封裝內的兩個單獨的晶片襯墊上。如第9圖所示，控制器和集成的高端MOSFET 602電連接並且真實連接到晶片襯墊606上，底部汲極低端MOSFET 604電連接並且真實連接到晶片襯墊608上。在功率轉換器封裝中，高端源極和低端汲極通常相互連接，構成一個開關，低端源極接地，這可以通過另外的結合引線(圖中沒有表示出來)完成。另外的結合引線增加了寄生電感，雙晶片襯墊606和608在轉換 器封裝中需要更多的空間。利用本發明所述之底部源極低端MOSFET 610，集成高端MOSFET 602和底部源極低端MOSFET 610的控制器，可以安裝在一個單獨的晶片襯墊612中。
還可選擇，第10圖所示的俯視圖，表示利用本發明所述的底部源極MOSFET的另一個單一晶片襯墊轉換器。如第10圖所示，底部汲極高端MOSFET 702電性連接並且真實連接到晶片襯墊706上，控制器703電性連接並且真實連接到晶片襯墊707上，底部汲極低端MOSFET 704電連接並且真實連接到晶片襯墊708上。利用本發明所述的底部源極低端MOSFET、控制器、低端MOSFET和高端MOSFET可以安裝在單一的晶片襯墊712上。
本發明所述之底部源極MOSFET在一個轉換器封裝中，既可以用於高端MOSFET，也可以用於低端MOSFET。第11A圖及第11B圖表示一個單獨的襯墊轉換器封裝的俯視圖和側視圖。在本結構中，底部源極高端MOSFET 802堆疊在底部源極低端MOSFET 804的頂部汲極上方，底部源極低端MOSFET 804與控制器一起，電連接並且真實連接到單獨的晶片襯墊806上。
單獨的晶片襯墊功率轉換器可用於各種不同的使用高端和低端器件的器件，例如功率轉換電路、無線電放大電路、射頻(RF)放大電路以及運算放大器(op-amp)輸出級。
應理解上述說明僅是本發明的示例，以及其他在本發明意圖和範圍內的修正，不應認為是本發明範圍的侷限。例如，儘管說明的是N通道器件，但是本領域的技術人員應明確，本發明也可用於P通道器 件，例如通過轉換半導體區域的導電類型。因此，本發明的範圍應由所附的權利要求書及其全部等價內容限定。
10‧‧‧電晶體
12‧‧‧半導體基板
14‧‧‧掩埋層
16‧‧‧外延層
18‧‧‧柵極氧化層
20‧‧‧柵極
22‧‧‧本體區
23‧‧‧區域
24‧‧‧漂流區
26‧‧‧源極區
28‧‧‧汲極區
30‧‧‧本體接觸區
32、42、43、44‧‧‧溝槽
34‧‧‧電介質層
36‧‧‧接觸開口
38、51、52、53‧‧‧導電插頭
40‧‧‧汲極接頭
46‧‧‧背面
48、49、50‧‧‧孔
54‧‧‧源極接頭

Claims (19)

  1. 一種場效應電晶體，其包含：一半導體基板，一第一半導體層形成在該半導體基板的表面上方，一第二半導體層形成在該第一半導體層的表面上方，該第二半導體層上係包含一柵極區、一源極區以及一汲極區，該柵極區具有一橫向柵極通道；至少一具有導電插頭之溝槽，該導電插頭與該柵極區、該源極區及該汲極區電性連接，其中該至少一溝槽自該半導體基板背面延伸至可控的深度，其中該至少一溝槽包含複數個空間分離之溝槽，其中包含一接觸溝槽，將該源極區電性連接至一源極接頭；一與該汲極區電性連接之汲極接頭，該源極接頭及該汲極接頭係設置於該半導體基板之對邊上；以及一個柵極接頭；其中，該第一半導體層、該第二半導體層及該半導體基板具有一第一導電類型，其中該第一半導體層之摻雜濃度高於該第二半導體層之摻雜類型。
  2. 如申請專利範圍第1項所述之場效應電晶體，其更包含一溝槽接頭設置於該源極接頭及該汲極接頭之間。
  3. 如申請專利範圍第1項所述之場效應電晶體，其中該半導體基板具有一第一對邊及一第二對邊，該柵極區、該源極區及該汲極區形成於該第一對邊上，該至少一溝槽自該橫向柵極通道開始延伸，並穿過該半導體基板，且在形成於該第二對邊上之至少一開口中截止。
  4. 如申請專利範圍第1項所述之場效應電晶體，其中該第一半導體層之一第一部分具有一第一導電類型，且該層之一第二部分具有與該第一導電類型相反之一第二導電類型。
  5. 如申請專利範圍第1項所述之場效應電晶體，其中該複數個空間分離之溝槽自該半導體基板之底面開始延伸，在該第一半導體層中截止。
  6. 如申請專利範圍第4項所述之場效應電晶體，其中該第二半導體層包含該第一導電類型之一第一部分，以及與該第一導電類型相反之一第二導電類型之一第二部分，其中該源極區形成於該第一部分頂部，該汲極區形成於該第二部分頂部。
  7. 如申請專利範圍第6項所述之場效應電晶體，其中該溝槽接頭將該源極區短接至該第一部分。
  8. 如申請專利範圍第1項所述之場效應電晶體，其中該至少一溝槽自該半導體基板之底部表面開始，延伸至該源極區。
  9. 如申請專利範圍第1項所述之場效應電晶體，其中該第一半導體層包含該第一導電類型之高摻雜濃度之一第一部分以及一第二導電類型之低摻雜濃度之一第二部分，其中肖特基接頭形成於一第二部分及該導電插頭之交叉處。
  10. 一種場效應電晶體，其包含：一半導體基板，一第一半導體層形成在該半導體基板的表面上方，一第二半導體層形成在該第一半導體層的表面上方，該第二半導體層上係包含一柵極區、一源極區以及一汲極區，該柵極區具有一橫向柵極通道； 其中，該第一半導體層及該半導體基板具有一第一導電類型，該第二半導體層具有複數個不同導電類型之區域，限定超級結結構與該柵極區、該源極區及該汲極區電性連接；至少一具有導電插頭之溝槽，該導電插頭與該源極區電性連接，其中該至少一溝槽從該半導體基板之背面延伸至可控的深度；一與該源極區電性連接之源極接頭；一與該汲極區電性連接之汲極接頭；以及一柵極接頭。
  11. 如申請專利範圍第10項所述之場效應電晶體，其中該第二半導體層具有複數個不同導電類型之區域，該複數個區域中之第一區設置於第二區及第三區之間，其導電類型與該第一半導體層相同，與該第二區及第三區相反。
  12. 如申請專利範圍第10項所述之場效應電晶體，其中該第二半導體層具有複數個不同導電類型之區域，該複數個區域中之一第一區設置於第二區及第三區之間，其導電類型與該第一半導體層相同，與該第二區及第三區相反，該第二區設置於該第一區及該第一半導體層之間。
  13. 如申請專利範圍第10項所述之場效應電晶體，其中該第二半導體層具有複數個不同導電類型之區域，限定超級結結構與該柵極區、該源極區及該汲極區電性連接，各該區域都自該第一半導體層開始，朝著該源極接頭延伸。
  14. 一種場效應電晶體，係包含： 一半導體基板，一第一半導體層形成在該半導體基板之表面上方，一第二半導體層形成在該第一半導體層的表面上方，該第二半導體層上係包含一柵極區、一源極區及一汲極區，該柵極區具有一橫向柵極通道；至少一具有導電插頭之溝槽，導電插頭與該源極區電性連接，其中該至少一溝槽從該半導體基板之背面延伸到可控的深度，其中該至少一溝槽包含一接觸溝槽，將該源極區電性連接至一源極接頭；一與該汲極區電性連接之汲極接頭，該源極接頭和該汲極接頭設置在該半導體基板的對邊上；以及一個柵極接頭；其中，該第一半導體層、該第二半導體層及該半導體基板具有一第一導電類型，其中該第一半導體層之摻雜濃度高於該第二半導體層之摻雜類型。
  15. 如申請專利範圍第14項所述之場效應電晶體，其更包含一溝槽接頭設置在該接觸溝槽上方，將該源極區短接至圍繞該源極區之該半導體基板。
  16. 一種場效應電晶體之製造方法，其包含下列步驟：於一半導體基板之一第一邊上，製備複數個限定一柵極區、一源極區及一汲極區之材料層，該柵極區具有一橫向柵極通道；由該半導體基板之該第一邊對面之一第二邊，製備至少一溝槽，自至少一孔開始，朝著該半導體基板之該第一邊，延伸至可控的深度；以及 利用導電材料填充該至少一溝槽中之複數個溝槽，形成一與該源極區及該汲極區之其中之一電性連接之一第一接頭；其中，更包含製備第一導電類型之該半導體基板，在該半導體基板上，製備一層具有該第一導電類型之半導體材料，在一第一半導體層上方，製備一第二半導體層，該第二半導體層具有複數個不同導電類型的區域，限定超級結結構與該柵極區、該源極區及該汲極區電性連接。
  17. 如申請專利範圍第16項所述之場效應電晶體之製造方法，其中製備該至少一溝槽包含製備一接觸溝槽，自該半導體基板之該第二邊，延伸至該源極區。
  18. 如申請專利範圍第16項所述之場效應電晶體之製造方法，更包含製備一第一導電類型之該半導體基板，製備更包含於該半導體基板上，製備一半導體材料層，該半導體材料層之一第一部分具有該第一導電類型，該半導體材料層之一第二部分具有與該第一導電類型相反之一第二導電類型，該柵極通道包含該半導體材料層。
  19. 如申請專利範圍第16項所述之場效應電晶體之製造方法，其中該複數個區域中之一第一區設置於一第二區及一第三區之間，其導電類型與該第一半導體層相同，與該該第二區及該第三區相反。
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