TWI491045B - 顯示裝置 - Google Patents

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Yasuyuki Arai
Yukie Suzuki
Yoshiyuki Kurokawa
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Semiconductor Energy Lab
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Description

顯示裝置
本發明係關於一種使用n通道型薄膜電晶體及p通道型薄膜電晶體的顯示裝置。
近年來，藉由使用形成在具有絕緣表面的基板上的半導體薄膜(厚度大約為幾十nm至幾百nm)來構成薄膜電晶體的技術正受到關注。薄膜電晶體在如IC和電光學裝置的電子裝置中獲得了廣泛應用，特別地，正在加快開發作為圖像顯示裝置的開關元件的薄膜電晶體。
作為圖像顯示裝置的開關元件使用將非晶矽膜用於通道形成區域的薄膜電晶體、或者將多晶矽膜用於通道形成區域的薄膜電晶體等。作為多晶矽膜的形成方法，藉由光學系統將脈衝振盪的受激準分子雷射光束加工為線形，並且對非晶矽膜掃描且照射線形雷射光束來晶化的技術是眾所周知的。
另外，作為圖像顯示裝置的開關元件使用將微晶矽膜用於通道形成區域的薄膜電晶體(參照專利文獻1及非專利文獻1)。
[專利文獻1]日本專利特開平第H4－242724號公報 [非專利文獻1]Toshiaki Arai和其他，SID 07 DIGEST,2007,pp.1370－1373
將多晶矽膜用於通道形成區域的薄膜電晶體，與將非 晶矽膜用於通道形成區域的薄膜電晶體相比，具有如下優點：其遷移率高2位數以上；可以在同一個基板上形成半導體顯示裝置的像素部和其週邊的驅動電路。然而，與將非晶矽膜用於通道形成區域時相比，存在有：由於必要半導體膜的晶化而其過程複雜化來使得成品率降低且成本升高的問題。此外，在藉由對非晶矽膜照射受激准分子雷射光束來形成的多晶矽膜中，有時晶粒的大小起因於雷射光束能量的不均勻性而不整齊，並且當使用這種多晶矽膜形成薄膜電晶體時，存在有：其電特性不均勻的問題。
另一方面，在將非晶矽膜用於通道形成區域的薄膜電晶體中，雖然由於藉由使用較少的光掩模可以製造所以其過程簡便，但是臨界值的變動大且遷移率低。再者，當將非晶矽膜用於通道形成區域時，難以製造p通道型薄膜電晶體。
另外，在將微晶矽膜用於通道形成區域的反交錯型薄膜電晶體中，閘極絕緣膜及微晶半導體膜的介面區域的結晶性低且薄膜電晶體的電特性不好。再者，難以製造將微晶矽膜用於通道形成區域的反交錯型的p通道型薄膜電晶體。
鑒於上述問題，本發明的目的在於提供一種顯示裝置及生產率高地製造該顯示裝置的方法，所述顯示裝置具有電特性優越且可靠性高的p通道型薄膜電晶體及n通道型 薄膜電晶體。
本發明之一是一種顯示裝置，包括：反交錯型p通道型薄膜電晶體和n通道型薄膜電晶體，該p通道型薄膜電晶體和n通道型薄膜電晶體在閘極電極上順序層疊有閘極絕緣膜、微晶半導體膜、以及非晶半導體膜，並且還包括形成在非晶半導體膜上的一對n型半導體膜或p型半導體膜、以及形成在一對n型半導體膜或p型半導體膜上的一對佈線，其中微晶半導體膜包含1×1016 atoms/m3 以下的氧。此外，n通道型薄膜電晶體的遷移率為10cm2 /V．s以上且45cm2 /V．s以下，而p通道型薄膜電晶體的遷移率為0.3cm2 /V．s以下。
另外，在製造上述反交錯型p通道型薄膜電晶體和n通道型薄膜電晶體的過程中，在真空度藉由超高真空排氣降低到比10－5 Pa低的壓力的處理室內設置基板，並且利用將基板溫度設定為100℃至300℃，較佳的為120℃至280℃，更佳的為120℃至220℃的電漿CVD法，可以形成包含1×1016 atoms/cm3 以下的氧的微晶半導體膜。
氧阻礙微晶半導體膜的形成。然而，由於藉由對沉積處理室內進行超高真空排氣可以降低處理室內的氧濃度，所以可以促進微晶半導體膜的形成。此外，在微晶半導體膜中，氧在成為缺陷的同時發揮施主的作用。因此，由於特別在p通道型薄膜電晶體中可以降低用作施主的氧的濃度，所以可以提高p通道型薄膜電晶體的遷移率。
此外，藉由將微晶半導體膜的成膜溫度設定為100℃ 至300℃，較佳的為120℃至280℃，更佳的為120℃至220℃，可以減少閘極絕緣膜及微晶半導體膜的介面的晶格畸變，從而使得閘極絕緣膜及微晶半導體膜的介面特性提高。由此，可以提高具有該微晶半導體膜的薄膜電晶體的電特性。
另外，本發明之一是一種顯示裝置，包括：將反交錯型p通道型薄膜電晶體和n通道型薄膜電晶體用作顯示元件的開關的像素。作為顯示裝置有液晶顯示裝置和發光顯示裝置等。液晶顯示裝置包括液晶元件。發光顯示裝置包括發光元件，該發光元件在其範疇中包括根據電流或電壓控制亮度的元件，具體地包括無機EL(Electro Luminescence：電致發光)元件、有機EL元件等。
另外，本發明之一是一種顯示裝置，在該顯示裝置中的像素部的週邊具有分別二極體連接的反交錯型p通道型薄膜電晶體和n通道型薄膜電晶體的保護電路。藉由將保護電路設置在像素部和驅動電路之間、或者與驅動電路夾著像素部相對一側，可以防止靜電等導致的破壞或退化。
另外，本發明之一是一種顯示裝置，在該顯示裝置中的像素部及驅動電路中包括使用微晶半導體膜形成的n通道型薄膜電晶體和p通道型薄膜電晶體。藉由使用將微晶半導體膜用於通道形成區域的n通道型薄膜電晶體和p通道型薄膜電晶體，在與像素部相同的基板上形成驅動電路的一部分或整體來形成系統型面板。
此外，顯示裝置包括顯示元件被密封的狀態的面板、 該面板安裝有包括控制器的IC等的狀態的模組。而且，本發明關於相當於在製造該顯示裝置的過程中完成顯示元件之前的一個方式的元件基板，該元件基板在多個像素中分別具備對顯示元件供給電流或電壓的單元。具體而言，元件基板既可是僅形成有顯示元件的像素電極的狀態，又可是在形成成為像素電極的導電膜之後且藉由蝕刻形成像素電極之前的狀態，無論是任何狀態都可以。
此外，本說明書中的顯示裝置是指圖像顯示裝置、發光裝置、或者光源(包括照明裝置)。顯示裝置還包括安裝有連接器諸如FPC(撓性印刷電路)、TAB(載帶自動鍵合)帶或TCP(帶載封裝)的模組；印刷線路板設置到TAB帶或TCP端部的模組；IC(積體電路)藉由COG(玻璃上晶片)方式直接安裝在顯示元件中的模組。
根據本發明，可以生產率高地製造具有電特性優越且可靠性高的p通道型薄膜電晶體及n通道型薄膜電晶體的顯示裝置。圖24是表示具備多個反應室的多室電漿CVD裝置的結構的圖。
下面，參照附圖說明本發明的實施例模式。但是，本發明可以藉由多種不同的方式來實施，所屬技術領域的普通人員可以很容易地理解一個事實就是其形式及詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種各樣的方式。因此，本發明不應該被解釋為僅限定在本實施例
模式所記載的內容中。此外，在以下所示的附圖中，在不同附圖之間共同使用表示同一部分或具有同樣功能的部分的附圖標記而省略其反復說明。
[實施例模式1]
下面，描述本實施例模式的顯示裝置所具有的像素的結構。圖1A表示像素的俯視圖的一個方式，圖1B表示像素的等效電路圖的一個方式，而圖1C表示對應於圖1A的線A－B的像素的截面結構的一個方式。
在圖1A至1C中，第一薄膜電晶體51a及第二薄膜電晶體51b相當於用來控制對像素電極輸入信號的開關用薄膜電晶體或用來控制對發光元件68供給電流或電壓的驅動用薄膜電晶體。
第一薄膜電晶體51a的閘極電極連接到掃描線52，源極及汲極之一連接到用作信號線的佈線61a至61c，並且源極及汲極中的另一方連接到第二薄膜電晶體51b的閘極電極53。第二薄膜電晶體51b的源極及汲極之一連接到用作電源線的佈線63a至63c，並且源極及汲極中的另一方連接到顯示裝置的像素電極66。此外，如圖1B所示，第一薄膜電晶體51a的源極及汲極中的另一方及第二薄膜電晶體51b的閘極電極連接到電容元件67，並且電容元件67連接到用作電源線的佈線63a至63c。
此外，電容元件67相當於在第一薄膜電晶體51a截止時保持第二薄膜電晶體51b的閘極－源極間電壓或閘極－ 汲極間電壓(以下稱為閘極電壓)的電容元件，並不一定需要設置。
在本實施例模式中，使用n通道型薄膜電晶體形成第一薄膜電晶體51a而使用p通道型薄膜電晶體形成第二薄膜電晶體51b。此外，也可以使用p通道型薄膜電晶體形成第一薄膜電晶體51a而使用n通道型薄膜電晶體形成第二薄膜電晶體51b。
接下來，參照圖1C說明第一薄膜電晶體51a及第二薄膜電晶體51b的結構。
第一薄膜電晶體51a形成有在基板50上的閘極電極52、在閘極電極上的閘極絕緣膜54、在閘極絕緣膜上的微晶半導體膜55、在微晶半導體膜55上的緩衝層57、在緩衝層57上的一對n型半導體膜59、以及在一對n型半導體膜59上的佈線61a至61c、62a至62c。此外，第一薄膜電晶體51a的遷移率為10cm2 /V．s以上且45cm2 /V．s以下。
第二薄膜電晶體51b形成有在基板50上的閘極電極53、在閘極電極53上的閘極絕緣膜54、在閘極絕緣膜54上的微晶半導體膜56、在微晶半導體膜56上的緩衝層58、在緩衝層58上的一對p型半導體膜60、以及在一對p型半導體膜60上的佈線63a至63c、64a至64c。此外，第一薄膜電晶體51a的佈線62a和第二薄膜電晶體51b的閘極電極53在閘極絕緣膜54的接觸孔中互相連接。此外，第二薄膜電晶體51b的遷移率為0.3cm2 /V．s以下。
在本實施例模式中，微晶半導體膜55、56分別用作第一薄膜電晶體51a、第二薄膜電晶體51b的通道形成區域，並且包含於微晶半導體膜55、56中的氧的濃度為1×1016 atoms/m3 以下。在微晶半導體膜中，氧成為缺陷。由此，由於藉由降低微晶半導體膜55、56的氧濃度可以減少膜中的缺陷，所以可以提高載流子的遷移率。此外，由於使用微晶半導體膜作為通道形成區域，所以可以抑制臨界值的變動。因此，可以提高第一薄膜電晶體51a、第二薄膜電晶體51b的電特性。而且，在p通道型薄膜電晶體中，藉由降低用作施主的氧的濃度，可以提高p通道型薄膜電晶體的遷移率。因此，當採用將微晶半導體膜用於通道形成區域的反交錯型薄膜電晶體時，也可以製造p通道型薄膜電晶體。
此外，在微晶半導體膜55和n型半導體膜59之間、以及微晶半導體膜56和p型半導體膜60之間分別具有緩衝層57、58。緩衝層57、58在用作微晶半導體膜55、56的氧化保護膜的同時，還用作高電阻區域。由此，可以在避免氧化物形成於微晶半導體膜55、56而遷移率降低的同時，可以降低薄膜電晶體的截止電流。因此，可以提高顯示裝置的對比度。
此外，在本實施例模式中，像素的等效電路不局限於圖1B，只要是具有反交錯型p通道型薄膜電晶體、反交錯型n通道型薄膜電晶體、以及像素電極，並且構成該像素電極連接到反交錯型p通道型薄膜電晶體或反交錯型n 通道型薄膜電晶體的等效電路的像素，即可。
作為基板50，可以使用藉由熔化方法或浮發方法(float method)製造的無鹼玻璃基板例如鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋁矽酸鹽玻璃等、或者陶瓷基板，還可以應用具有可承受本製造過程的處理溫度的耐熱性的塑膠基板等。此外，還可以應用在不銹鋼合金等金屬基板表面上設置絕緣膜的基板。在基板50是母體玻璃的情況下，基板的尺寸可以採用第一代(320mm×400mm)、第二代(400mm×500mm)、第三代(550mm×650mm)、第四代(680mm×880mm或730mm×920mm)、第五代(1000mm×1200mm或1100mm×1250mm)、第六代(1500mm×1800mm)、第七代(1900mm×2200mm)、第八代(2160mm×2460mm)、第九代(2400mm×2800mm或2450mm×3050mm)、第十代(2950mm×3400mm)等。
閘極電極52、53、以及電容電極(未圖示)由金屬材料形成。作為金屬材料應用鋁、鉻、鈦、鉭、鉬、以及銅等。閘極電極52、53、以及電容電極的較佳的例子由鋁、或者鋁和阻擋金屬的疊層結構體形成。作為阻擋金屬，使用高熔點金屬例如鈦、鉬、鉻等。為了防止鋁的小丘及氧化，較佳的設置阻擋金屬。由於在閘極電極52、53上形成半導體膜和佈線，所以較佳的將閘極電極52、53的端部加工為錐形形狀，以便防止斷開。
藉由濺射法、CVD法、蒸鍍法、印刷法、液滴噴射法等，形成閘極電極52、53。此外，在藉由濺射法、CVD 法等形成的情況下，在基板50的整個表面上形成金屬材料膜，然後使用藉由光微影法形成的抗蝕劑掩模部分地蝕刻金屬材料膜，來形成閘極電極52、53、以及電容電極。
閘極絕緣膜54由厚度為50nm至300nm的氮化矽、氧化矽、氮氧化矽、氧氮化矽、氮化鋁、氮氧化鋁等絕緣材料形成。
作為閘極絕緣膜54的一例，有如下結構：在閘極電極52、53、以及電容電極上設置氮化矽膜(或氮氧化矽膜)作為第一閘極絕緣膜且在其上設置氧化矽膜(或氧氮化矽膜)作為第二閘極絕緣膜的結構。像這樣，藉由使用多個層形成閘極絕緣膜54，可以對閘極絕緣膜54給予多種功能。例如，藉由設置氮化矽膜(或氮氧化矽膜)作為第一閘極絕緣膜，可以防止來自元件基板的雜質擴散且防止閘極電極52、53等的氧化。此外，在使用鋁作為閘極電極52、53的情況下，可以防止鋁的小丘。設置氧化矽膜(或氧氮化矽膜)作為第二閘極絕緣膜具有如下效果，即，提高與形成在其上的微晶矽膜密合的密合性，並且緩和第一閘極絕緣膜的應力彎曲的影響。第一閘極絕緣膜較佳的形成為10nm至100nm的厚度，而第二閘極絕緣膜較佳的形成為50nm至150nm的厚度。而且，也可以在氧化矽膜上形成厚度為5nm至10nm的氮化矽膜。特別是，在顯示裝置是發光顯示裝置的情況下，由於採用直流驅動，所以閘極絕緣膜較佳的具有高耐壓性。因此，較佳的採用上述三層結構的閘極絕緣膜。此外，藉由使用氧氮化矽或氧 化矽作為閘極絕緣膜，可以抑制臨界值的變動。
閘極絕緣膜54藉由濺射法、CVD法、塗覆法等形成。
微晶半導體膜55、56是具有非晶結構和結晶(包括單晶、多晶)結構的中間結構的半導體的膜。該半導體是具有在自由能方面上很穩定的(就是說，在熱力學方面上很穩定的)第三狀態的半導體，並且是具有短程有序且晶格畸變的結晶半導體。在該半導體中，其粒徑為0.5nm至50nm，較佳的為1nm至20nm的柱形形狀或針形形狀的結晶向對基板表面的法線方向成長。另外，其中混合存在微晶半導體和非單晶半導體。在微晶半導體的代表例子的微晶矽中，其拉曼光譜轉移到低於表示單晶矽的520.5cm－1 的波數一側。就是說，微晶矽的拉曼光譜的高峰位於表示單晶矽的520.5cm－1 和表示非晶矽的480cm－1 之間。此外，導入至少1原子%或其以上的氫或鹵素，以便終結懸空鍵。再者，藉由將氦、氬、氪、氖等的稀有氣體元素包含在微晶半導體膜中而進一步促進晶格畸變，可以獲得穩定性提高的優質的微晶半導體膜。關於這種微晶半導體膜的記述例如在美國專利第4,409,134號中公開。
微晶半導體膜55、56的厚度為10nm至500nm(較佳的為100nm至250nm)。藉由將微晶半導體膜55、56的厚度設定為10nm以上且500nm以下，後面形成的薄膜電晶體成為完全耗盡型。此外，作為微晶半導體膜55、56，使用微晶矽膜、添加有鍺或碳的微晶矽膜形成。
另外，當示意性地不添加以控制價電子為目的的雜質元素時，微晶半導體膜呈現較弱的n型導電性，因此，也可以對於用作薄膜電晶體的通道形成區域的微晶半導體膜，在成膜同時或成膜之後添加給予p型的雜質元素來控制臨界值。作為給予p型的雜質元素以硼為代表，將B2 H6 、BF3 等雜質氣體以1ppm至1000ppm，較佳的以1ppm至100ppm的比例混入到氫化矽，即可。並且，將硼的濃度例如設定為1×1014 atoms/cm3 至6×1016 atoms/cm3 ，即可。
另外，較佳的將微晶半導體膜的氮及碳的濃度都設定為3×1018 atoms/cm3 以下。藉由降低微晶半導體膜的雜質濃度，可以減少微晶半導體膜的缺陷。
在實施例模式2中詳細說明微晶半導體膜55、56的成膜方法。
緩衝層57、58藉由使用厚度為50nm至400nm的非晶半導體膜形成。代表性地使用非晶矽膜形成。或者，藉由使用包含選自氮、氟、氯、氦、氬、氪、以及氖中的一種以上的非晶矽膜形成。
緩衝層57、58可以藉由電漿CVD法且使用SiH4 、Si2 H6 等氫化矽形成。另外，藉由使用選自氦、氬、氪、以及氖中的一種或多種的稀有氣體元素稀釋上述氫化矽來形成非晶半導體膜。也可以使用氫化矽的流量的1倍以上且小於10倍，較佳的為1倍以上且5倍以下的流量的氫來形成包含氫的非晶半導體膜。進而，對上述原料氣體添加包含氮、氨、氟、氯、溴或碘的氣體(F2 、Cl2 、HF、 HCl等)中的一種以上來形成緩衝層57、58。
或者，也可以藉由濺射法形成緩衝層57、58。
n型半導體膜59及p型半導體膜60添加有以控制價電子為目的的一導電型雜質。n型半導體膜59添加有磷或砷，而p型半導體膜60添加有硼。n型半導體膜59的代表例子為添加有磷的非晶矽膜或微晶矽膜，而p型半導體膜60的代表例子為添加有硼的非晶矽膜或微晶矽膜。
佈線61a至61c、63a至63c向與連接到閘極電極52的掃描線交叉的方向延伸，並且受到第一薄膜電晶體51a的源極或汲極的電位供給。佈線62a至62c與第二薄膜電晶體51b的閘極電極53連接，並且受到第二薄膜電晶體51b的閘極電極的電位供給。佈線64a至64c與像素電極連接，並且受到第二薄膜電晶體51b的汲極或源極的電位供給。
佈線61a至61c、62a至62c、63a至63c、以及64a至64c較佳的使用鋁、銅、或者添加有耐熱性提高元素例如矽、鈦、釹、鈧等的鋁形成。藉由濺射法或蒸鍍法形成鋁膜，並且利用光微影技術形成為預定圖案。另外，也可以藉由絲網印刷法、噴墨法、奈米壓印法使用銀、銅等導電奈米膏形成。
佈線61a至61c、62a至62c、63a至63c、以及64a至64c如上所述那樣使用鋁、銅等形成即可，並且也可以採用組合發揮提高與基底密合的密合性且防止擴散的阻擋層的功能的導電材料而成的疊層結構。例如，使用高熔點 金屬例如鉬、鉻、鈦、鉭、氮化鈦等形成用作阻擋層的佈線61a、62a、63a、以及64a，使用上述鋁或添加有耐熱性提高元素的鋁等形成佈線61b、62b、63b、以及64b，並且使用與佈線61a、62a、63a、以及64a相同的導電材料形成佈線61c、62c、63c、以及64c。
保護絕緣膜65以覆蓋緩衝層57、58、佈線61a至61c、62a至62c、63a至63c、以及64a至64c等的方式形成。保護絕緣膜65較佳的使用氮化矽、氮氧化矽形成。暴露佈線64c的接觸孔69形成在保護絕緣膜65中。
保護絕緣膜65藉由濺射法或CVD法形成。
像素電極66在接觸孔69中與佈線64c連接。像素電極66藉由使用具有透光性的導電材料例如氧化銦錫、氧化鋅、氧化錫等形成。或者，藉由使用具有遮光性的導電材料例如鋁、氮化鋁、鈦、氮化鈦、鉭、氮化鉭或銀等形成。或者，也可以使用有機導電材料形成。
此外，雖然在圖1C中薄膜電晶體51a、51b是部分形成有凹部的通道蝕刻型薄膜電晶體，其中當分離佈線61a至61c、62a至62c、63a至63c、以及64a至64c與n型半導體膜59及p型半導體膜60時，緩衝層57、58的一部分也被蝕刻，但是薄膜電晶體51a、51b不局限於此。
如圖2所示那樣，也可以採用通道保護型薄膜電晶體作為第一薄膜電晶體70a，其中在閘極電極52上形成有閘極絕緣膜54，在閘極絕緣膜54上形成有微晶半導體膜55，在微晶半導體膜55上形成有緩衝層71，在緩衝層71上 形成有通道保護膜73，在通道保護膜73上形成有一對n型半導體膜75，並且在n型半導體膜75上形成有一對佈線61a至61c、62a至62c。此外，與此同樣，也可以採用通道保護型薄膜電晶體作為第二薄膜電晶體70b，其中在閘極電極53上形成有閘極絕緣膜54，在閘極絕緣膜54上形成有微晶半導體膜56，在微晶半導體膜56上形成有緩衝層72，在緩衝層72上形成有通道保護膜74，在通道保護膜74上形成有一對p型半導體膜76，並且在p型半導體膜76上形成有一對佈線63a至63c、64a至64c。
此外，雖然圖1C及圖2示出單閘極結構的薄膜電晶體，但是也可以採用多閘極結構，在該多閘極結構中，多個薄膜電晶體串聯連接，並且多個薄膜電晶體共同使用一個微晶半導體膜。藉由採用多閘極結構，可以降低薄膜電晶體的截止電流。
本實施例模式所示的顯示裝置具有藉由如下方法形成的像素，即，作為用來控制對像素電極的信號輸入的開關用薄膜電晶體或用來控制對發光元件68的電流或電壓的供給的驅動用薄膜電晶體，使用n通道型薄膜電晶體及p通道型薄膜電晶體。n通道型薄膜電晶體及p通道型薄膜電晶體由於使用微晶半導體膜作為通道形成區域，所以可以抑制臨界值的變動。此外，微晶半導體膜的氧濃度為1×1016 atoms/m3 以下。因此，可以減少缺陷。此外，在p通道型薄膜電晶體中，可以降低發揮施主的功能的氧的濃度。根據上述理由，可以提高n通道型薄膜電晶體及p通
道型薄膜電晶體的遷移率。代表性地，可以將n通道型薄膜電晶體的遷移率設定為10 cm2 /V．s以上且45cm2 /V．s以下，並且將p通道型薄膜電晶體遷移率設定為0.3cm2 /V．s以下。
[實施例模式2]
在本實施例模式中，參照圖3至圖5、以及圖24說明用來形成實施例模式1所示的閘極絕緣膜、微晶半導體膜、緩衝層、n型半導體膜、p型半導體膜、以及保護絕緣膜等的電漿CVD裝置及這些膜的成膜方法。
圖3示出施加高頻電力的電漿CVD裝置的一個結構例子。反應室400由鋁或不銹鋼等具有剛性的材料形成，並且以能夠進行真空排氣的方式構成。反應室400具備第一電極401和第二電極402。
第一電極401與高頻電力供給單元403聯結，並且第二電極402被施加接地電位且構成為能夠安裝基板。第一電極401由絕緣材料416與反應室400絕緣分離，由此構成為高頻電力不洩漏。此外，雖然在圖3中示出第一電極401和第二電極402為電容耦合型(平行平板型)結構，但是只要是藉由施加高頻電力可以在反應室400內部產生電漿的結構，也可以採用其他結構例如電感耦合型等。
高頻電力供給單元403包括高頻電源404、以及對應於此的匹配器(matching box)406。從高頻電源404輸出的高頻電力提供給第一電極401。
作為高頻電源404供給的高頻電力，應用波長實質上為10m以上且屬於HF頻帶的3MHz至30MHz的高頻，典型為13.56MHz的頻率、或者波長實質上小於10m且屬於VHF頻帶的高頻，典型為30MHz至300MHz的高頻電力。
第一電極401還與氣體供給單元408聯結。氣體供給單元408由填充反應氣體的汽缸410、壓力調節閥411、停止閥412、以及質量流量控制器413等構成。在反應室400內，第一電極401的與基板相對的表面被加工為簇射板形狀，並且設置有多個細孔。提供給第一電極401的反應氣體從中空結構的第一電極的細孔提供給反應室400內。
與反應室400連接的排氣單元409具有真空排氣功能、以及在流入反應氣體時將反應室400內控制為保持預定壓力的功能。排氣單元409包括蝶閥417、導電閥418、渦輪分子泵419、乾燥泵420等。在並聯佈置蝶閥417和導電閥418的情況下，藉由關斷蝶閥417而使得導電閥418工作，可以控制反應氣體的排氣速度而將反應室400的壓力保持在預定範圍內。此外，藉由開放導電率大的蝶閥417，可以實現高真空排氣。
在直到低於10－5 Pa的壓力的真空度進行超高真空排氣的情況下，較佳的並用低溫泵421。另外，在直到作為到達真空度的超高真空進行排氣的情況下，也可以對反應室400的內壁進行鏡面加工，並且設置焙燒用加熱器，以便 減少從內壁釋放的氣體。
由加熱器控制器415控制溫度的基板加熱器414設置在第二電極402內。基板加熱器414在設置在第二電極402內的情況下，採用導熱加熱方式且由護套加熱器等構成。可以適當地改變第一電極401和第二電極402之間的間隔。為了調節上述間隔，設置伸縮管以便在反應室400內調節第二電極402的高度。
藉由使用根據本實施例模式的電漿CVD裝置的反應室，可以形成以氧化矽膜及氮化矽膜為代表的絕緣膜、以微晶矽膜及非晶矽膜為代表的半導體膜、以及其他用於薄膜電晶體等的各種薄膜。
下面，作為形成薄膜的方法的代表例子，參照圖4以時間系列說明形成微晶矽膜的製程。
圖4是說明形成微晶矽膜的製程的時序圖，表示代表性的一例。圖4的描述從對反應室進行從大氣壓到真空的真空排氣440的階段開始表示，並且以時間系列表示之後進行的預塗覆441、基板搬入442、基底預處理443、沉積處理444、基板搬出445、以及清潔446的各處理。
首先，直到成為預定真空度，對反應室進行真空排氣。在直到低於10－5 Pa的壓力的真空度進行超高真空排氣的情況下，藉由渦輪分子泵進行排氣，而且使用低溫泵進行真空排氣。另外，較佳的對反應室進行加熱處理來從內壁進行脫氣處理。另外，藉由還使加熱基板的加熱器工作而使得溫度穩定化。基板的加熱溫度為100℃至300℃，較 佳的為120℃至280℃，更佳的為120℃至220℃。
作為預塗覆441，較佳的導入氬等的稀有氣體進行電漿處理，以便除去吸附到反應室的內壁的氣體(氧及氮等的大氣成分、或者用於反應室的清潔的蝕刻氣體)。藉由該處理可以降低到達真空度。另外，預塗覆441包括使用與應該沉積在基板上的膜相同種類的膜覆蓋反應室的內壁的處理。本實施例模式表示形成微晶矽膜的製程。從而，進行形成矽膜作為內壁覆蓋膜的處理。預塗覆441在導入矽烷氣體之後施加高頻電力來產生電漿。由於矽烷氣體與氧、水分等起反應，因此藉由流入矽烷氣體且產生矽烷電漿，可以除去反應室內的氧、水分。
在預塗覆441之後，進行基板搬入442。由於應該被沉積微晶矽膜的基板儲存在真空排氣後的裝載室，所以即使搬入基板，真空度也不會顯著地退化。
基底預處理443是在形成微晶矽膜的情況下特別有效的處理，且較佳的執行。換言之，在藉由電漿CVD法在玻璃基板表面、絕緣膜表面、或者非晶矽表面上形成微晶矽膜的情況下，起因於雜質或晶格不匹配等而在沉積初期階段上形成非晶層。為了盡可能地減薄該非晶層，並且為了如果能夠的話就除去該非晶層，較佳的進行基底預處理443。作為基底預處理，較佳的進行稀有氣體電漿處理、氫電漿處理、或者雙方。在稀有氣體電漿處理中，較佳的使用質量數大的稀有氣體元素例如氬、氪、氙等。這是為了藉由濺射的作用除去吸附到表面上的氧、水分、有機物 、金屬元素等的緣故。氫電漿處理有效於由氫自由基除去吸附到表面上的上述雜質，並且有效於藉由對絕緣膜或非晶矽膜進行的蝕刻作用形成清潔表面。此外，也可以期待藉由並用稀有氣體電漿處理和氫電漿處理來促進微晶核的產生的作用。
在促進微晶核的產生的觀點上，如圖4中的虛線447所示那樣，在微晶矽膜的成膜初期階段上繼續供給氬等的稀有氣體是有效的。
形成微晶矽膜的沉積處理444是基底預處理443之後接著進行的處理。微晶矽膜藉由在矽烷氣體(在形成雜質半導體的情況下，除了矽烷以外，還添加摻雜氣體)和氫及/或稀有氣體的混合氣體中利用輝光放電電漿來形成。矽烷由氫及/或稀有氣體稀釋為10倍至2000倍。基板的加熱溫度為100℃至300℃，較佳的為120℃至280℃，更佳的為120℃至220℃。為了使用氫對微晶矽膜的成長表面進行惰性化來促進微晶矽的成長，而較佳的在120℃至220℃的溫度下形成膜。
如本實施例模式所示那樣，藉由施加1MHz至20MHz、典型為13.56MHz的高頻電力、或者大於20MHz且120MHz以下左右的VHF頻帶的高頻電力來產生輝光放電電漿。
在此情況下，藉由預先進行預塗覆441的處理，可以防止微晶矽膜包含構成反應室的金屬作為雜質。換言之，藉由使用矽覆蓋反應室內，可以防止反應室內被電漿蝕刻 ，並且可以降低包含於微晶矽膜中的雜質濃度。
在沉積處理444中，也可以對反應氣體加入氦。氦由於具有所有的氣體中最高的電離能，即24.5eV，並且在稍微低於該電離能的20eV左右的能級具有準穩定狀態，所以在放電繼續中，電離僅需要上述能級的區別，即4eV左右。因此，放電開始電壓呈現所有的氣體中最低的值。根據上述特性，氦可以穩定地保持電漿。此外，由於可以形成均勻的電漿，所以即使沉積微晶矽膜的基板的面積大，也可以發揮電漿密度的均勻化的效果。
在微晶矽膜的成膜結束之後，停止矽烷、氫等的反應氣體及高頻電力的供應，進行基板搬出445。在接著對另一基板進行沉積處理的情況下，返回到基板搬入442的階段進行相同的處理。為了除去吸附到反應室內的被膜或粉末，進行清潔446。
作為清潔446，導入以NF3 、SF6 為代表的蝕刻氣體進行電漿蝕刻。另外，導入一種不利用電漿也可以蝕刻的氣體例如ClF3 進行。在清潔446中，較佳的在停止基板加熱用的加熱器來降低反應室的溫度的狀態下進行。這是因為抑制在蝕刻時產生反應副產生物的緣故。在清潔446結束之後，返回到預塗覆441，以下進行相同的處理即可。
雖然在本實施例模式中參照圖4說明微晶矽膜的成膜方法，但是本實施例模式不局限於此，藉由代替反應氣體可以形成各種薄膜。在作為半導體膜的非晶矽膜、非晶矽鍺膜、非晶碳化矽膜、微晶矽鍺膜、微晶碳化矽膜等的形 成時，可以利用本實施例模式。另外，在作為絕緣膜的氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜等的形成時，可以利用本實施例模式。
此外，氧氮化矽膜是作為其組成氧的含量多於氮，當使用盧瑟福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)以及氫前方散射法(HFS：Hydrogen Forward Scattering)測量時，作為濃度範圍，其包含50原子%至70原子%的氧、0.5原子%至15原子%的氮、25原子%至35原子%的矽、0.1原子%至10原子%的氫。另外，氮氧化矽膜是作為其組成，氮的含量多於氧，當使用RBS以及HFS測量時，作為濃度範圍，其包含5原子%至30原子%的氧、20原子%至55原子%的氮、25原子%至35原子%的矽、10原子%至30原子%的氫。但是，在以構成氧氮化矽或氮氧化矽的原子的總計設定為100原子%的情況下，氮、氧、矽、以及氫的含有比率包括於上述範圍內。
如上所述那樣，根據本實施例模式可以形成氧濃度為1×1016 atoms/cm3 以下的薄膜，代表性地是微晶矽膜。
接下來，作為應用上述反應室的電漿CVD裝置的一個例子，表示適合形成構成TFT的閘極絕緣膜及半導體膜的結構的一個例子。
圖5示出具備多個反應室的多室電漿CVD裝置的一個例子。該裝置包括公共室423、裝載/卸載室422、第一反應室401a、第二反應室401b、以及第三反應室401c。 設置在裝載/卸載室422的盒子的基板由公共室423的搬送機構426搬入/搬出於各反應室，這是單晶片處理。在公共室423和每個室之間具備有閘閥425，以便防止在每個反應室中進行的處理彼此干擾。
每個反應室根據要形成的薄膜種類被區分。例如，在第一反應室401a中形成絕緣膜如閘極絕緣膜等，在第二反應室401b中形成要形成通道的微晶半導體層，並且在第三反應室401c中形成要形成源極及汲極的一導電型的雜質半導體層。不言而喻，反應室的數量不局限於圖5所示的數量，可以根據需要任意進行增減。此外，既可在一個反應室中形成一個膜，又可在一個反應室中形成多個膜。
每個反應室連接有渦輪分子泵419和乾燥泵420作為排氣單元430。排氣單元不局限於上述真空泵的組合，只要能夠直到10－1 Pa至10－5 Pa左右的真空度排氣，就可以應用其他真空泵。此外，形成微晶半導體膜的第二反應室401b聯結有低溫泵421作為能夠直到超高真空進行真空排氣的。在排氣單元430和每個反應室之間設置有蝶閥417，藉由其可以遮斷真空排氣，並且藉由導電閥418可以控制排氣速度來調節每個反應室的壓力。
氣體供給單元408由填充用於過程的氣體例如以矽烷為代表的半導體材料氣體或稀有氣體等的氣缸410、停止閥412、質量流量控制器413等構成。氣體供給單元408g連接到第一反應室401a，並且供給用來形成閘極絕緣膜的 氣體。氣體供給單元408i連接到第二反應室401b，並且供給微晶半導體膜用的氣體。氣體供給單元408n連接到第三反應室401c，並且例如供給n型半導體膜用的氣體。氣體供給單元408a和氣體供給單元408f是分別供給氫和用於反應室內的清潔的蝕刻氣體的系統，並且這些單元連接到各反應室。
每個反應室聯結有用來形成電漿的高頻電力供給單元403。高頻電力供給單元403包括高頻電源404和匹配器406。
圖24示出對圖5所示的多室電漿CVD裝置的結構加上第四反應室401d的結構。第四反應室401d與氣體供給單元408b聯結。另外，高頻電力供給單元及排氣單元的結構與圖5相同。可以根據要形成的薄膜種類分別使用各反應室。例如，在第一反應室401a中形成絕緣膜如閘極絕緣膜等，在第二反應室401b中形成要形成通道的微晶半導體層，在第四反應室401d中形成保護通道形成用的半導體層的緩衝層，並且在第三反應室401c中形成要形成源極及汲極的一導電型的雜質半導體層。由於每個薄膜具有最合適的成膜溫度，因此必須分別控制各反應室的溫度。藉由分開設置反應室，容易管理成膜溫度。而且，由於可以反復形成相同種類的膜，因此可以消除關於成膜履歷的殘留雜質導致的影響。
如本實施例模式所示那樣，藉由如圖5及圖24所示使用多個反應室且將它們聯結在公共室，可以在不暴露於 大氣的狀態下連續層疊多個不同的層。
此外，雖然圖5及圖24不表示，但是還設置供給p型半導體膜用的氣體(典型地是乙硼烷、矽烷、以及氫)的氣體供給單元、以及聯結該氣體供給單元的反應室。
[實施例模式3]
下面，參照圖1A至1C、圖6A至6C、以及圖7說明顯示裝置的一個方式的發光裝置。這裏使用利用電致發光的發光元件表示發光裝置。利用電致發光的發光元件根據發光材料是有機化合物還是無機化合物被分類，一般來說，前者被稱為有機EL元件而後者被稱為無機EL元件。
在有機EL元件中，藉由對發光元件施加電壓，電子及電洞從一對電極分別注入到包含發光性的有機化合物的層，由此電流流通。並且，藉由這些載流子(電子及電洞)複合，發光性的有機化合物形成激發態，在從該激發態回到基態時發光。由於這種機理，上述發光元件被稱為電流激發型發光元件。
無機EL元件根據其元件結構被分類為分散型無機EL元件和薄膜型無機EL元件。分散型無機EL元件包括將發光材料顆粒分散在粘合劑中的發光層，並且其發光機理是利用施主能級和受主能級的施主－受主複合型發光。薄膜型無機EL元件具有在電介質層之間夾住發光層且在電極之間夾住其的結構，並且其發光機理是利用金屬離子內殼層電子躍遷的局部存在型發光。
這裏，使用有機EL元件作為發光元件進行說明。另外，雖然使用圖1C所示的通道蝕刻型薄膜電晶體作為薄膜電晶體，但是也可以適當地使用圖2所示的通道保護型薄膜電晶體。
作為發光裝置的一個方式，存在圖1A和1C所示的結構及圖1B所示的具有等效電路的像素。典型地說，如圖6A所示那樣，在基板50上形成用作第二薄膜電晶體51b的開關用薄膜電晶體的第一薄膜電晶體51a；用作發光元件的驅動用薄膜電晶體的第二薄膜電晶體51b；以及在保護絕緣膜65的接觸孔中與第二薄膜電晶體51b的佈線64c連接的像素電極66。
如圖6A所示，在保護絕緣膜65及像素電極66的端部上形成分隔壁70。分隔壁70具有開口部，在該開口部中像素電極66露出。分隔壁70由矽氧烷聚合物等有機樹脂膜、或者無機絕緣膜形成。特別是，較佳的使用感光材料，在像素電極上形成開口部，並且將該開口部的側壁形成為具有連續曲率的傾斜面。
接下來，以在分隔壁70的開口部中與像素電極66接觸的方式形成發光層82，以覆蓋發光層82的方式形成對置電極83，並且以覆蓋對置電極83及分隔壁70的方式形成保護絕緣膜84。
發光層82既可由單層構成，又可由多個層的疊層構成。此外，在第二薄膜電晶體51b是p通道型薄膜電晶體的情況下使用由功函數大的導電材料形成的陽極作為像素 電極66，而在第二薄膜電晶體51b是n通道型薄膜電晶體的情況下使用由功函數小的導電材料形成的陰極作為像素電極66。
在分隔壁70的開口部中，藉由像素電極66、發光層82、以及對置電極83彼此重疊，以構成發光元件90。
使用氮化矽膜、氮氧化矽膜、以及DLC膜等形成保護絕緣膜84，以免氧、氫、水分、二氧化碳等侵入到發光元件90中。
進而，實際上，較佳的由氣體阻擋性高且脫氣少的保護薄膜(層壓薄膜、紫外線硬化樹脂薄膜等)或覆蓋材料封裝(密封)保護絕緣膜84，以免暴露於外界空氣。
接下來，參照圖6A至6C說明發光元件的結構。這裏，以驅動用薄膜電晶體的第二薄膜電晶體51b是p型的情況為例，說明發光元件的截面結構。
在發光元件中，為了取出發光，其陽極及陰極中的至少一方是透明即可。並且，在基板上形成薄膜電晶體及發光元件的狀態下，發光元件例如有如下結構：從與基板相反一側的表面取出發光的頂部發射結構：從基板一側的表面取出發光的底部發射結構；以及從基板一側及與基板相反一側的表面雙方取出發光的雙面發射結構。本實施例模式的像素結構可以應用於具有上述發射結構中的任何一個的發光元件。
參照圖6A說明底部發射結構的發光元件。圖6A示出在驅動用薄膜電晶體51b是p型且從發光元件90發射 的光穿過像素電極66而發射的情況下的發光元件的剖視圖。在此，像素電極66用作陽極。在圖6A中，形成有與驅動用薄膜電晶體的第二薄膜電晶體51b電連接且由具有透光性的導電材料形成的像素電極66，並且在像素電極66上依次層疊有發光層82及對置電極83。在該實例中，對置電極83用作陰極。像素電極66藉由使用功函數大且具有透光性的導電材料形成，例如可以使用具有透光性的導電膜如氧化銦錫、氧化鋅、氧化錫等。對置電極83只要是功函數小且具有遮光性的導電膜，就可以使用已知材料。例如，較佳的使用Ca、Al、MgAg、AlLi等。發光層82既可由單層構成，又可由多層的疊層構成。在發光層82由多層構成的情況下，在像素電極66上依次層疊電洞注入層、電洞傳輸層、發光層、電子傳輸層、以及電子注入層。此外，不需要上述層的所有層。
由對置電極83和像素電極66夾住發光層82的區域相當於發光元件90。在圖6A所示的像素中，從發光元件90發射的光如空心箭頭所示那樣發射到像素電極66一側。
接下來，參照圖6B說明雙面發射結構的發光元件。在圖6B中，在與驅動用薄膜電晶體的第二薄膜電晶體51b電連接且具有透光性的的像素電極66上依次層疊有發光層82及陰極85。像素電極66用作陽極。陰極85與圖6A的情況同樣只要是功函數小的導電膜就可以使用已知材料。但是，將其厚度設定為透過光的程度。例如，可以 使用具有20nm的厚度的Al或MgAg作為陰極85。發光層82與圖6A同樣既可由單層構成，又可由多層的疊層構成。像素電極66可以與圖6A同樣地使用功函數大且具有透光性的導電材料來形成。
由像素電極66、發光層82、以及陰極85重疊的部分相當於發光元件90。在圖6B所示的像素中，從發光元件90發射的光如空心箭頭所示那樣發射到像素電極66一側和陰極85一側的雙方。
參照圖6C說明頂部發射結構的發光元件。
圖6C示出在驅動用薄膜電晶體51b是p型且從發光元件90發射的光穿過陰極93一側的情況下的像素的剖視圖。在圖6C中，發光元件90的陽極91和驅動用薄膜電晶體51b電連接，並且在陽極91上依次層疊有發光層92及陰極93。陽極91藉由使用遮光的導電材料形成。典型地是，較佳的採用具有遮光性的導電材料如鋁、鈦、氮化鈦、鉭、氮化鉭、銀等和圖6A所示的陽極材料的疊層結構。陰極93可以使用圖6A所示的功函數小的導電膜。但是，將其厚度設定為透過光的程度。例如，可以使用具有5nm至20nm的厚度的Al或AgMg作為陰極93。發光層92與圖6A所示的發光層82同樣既可由單層構成，又可由多層的疊層構成。
由陽極91、發光層92、以及陰極93重疊的部分，相當於發光元件90。在圖6C所示的像素中，從發光元件90發射的光如空心箭頭所示那樣發射到陰極93一側。
此外，由於頂部發射結構的發光元件也可以在第一薄膜電晶體51a、第二薄膜電晶體51b上發光，所以可以增大發光面積。然而，如果在發光層92下存在的膜具有凹凸，就在該凹凸上膜厚度的分佈不均勻，陽極91和陰極93短路而導致發生顯示缺陷。因此，在保護絕緣膜65上形成平坦化膜86。在形成於平坦化膜86及保護絕緣膜65中的接觸孔中，形成與佈線64c連接的陽極91。平坦化膜86較佳的使用有機樹脂如丙烯、聚醯亞胺、聚醯胺等、或者矽氧烷聚合物來形成。此外，陽極91由於形成在平坦化膜86上，所以可以減少保護絕緣膜65的表面的凹凸。此外，在接觸孔中陽極91具有凹凸，所以設置覆蓋該凹凸部分且具有開口部的分隔壁70。以在分隔壁70的開口部中與陽極91接觸的方式形成發光層92，以覆蓋發光層92的方式形成陰極93，並且以覆蓋陰極93及分隔壁70的方式形成保護絕緣膜84。
此外，雖然在此說明了使用有機EL元件作為發光元件的情況，但是也可以設置無機EL元件作為發光元件。
藉由上述製程，可以製造發光裝置。本實施例模式的發光裝置由於使用截止電流少、電特性優越、並且可靠性高的薄膜電晶體，所以是對比度高且可見度高的發光裝置。
接下來，將本實施例模式所示的發光顯示裝置的像素153的等效電路的一個例子表示於圖1B。
像素153包括第一薄膜電晶體51a、第二薄膜電晶體 51b、電容元件67、以及發光元件68。此外，雖然這裏表示使用n通道型薄膜電晶體設置第一薄膜電晶體51a而使用p通道型薄膜電晶體設置第二薄膜電晶體51b的例子，但是不局限於此。也可以使用p通道型薄膜電晶體設置第一薄膜電晶體51a而使用n通道型薄膜電晶體設置第二薄膜電晶體51b。
在第一薄膜電晶體51a中，閘極與掃描線G1至Gy中的任何一個掃描線(在此設定為“掃描線G”)電連接，源極及汲極之一與信號線S1至Sx中的任何一個信號線(在此設定為“信號線S”)電連接，並且源極及汲極中的另一方與電容元件67的一個電極及第二薄膜電晶體51b的閘極電連接。此外，第一薄膜電晶體51a有時被稱為開關薄膜電晶體或開關用薄膜電晶體。
在第二薄膜電晶體51b中，閘極與第一薄膜電晶體51a的源極及汲極中的另一方和電容元件67的一個電極電連接，源極及汲極之一與電源供給線V1至Vx中的任何一個電源供給線(在此設定為“電源供給線V”)電連接，並且源極及汲極中的另一方與發光元件68的一個電極電連接。發光元件68的另一個電極也可以設定為低電源電位。此外，第二薄膜電晶體51b有時被稱為驅動用薄膜電晶體。
此外，低電源電位是指以對電源供給線V設定的高電源電位為基準且滿足低電源電位<高電源電位的電位，例如可以設定GND、0V等作為低電源電位。
電容元件67的另一個電極與電源供給線V1至Vx中的任何一個電源供給線(在此設定為“電源供給線V”)電連接。此外，也可以藉由代用第二薄膜電晶體51b的閘極電容來省略電容元件67。第二薄膜電晶體51b的閘極電容既可在源區、汲區、或者LDD區等與閘極電極重疊的區域中形成，又可在通道形成區域和閘極電極之間形成。
接下來，說明發光顯示裝置的工作。此外，在本實施例模式中，說明以恒流類比灰度方式工作的發光顯示裝置。此外，恒流驅動是在保持圖像的期間如一個框期間中以恒定電流驅動，而不是始終以相同的電流驅動。
在掃描線G被選擇的像素中，信號線S的電位經過處於導通狀態的第一薄膜電晶體51a輸入到電容元件67的一個電極。並且，相當於視頻信號的電壓的電荷儲存在電容元件67中，並且電容元件67保持該電壓。該電壓相當於第二薄膜電晶體51b的閘極和源極之間的電壓Vgs 。
並且，電容元件67的電極之間的電壓施加到第二薄膜電晶體51b的閘極，對應於該外加電壓，電流從電源供給線V經過第二薄膜電晶體51b流入到發光元件68，而使得發光元件68發光。
發光元件68的發光亮度實質上與流過發光元件68的電流成比例。因此，藉由改變流入到發光元件68的電流，可以顯示像素的灰度級。
在本實施例模式所示的發光顯示裝置中，流入到發光元件68的電流對應於施加到第二薄膜電晶體51b的閘極 的電壓從電源供給線V輸入。一般來說，薄膜電晶體的汲極和源極之間的電壓Vds 與其汲極電流Id 具有如圖7所示那樣的關係。
圖7示出對應於不同的閘極電壓Vgs 的多個曲線圖。閘極電壓Vgs 和第二薄膜電晶體51b的臨界值電壓Vth 之間的差別的絕對值|Vgs －Vth |越大，換言之，閘極電壓Vgs 的絕對值|Vgs |越大，汲極電流Id 越大。
在閘極電壓Vgs 和第二薄膜電晶體51b的臨界值電壓Vth 之間的差別的絕對值|Vgs －Vth |大於汲極和源極之間的電壓Vds 的絕對值|Vds |的情況下，薄膜電晶體在線形區域中工作，而在其為汲極和源極之間的電壓Vds 的絕對值|Vds |以下的情況下，薄膜電晶體在飽和區域中工作。在飽和區域中工作的情況下，即使汲極和源極之間的電壓Vds 改變，電流值也幾乎都不改變，只根據Vgs 的大小確定電流值。
在本實施例模式所示的發光顯示裝置中，當發光元件68發光時，使第二薄膜電晶體51b在汲極和源極之間的電壓Vds 的絕對值|Vds |為閘極電壓Vgs 和第二薄膜電晶體51b的臨界值電壓Vth 之間的差別的絕對值|Vgs －Vth |以上的飽和區域中工作。此外，在使發光元件68不發光時，截止第二薄膜電晶體51b即可。
此外，藉由改變施加到第二薄膜電晶體51b的閘極的電壓(改變輸入到信號線S的電位)而使得流入到發光元件68中的電流改變(恒流類比灰度方式)，來顯示發光 顯示裝置的像素的灰度級。換言之，在恒流類比灰度方式中，藉由改變輸入到信號線S的類比圖像信號(改變信號線S的電位)，來顯示灰度級。
此外，雖然對於本實施例模式所示的發光顯示裝置，表示使用圖1B所示的等效電路的像素的驅動方法，但是不局限於該等效電路，可以適當地使用EL的像素的各種各樣的等效電路及驅動方法。此外，也可以使用利用數位灰度方式的驅動方法而不局限於利用類比灰度方式的驅動方法，並且也可以構成能夠進行數位灰度方式的驅動方法的像素。
一般來說，在發光元件68發光時使第二薄膜電晶體51b在飽和區域中工作的情況下，有如下問題：如果薄膜電晶體的遷移率或臨界值在像素之間不均勻，該不均勻就分毫不差地成為汲極電流的不均勻，而導致發光顯示裝置的顯示不均勻。特別是，在使用多晶半導體膜或非晶半導體膜形成薄膜電晶體的情況下，在像素之間的薄膜電晶體的遷移率或臨界值的不均勻性大，所以難以使發光顯示裝置以恒流驅動工作。這是因為如下緣故：在進行半導體層的結晶化(雷射結晶化等)中，難以得到在構成像素部的整個區域中具有均勻晶體粒徑的多晶半導體膜。
另一方面，在本實施例模式所示的發光顯示裝置中，由於使用具有微晶半導體膜的薄膜電晶體形成構成像素的薄膜電晶體等，所以可以減少薄膜電晶體的遷移率或臨界值在像素之間不均勻。其結果，由於即使在使第二薄膜電 晶體51b在飽和區域中工作的情況下，薄膜電晶體的特性變化也小，所以即使在以恒流類比灰度方式工作的情況下，也可以防止發光顯示裝置的顯示不均勻。
此外，本實施例模式所示的發光顯示裝置由於以恒流驅動工作且利用電流控制發光元件68的發光，所以與以利用電壓控制發光元件68的發光的恒壓驅動工作的情況相比，即使在溫度變化或發光元件的退化而導致發光元件的V－I特性變動的情況下，也可以保持恒定亮度。
[實施例模式4]
在本實施例模式中，參照圖8至圖10B說明能夠防止靜電破壞的顯示裝置的結構。這裏，在像素部和驅動電路之間形成使用具有微晶半導體膜的n通道型薄膜電晶體及p通道型薄膜電晶體的保護電路。
首先，參照圖8說明本實施例模式的顯示裝置的結構。圖8示出形成有顯示裝置的基板330的俯視圖。在基板330上形成有像素部331。此外，輸入端子對形成在基板330上的像素電路供給信號或電源電位。
此外，本實施例模式不局限於圖8所示的方式。就是說，也可以在基板330上形成有掃描線驅動電路或信號線驅動電路。
形成在基板330上的掃描線一側的輸入端子332及信號線一側的輸入端子333與像素部331由縱橫延伸的佈線連接，並且該佈線與保護電路334至337連接。
像素部331和輸入端子332由佈線339連接。保護電路334佈置在像素部331和輸入端子332之間，並且與佈線339連接。藉由保護電路334，可以保護像素部331所具有的薄膜電晶體等的各種半導體元件，並且防止退化或破壞。此外，雖然在附圖中佈線339指示一個佈線，但是與佈線339平行設置的所有的多個佈線具有與佈線339相同的連接關係。此外，佈線339用作掃描線。
此外，作為掃描線一側的保護電路，除了設置在輸入端子332和像素部331之間的保護電路334以外，還可以在夾著像素部331與輸入端子332相反一側設置保護電路(參照圖8的保護電路335)。
此外，像素部331和輸入端子333由佈線338連接。保護電路336佈置在像素部331和輸入端子333之間，並且與佈線338連接。藉由保護電路336，可以保護像素部331所具有的薄膜電晶體等的各種半導體元件，並且防止退化或破壞。此外，雖然在附圖中佈線338指示一個佈線，但是與佈線338平行設置的所有的多個佈線具有與佈線338相同的連接關係。此外，佈線338用作掃描線。
此外，作為信號線一側的保護電路，除了設置在輸入端子333和像素部331之間的保護電路336以外，還可以在夾著像素部331與輸入端子333相反一側設置保護電路(參照圖8的保護電路337)。
此外，雖然無需都設置保護電路334至337，但是至少需要設置保護電路334。這是因為如下緣故：由於在佈 線339中發生過大的電流，而像素部331所具有的薄膜電晶體的閘極絕緣膜被破壞，會發生許多點缺陷。
進而，藉由不但設置保護電路334，而且設置保護電路336，可以防止在佈線338中發生過大的電流。因此，與只設置保護電路334的情況相比，可靠性及成品率高。藉由具有保護電路336，還可以防止在形成薄膜電晶體之後的研磨處理中會發生的由靜電導致的破壞。
而且，藉由具有保護電路335及保護電路337，可以進一步提高可靠性及成品率。保護電路335及保護電路337由於分別設置在與輸入端子332及輸入端子333相反一側，所以有助於防止在顯示裝置的製程中發生的各種半導體元件的退化或破壞。
此外，在圖8中，藉由COG方式、TAB方式等已知方式，將與基板330另行形成的信號線驅動電路及掃描線驅動電路安裝在基板330上。另外，也可以在基板330上形成掃描線驅動電路和像素部，並且安裝另行形成的信號線驅動電路。另外，也可以將掃描線驅動電路的一部分或信號線驅動電路的一部分與像素部331一起形成在基板330上，並且安裝掃描線驅動電路的其他部分或信號線驅動電路的其他部分。在掃描線驅動電路的一部分設置在像素部331和掃描線一側的輸入端子332之間的情況下，又可在掃描線一側的輸入端子332和基板330上的掃描線驅動電路的一部分之間設置保護電路，又可在掃描線驅動電路的一部分和像素部331之間設置保護電路，又可在雙方 設置保護電路。此外，在信號線驅動電路的一部分設置在像素部331和信號線一側的輸入端子333之間的情況下，又可在信號線一側的輸入端子333和基板330上的信號線驅動電路的一部分之間設置保護電路，又可在信號線驅動電路的一部分和像素部331之間設置保護電路，又可在雙方設置保護電路。就是說，因為驅動電路有各種各樣的方式，所以根據其方式而確定要設置的保護電路的數量及位置。
接下來，參照圖9A至9F說明用於圖8中的保護電路334至337的保護電路的具體電路的結構例子。
圖9A所示的保護電路包括使用多個薄膜電晶體的保護二極體351及353。保護二極體351包括串聯連接的n通道型薄膜電晶體351a及n通道型薄膜電晶體351b。n通道型薄膜電晶體351a的源極及汲極之一連接到n通道型薄膜電晶體351a的閘極及n通道型薄膜電晶體351b的閘極，並且保持為電位Vss 。n通道型薄膜電晶體351a的源極及汲極中的另一方連接到n通道型薄膜電晶體351b的源極及汲極之一。n通道型薄膜電晶體351b的源極及汲極中的另一方連接到保護二極體353。
保護二極體353包括串聯連接的p通道型薄膜電晶體353a及p通道型薄膜電晶體353b。p通道型薄膜電晶體353b的源極及汲極之一連接到p通道型薄膜電晶體353a的閘極及p通道型薄膜電晶體353b的閘極，並且保持為電位Vdd 。p通道型薄膜電晶體353b的源極及汲極中的另 一方連接到p通道型薄膜電晶體353a的源極及汲極之一。p通道型薄膜電晶體353a的源極及汲極中的另一方連接到保護二極體351。
此外，在本實施例模式中，每個保護二極體351及353分別具有的薄膜電晶體的數量及極性不局限於圖9A所示的結構。
另外，保護二極體351及353依次串聯連接，並且保護二極體351和保護二極體353的中間連接到佈線355。此外，佈線355連接到半導體元件，該半導體元件在於顯示部並且成為保護物件。
此外，圖9A所示的保護電路可以代替圖9B所示的保護電路。特別是，在本實施例模式中使用的保護電路由於耐壓性高，所以可以採用如圖9B那樣的結構。具體來說，也可以採用如下結構：使用由二極體連接的n通道型薄膜電晶體構成的保護二極體356而代替圖9A的保護二極體351，並且使用由二極體連接的p通道型薄膜電晶體構成的保護二極體357而代替保護二極體353。
圖9C所示的保護電路包括保護二極體360、保護二極體361、電容元件362、電容元件363、以及電阻元件364。電阻元件364是具有兩個端子的電阻，對其一端施加提供給佈線365的電位Vin ，而對其另一端施加電位Vss 。電阻元件364是為了當變為不施加電位Vin 時使佈線365的電位降低到電位Vss 而設置的，並且將其電阻值設定為比佈線365的佈線電阻十分大。作為保護二極體360 使用二極體連接的p通道型薄膜電晶體，而作為保護二極體361使用二極體連接的n通道型薄膜電晶體。
圖9D是如下保護電路的等效電路圖：使用兩個p通道型薄膜電晶體而代替保護二極體360，並且使用兩個n通道型薄膜電晶體而代替保護二極體361。
此外，圖9C及9D所示的保護電路使用二極體連接的n通道型薄膜電晶體及二極體連接的p通道型薄膜電晶體作為保護二極體，但是本實施例模式不局限於該結構。
此外，圖9E所示的保護電路包括保護二極體370、372、374、376、以及電阻元件378。電阻元件378與佈線379串聯連接。保護二極體370及372都使用二極體連接的n通道型薄膜電晶體，保護二極體374及376都使用二極體連接的p通道型薄膜電晶體。
保護二極體370及372每一個的源極及汲極之一保持為電位Vss ，源極及汲極中的另一方連接到佈線379。保護二極體374及376每一個的源極及汲極之一保持為電位Vdd ，源極及汲極中的另一方連接到佈線379。
此外，作為保護二極體370、372、374、以及376分別表示一個薄膜電晶體，但是也可以串聯連接多個極性相同的薄膜電晶體。
這裏，關於使用p通道型薄膜電晶體形成的保護二極體353、357、360、374、以及376每一個的源極及汲極，將與Vdd 連接的一方設定為汲極而將另一方設定為源極。此外，關於使用n通道型薄膜電晶體形成的保護二極體 351、356、361、370、以及372每一個的源極及汲極，將與Vss 連接的一方設定為汲極而將另一方設定為源極。此外，將使用p通道型薄膜電晶體形成的保護二極體353、357、360、374、以及376每一個的臨界值電壓表示為Vth (p)，並且將使用n通道型薄膜電晶體形成的保護二極體351、356、361、370、以及372每一個的臨界值電壓表示為vth (n)。此外，滿足Vth (p)>Vth (n)。
此外，在使用p通道型薄膜電晶體形成的保護二極體353、357、360、374、以及376中，當Vin 高於Vdd －Vth (p)時導通，電流從Vin 流入到Vdd 。此外，在使用n通道型薄膜電晶體形成的保護二極體351、356、361、370、以及372中，當Vin 低於Vss －Vth (n)時導通，電流從Vss 流入到Vin 。
此外，使用n通道型薄膜電晶體形成的保護二極體351、356、361、370、以及372當Vin 高於Vss 時受到反向偏壓的電壓，電流不容易流入。此外，使用p通道型薄膜電晶體形成的保護二極體353、357、360、374、以及376當Vin 低於Vdd 時受到反向偏壓的電壓，電流不容易流入。
這裏，說明Vout 在Vss 和Vdd 之間工作的保護電路的工作。
這裏考慮到電位Vin 高於電位Vdd 的情況。在電位Vin 高於電位Vdd 的情況下，當保護二極體353、357、360、374、以及376每一個的閘極電極和源電極之間的電位差 滿足Vgs ＝Vdd －Vin <Vth (p)時，該p通道型薄膜電晶體導通。由於這裏考慮Vin 非常高的情況，所以該p通道型薄膜電晶體導通。此時，保護二極體351、356、361、370、以及372所具有的n通道型薄膜電晶體關斷。因此，藉由保護二極體353、357、360、374、以及376，佈線355、358、365、以及379的電位成為Vdd 。因此，即使因為雜波等而電位Vin 變成比電位Vdd 非常高，佈線355、358、365、以及379的電位不會變成比電位Vdd 高。
另一方面，在電位Vin 低於電位Vss 的情況下，當保護二極體351、356、361、370、以及372每一個的閘極電極和源電極之間的電位差滿足Vgs ＝Vss －Vin >Vth (n)時，該n通道型薄膜電晶體導通。由於這裏考慮Vin 非常低的情況，所以該n通道型薄膜電晶體導通。此時，保護二極體353、357、360、374、以及376所具有的p通道型薄膜電晶體關斷。因此，藉由保護二極體351、356、361、370、以及372，佈線355、358、365、以及379的電位成為Vss 。因此，即使因為雜波等而電位Vin 變成比電位Vss 非常低，佈線355、358、365、以及379的電位不會變成比電位Vss 低。而且，電容元件362、363起到減小輸入電位Vin 所具有的脈衝狀的雜波來緩和由雜波導致的電位的急劇變化的作用。
此外，在電位Vin 位於Vss －Vth (n)和Vdd －Vth (p)之間的情況下，使用p通道型薄膜電晶體形成的保護二極體353、357、360、374、以及376、以及使用n通道型薄 膜電晶體形成的保護二極體351、356、361、370、以及372都關斷，電位Vin 被施加到Vout 。
如上所述那樣，藉由佈置保護電路，佈線355、358、365、以及379的電位實質上保持在電位Vss 和電位Vdd 之間。因此，可以防止佈線355、358、365、以及379每一個的電位大幅度地離開上述範圍。就是說，可以防止佈線355、358、365、以及379每一個的電位成為非常高或非常低，並且可以避免該保護電路的後段的電路破壞或退化。
而且，如圖9C及9D所示那樣，藉由設置其輸入端子具有電阻元件364的保護電路，可以當沒有輸入信號時將被施加信號的所有的佈線的電位保持為一定(這裏是電位Vss )。換言之，當沒有輸入信號時，還具有能夠使佈線之間發生短路的短路環的功能。因此，可以防止起因於在佈線之間發生的電位差的靜電破壞。此外，由於電阻元件364的電阻值充分大，所以可以當輸入信號時防止施加到佈線355、358、365、以及379的信號降低到電位Vss 。
此外，圖9F所示的保護電路包括電阻元件380、電阻元件381、n通道型薄膜電晶體382、以及p通道型薄膜電晶體384。在圖9F中，電阻元件380、電阻元件381、n通道型薄膜電晶體382、以及p通道型薄膜電晶體384都與佈線383串聯連接，並且電阻元件380與佈線383連接。佈線383被施加電位Vin ，n通道型薄膜電晶體382及p通道型薄膜電晶體384每一個的源極及汲極之一被施 加電位Vout 。
可以藉由使用實施例模式1所示的n通道型薄膜電晶體及p通道型薄膜電晶體製造圖9A至9F所示的保護電路的n通道型薄膜電晶體及p通道型薄膜電晶體。這裏，作為代表性的例子，將圖9A所示的保護二極體351的n通道型薄膜電晶體及保護二極體353的p通道型薄膜電晶體示於圖10A和10B。
如圖10A所示那樣，在基板330上設置有使用n通道型薄膜電晶體形成的保護二極體351及使用p通道型薄膜電晶體形成的保護二極體353。在使用n通道型薄膜電晶體形成的保護二極體351中，閘極電極391與源極及汲極之一392連接。在使用p通道型薄膜電晶體形成的保護二極體353中，閘極電極393與源極及汲極之一394連接。此外，保護二極體351及保護二極體353由佈線395連接。
此外，如圖10B所示那樣，在保護二極體351及保護二極體353中，保護二極體351的源極及汲極之一396和保護二極體353的源極及汲極之一397也可以在形成在源極及汲極396、397上的保護絕緣膜398的接觸孔中由與像素電極同時形成的佈線399連接。
藉由使用實施例模式1所示的具有微晶半導體膜的n通道型薄膜電晶體及p通道型薄膜電晶體製造圖9A至9F所示的保護電路的n通道型薄膜電晶體及p通道型薄膜電晶體，可以防止因為電位的變動而使得反向偏壓的電流流 入到佈線383。另外，藉由電阻元件380及電阻元件381，可以緩和佈線383的電位的急劇變動，並且可以防止半導體元件的退化或破壞。
此外，在只將電阻元件串聯連接到佈線的情況下，可以緩和佈線的電位的急劇變動，並且可以防止半導體元件的退化或破壞。另外，在只將保護二極體串聯連接到佈線的情況下，可以防止因為電位的變動而使得反向電流流入到佈線。
此外，用於本實施例模式的保護電路不局限於圖9A至9F所示的結構，只要是起到相同作用的電路結構，就可以適當地改變其設計。
此外，作為本實施例模式的保護電路所具有的保護二極體，使用二極體連接的薄膜電晶體。作為二極體連接的該薄膜電晶體，使用耐壓性高的薄膜電晶體。因此，藉由具有本實施例模式的保護電路，即使在現有的保護電路中施加保護電路本身會被破壞的電壓的情況下，也可以防止佈線成為非常高的電位或非常低的電位。
[實施例模式5]
接下來，表示本發明的顯示裝置的一個方式的顯示面板的結構。
圖11A示出只另行形成信號線驅動電路6013且將此與形成在基板6011上的像素部6012連接的顯示面板的方式。像素部6012及掃描線驅動電路6014藉由使用將微晶 半導體膜用於通道形成區域的薄膜電晶體形成。藉由使用其遷移率高於將微晶半導體膜用於通道形成區域的薄膜電晶體的遷移度的薄膜電晶體形成信號線驅動電路，可以使信號線驅動電路的工作穩定，該信號線驅動電路被要求比掃描線驅動電路高的驅動頻率。此外，信號線驅動電路6013可以為將單晶半導體用於通道形成區域的薄膜電晶體、將多晶半導體用於通道形成區域的薄膜電晶體、或者將SOI用於通道形成區域的薄膜電晶體。電源的電位、各種信號等藉由FPC6015提供給像素部6012、信號線驅動電路6013、以及掃描線驅動電路6014的每一個。
此外，在另行形成驅動電路的情況下，並不需要將形成有驅動電路的基板貼附到形成有像素部的基板上，例如也可以貼附到FPC上。圖11B示出只另行形成信號線驅動電路6023，將此與形成在基板6021上的像素部6022及掃描線驅動電路6024連接的顯示面板的方式。像素部6022及掃描線驅動電路6024藉由使用將微晶半導體膜用於通道形成區域的薄膜電晶體形成。信號線驅動電路6023藉由FPC6025與像素部6022連接。電源的電位、各種信號等藉由FPC6025提供給像素部6022、信號線驅動電路6023、以及掃描線驅動電路6024的每一個。
另外，也可以藉由使用將微晶半導體膜用於通道形成區域的薄膜電晶體在與像素部相同的基板上形成信號線驅動電路的一部分或掃描線驅動電路的一部分，另行形成其他部分且將該部分與像素部電連接。圖11C示出將信號線 驅動電路所具有的類比開關6033a形成在與像素部6032、掃描線驅動電路6034相同的基板6031上，將信號線驅動電路所具有的移位暫存器6033b另行形成在不同的基板上，並且彼此貼合的顯示面板的方式。像素部6032及掃描線驅動電路6034藉由使用將微晶半導體膜用於通道形成區域的薄膜電晶體形成。信號線驅動電路所具有的移位暫存器6033b藉由FPC6035與像素部6032連接。電源的電位、各種信號等藉由FPC6035提供給像素部6032、信號線驅動電路、掃描線驅動電路6034的每一個。
如圖11A至11C所示那樣，本實施例模式的顯示面板可以在與像素部相同的基板上使用將微晶半導體膜用於通道形成區域的反交錯型薄膜電晶體形成驅動電路的一部分或全部。
此外，對另行形成的基板的連接方法沒有特別的限制，可以使用已知的COG方法、引線鍵合方法、或者TAB方法等。此外，連接的位置只要是能夠電連接，就不限於圖11A至11C所示的位置。另外，也可以另行形成控制器、CPU、記憶體等而連接。
[實施例模式6]
可以將根據本發明而得到的顯示裝置等用於主動矩陣型顯示裝置模組。就是說，可以對將上述模組安裝到顯示部中的所有的電子設備實施本發明。
作為這種電子設備，可以舉出影像拍攝裝置如攝像機 和數位相機等、頭戴式顯示器(護目鏡型顯示器)、汽車導航系統、投影機、汽車音響、個人電腦、可攜式資訊終端(移動電腦、行動電話或電子書等)等。圖12A至12D示出了其一例。
圖12A表示電視裝置。如圖12A所示那樣，可以將顯示模組組裝在框體中來完成電視裝置。將安裝了FPC的顯示面板還稱為顯示模組。由顯示模組形成主畫面2003，作為其他附屬裝置還具有揚聲器部2009、操作開關等。如上所述，可以完成電視裝置。
如圖12A所示那樣，在框體2001中組裝利用顯示元件的顯示用面板2002，並且可以由接收機2005接收普通的電視廣播，而且還可以藉由介於數據機2004連接到有線或無線方式的通訊網絡，從而進行單向(從發送者到接收者)或雙向(在發送者和接收者之間，或者在接收者之間)的資訊通訊。電視裝置的操作可以由組裝在框體中的開關或另行製造的遙控裝置2006進行，並且該遙控裝置2006也可以設置有顯示輸出資訊的顯示部2007。
另外，電視裝置還可以附加有如下結構：除了主畫面2003以外，使用第二顯示用面板形成輔助畫面2008，來顯示頻道或音量等。在這種結構中，也可以採用視角優越的液晶顯示面板形成主畫面2003，並且採用能夠以低耗電量進行顯示的發光顯示面板形成輔助畫面。另外，為了優先地減小耗電量，也可以採用如下結構：使用發光顯示面板形成主畫面2003，使用發光顯示面板形成輔助畫面，並 且輔助畫面能夠點亮和熄滅。
圖13示出表示電視裝置的主要結構的方塊圖。顯示面板900形成有像素部921。信號線驅動電路922和掃描線驅動電路923也可以藉由COG方式安裝在顯示面板900。
作為其他外部電路的結構，在圖像信號的輸入一側包括：放大由調諧器924接收的信號中的圖像信號的視頻信號放大電路925；將從視頻信號放大電路925輸出的信號轉換為對應於紅、綠、藍的每一個顏色的顏色信號的視頻信號處理電路926；以及將該圖像信號轉換為驅動器IC的輸入規格的控制電路927等。控制電路927對掃描線一側和信號線一側輸出信號。在進行數位驅動的情況下，也可以在信號線一側設置信號分割電路928而使得輸入數位信號分割成m個來供給。
由調諧器924接收的信號中的音頻信號發送到音頻信號放大電路929，其輸出經過音頻信號處理電路930提供給揚聲器933。控制電路931從輸入部932接收接收站(接收頻率)或音量的控制資訊，並且將信號發送到調諧器924和音頻信號處理電路930。
當然，本發明不局限於電視裝置，還可以應用於各種用途如個人電腦的監視器、火車站或飛機場等中的資訊顯示幕、街頭上的廣告顯示幕等大面積顯示媒體。
圖12B表示可攜式電話機2301的一例。該可攜式電話機2301包括顯示部2302、操作部2302等。在顯示部 2302中，藉由應用上述實施例模式所說明的顯示裝置，可以提高批量生產性。
另外，圖12C所示的便攜型電腦包括主體2401、顯示部2402等。藉由對顯示部2402應用上述實施例模式所示的顯示裝置，可以提高批量生產性。
圖12D表示臺式照明設備，包括照明部2501、燈罩2502、可調整臂2503、支柱2504、台2505、以及電源2506。藉由對照明部2501應用本發明的發光顯示裝置來製造。此外，照明設備包括吊頂式照明設備或懸掛式照明設備等。藉由應用上述實施例模式所說明的顯示裝置，可以提高批量生產性，並且可以提供廉價的臺式照明設備。
[實施例1]
在本實施例中，參照圖14A至圖17B說明製造實施例模式1所示的像素的製程。此外，圖14A至圖16C是表示薄膜電晶體的製程的剖視圖，而圖17A和17B是一個像素中的薄膜電晶體及像素電極的連接區域的俯視圖。
如圖14A所示那樣，在基板100上形成閘極電極101、102。作為基板100使用玻璃基板。
藉由濺射法依次層疊厚度為150nm的鋁釹合金膜、以及厚度為50nm至150nm的鉬膜，並且在基板100上形成導電膜。接下來，藉由使用利用第一光掩模形成的抗蝕劑掩模，蝕刻形成了的導電膜來形成閘極電極101、102。
接下來，在閘極電極101、102上形成閘極絕緣膜103 。這裏，作為閘極絕緣膜103，藉由電漿CVD方法形成厚度為50nm至150nm的氮化矽膜、厚度為50nm至150nm的氧氮化矽膜、以及厚度為1nm至5nm的氮化矽膜。
接下來，在閘極絕緣膜103上形成厚度為20nm至500nm(較佳的為100nm至250nm)的微晶矽膜104。微晶矽膜104藉由如圖3所示那樣的具有能夠進行高真空排氣的排氣單元409的電漿CVD裝置來形成，可以形成膜中的氧濃度為1×1016 atoms/m3 以下的微晶矽膜。這裏，藉由使用矽烷氣體、以及其流量為矽烷氣體的流量的10倍以上且2000倍以下、較佳的為12倍以上且1000倍以下、更佳的為50倍以上且200倍以下的氫氣體的電漿CVD方法形成微晶矽膜。此外，藉由將此時的基板100的加熱溫度設定為100℃至300℃、較佳的為120℃至220℃，可以促進閘極絕緣膜103及微晶矽膜104的介面的微晶矽的成長。
接下來，在微晶矽膜104上形成厚度為50nm至200nm的緩衝層105。使用非晶矽膜形成緩衝層105。作為緩衝層105的非晶矽膜藉由使用其流量為矽烷氣體的流量的1倍以上且小於10倍、較佳的為1倍以上且5倍以下的氫氣體的電漿CVD方法來形成。此外，藉由與微晶矽膜104同樣地使用具有能夠進行高真空排氣的排氣單元409的電漿CVD裝置形成作為緩衝層105的非晶矽膜，而形成缺陷少的非晶矽膜，因此可以形成高電阻的緩衝層，從而可以降低薄膜電晶體的截止電流。
此外，較佳的在300℃至400℃的溫度下形成緩衝層105。藉由該沉積處理，氫提供給微晶矽膜104，而可以得到與使微晶矽膜104氫化同等的效應。換言之，藉由在微晶矽膜104上推積緩衝層105，可以使氫擴散在微晶矽膜104中來終止懸空鍵。
接下來，對緩衝層105上塗覆抗蝕劑，然後藉由利用第二光掩模的光微影處理形成抗蝕劑掩模106、107。
接下來，如圖14B所示那樣，使用抗蝕劑掩模106、107選擇性地蝕刻微晶矽膜104及緩衝層105，形成微晶矽膜111、112、以及緩衝層113、114。這裏，藉由幹蝕刻法選擇性地蝕刻微晶矽膜104及緩衝層105。然後，去除抗蝕劑掩模106、107。
接下來，形成厚度為10nm至100nm、較佳的為40nm至80nm的n型半導體膜115。藉由利用0.2%至1%的磷化氫氣體、矽烷氣體、以及氫的電漿CVD方法形成包含磷的微晶矽膜作為n型半導體膜115。n型半導體膜115也可以藉由圖3所示的電漿CVD裝置形成。
接下來，在n型半導體膜115上形成厚度為10nm至60nm的導電膜116。導電膜116藉由使用能夠對於之後形成的p型半導體膜賦予對於蝕刻的高選擇比的導電材料形成。這裏，藉由濺射法形成厚度為10nm至60nm的鉬膜。
接下來，藉由利用第三光掩模的光微影處理在與閘極電極101重疊的導電膜116上形成抗蝕劑掩模117。
接下來，如圖14C所示那樣，使用抗蝕劑掩模117選擇性地蝕刻導電膜116及n型半導體膜115，來形成導電膜112及n型半導體膜122。此時，緩衝層113的一部分也被蝕刻，而成為其端部具有臺階的緩衝層123。在該製程中，蝕刻形成在閘極電極102上的導電膜116及n型半導體膜115。此時，蝕刻處理的終點的確認藉由測定蝕刻裝置內的發光強度變化而判斷。換言之，根據蝕刻n型半導體膜115時的活性物質和蝕刻緩衝層114時的活性物質，電漿的發光強度不同。藉由測定該發光強度的變化，僅蝕刻緩衝層114的一部分，可以檢測出蝕刻的終點。從而，只不過是緩衝層113的一部分、以及緩衝層114的一部分被蝕刻而已。這裏，將形成在閘極電極102上的緩衝層表示為緩衝層124。然後，去除抗蝕劑掩模117。
接下來，如圖15A所示那樣，形成厚度為10nm至100nm、較佳的為40nm至80nm的p型半導體膜125。藉由利用1%至10%的四甲基硼(tetramethylboron,)、矽烷、氫、以及稀有氣體(典型地是氦或氖)的電漿CVD方法形成包含硼的微晶矽膜作為p型半導體膜125。p型半導體膜125也可以藉由圖3所示的電漿CVD裝置形成。
接下來，在p型半導體膜125上塗覆抗蝕劑，然後藉由利用第四光掩模的光微影處理，在與閘極電極102重疊的p型半導體膜125上形成抗蝕劑掩模126。
接下來，如圖15B所示那樣，使用抗蝕劑掩模126選擇性地蝕刻p型半導體膜125，來形成p型半導體膜133 。此時，緩衝層124的一部分也被蝕刻，而成為其端部具有臺階的緩衝層131。此外，在導電膜121上，p型半導體膜被選擇性地蝕刻。然而，不被導電膜121覆蓋的緩衝層123的端部進一步被蝕刻，而成為其端部具有臺階的緩衝層132。
接下來，藉由利用第五光掩模的光微影處理，形成用來蝕刻與閘極電極102重疊的閘極絕緣膜103的一部分的抗蝕劑掩模134、135。
接下來，如圖15C所示那樣，蝕刻閘極絕緣膜103的一部分來形成接觸孔140。
接下來，在導電膜121、p型半導體膜133、閘極絕緣膜103、以及閘極電極102的露出部上層疊形成導電膜141a至141c。藉由濺射法形成作為導電膜141a的厚度為30nm至60nm的鉬膜、作為導電膜141b的厚度為150nm至300nm的鋁膜、以及作為導電膜141c的厚度為50nm至100nm的鉬膜。
接下來，在導電膜141c上塗覆抗蝕劑，然後藉由利用第六光掩模的光微影處理，來形成用來從導電膜141a至141c形成佈線的抗蝕劑掩模142至145。
接下來，如圖16A所示那樣，使用抗蝕劑掩模142至145蝕刻導電膜141a至141c、以及導電膜121。這裏，由於藉由濕蝕刻法各向同性地蝕刻導電膜141a至141c，所以形成其面積比抗蝕劑掩模142至145小的佈線151a至151d、佈線152a至152d、佈線153a至153c、以及佈線 154a至154c。
接下來，使用抗蝕劑掩模142至145蝕刻n型半導體膜122及p型半導體膜133，來形成一對n型半導體膜155、156、以及一對p型半導體膜157、158。這裏，由於使用抗蝕劑掩模142至145藉由乾蝕刻法各向異性地蝕刻，所以佈線151a至151d、佈線152a至152d、佈線153a至153c、以及佈線154a至154c的端部位置與一對n型半導體膜155、156、以及一對p型半導體膜157、158的端部位置不一致，即，一對n型半導體膜155、156、以及一對p型半導體膜157、158的端部比佈線151a至151d、佈線152a至152d、佈線153a至153c、以及佈線154a至154c向外側突出
此外，在該蝕刻製程中，藉由緩衝層132、131的一部分被過蝕刻，可以形成完全分離的一對n型半導體膜155、156、以及一對p型半導體膜157、158。將一部分被過蝕刻且形成有凹部(其厚度比與n型半導體膜或p型半導體膜重疊的區域薄的緩衝層的區域)的緩衝層表示為緩衝層159、160。可以在相同的製程中形成用作源極區域及汲極區域的一對n型半導體膜155、156及一對p型半導體膜157、158與緩衝層的凹部。由於藉由將緩衝層的凹部的深度設定為緩衝層的厚度最厚的區域的1/2至1/3，可以延長源極區域和汲極區域之間的距離，所以可以減少源極區域和汲極區域之間的漏電流。然後，去除抗蝕劑掩模142至145。
此外，圖16A相當於沿圖17A中的A－B線的剖視圖。佈線151c、153c分別具有圍繞佈線152c、154c的形狀(具體地是U字形或C字形)。因此，由於可以增大載流子移動的區域的面積，所以可以增多電流量而縮小薄膜電晶體的面積。另外，由於以比閘極電極小的俯視面積形成有微晶矽膜111、112、以及緩衝層113、114，並且在閘極電極上重疊有微晶半導體膜、以及源極電極及汲極電極，所以減少微晶矽膜111、112、以及緩衝層113、114受到的閘極電極的凹凸的影響來抑制覆蓋率的降低及漏電流的發生。
藉由上述製程，可以形成通道蝕刻型的第一薄膜電晶體155a及第二薄膜電晶體155b。
接下來，如圖16B所示那樣，在佈線151a至151d、佈線152a至152d、佈線153a至153c、佈線154a至154c、一對n型半導體膜155及156、一對p型半導體膜157及158、緩衝層159及160、微晶矽膜111及112、以及閘極絕緣膜103上形成保護絕緣膜161。作為保護絕緣膜161，藉由電漿CVD方法形成厚度為50nm至200nm的氮化矽膜。
接下來，在保護絕緣膜161上塗覆抗蝕劑，然後藉由利用第七光掩模的光微影處理，在保護絕緣膜161上形成抗蝕劑掩模162及163。
接下來，如圖16C所示那樣，使用抗蝕劑掩模162及163蝕刻保護絕緣膜161的一部分來形成接觸孔164。
接下來，形成在上述接觸孔中與佈線154c接觸的像素電極165。這裏，藉由濺射法形成厚度為50nm至100nm的ITO。接下來，藉由利用第八光掩模的光微影處理，在ITO上形成抗蝕劑掩模，然後選擇性地蝕刻ITO來形成像素電極165。
此外，圖16C相當於沿圖17B中的A－B線的剖視圖。
根據上述製程，可以形成能夠用於顯示裝置的元件基板。
[實施例2]
在本實施例中，參照圖18A至圖23D說明與上述實施例不同的薄膜電晶體的製造方法。這裏，示出使用能夠比上述實施例進一步減少光掩模數量的過程製造薄膜電晶體的製程。
與圖14A同樣，如圖18A所示那樣，在基板100上形成導電膜，在導電膜上塗覆抗蝕劑，使用藉由利用第一光掩模的光微影處理形成的抗蝕劑掩模蝕刻導電膜的一部分，來形成閘極電極101及102。接下來，在閘極電極101及102上依次形成閘極絕緣膜103、微晶矽膜104、以及緩衝層105。
接下來，在緩衝層105上形成n型半導體膜115，並且在n型半導體膜115上形成導電膜116。
接下來，在導電膜116上塗覆抗蝕劑，藉由利用第二 光掩模的光微影處理，在導電膜116上形成抗蝕劑掩模171。
接下來，如圖18B所示那樣，選擇性地蝕刻導電膜116及n型半導體膜115來形成n型半導體膜172、導電膜173。此時，不被抗蝕劑掩模171覆蓋的緩衝層105的一部分也被蝕刻。由導電膜173覆蓋的區域比不由導電膜173的區域厚而成為緩衝層174。此時，蝕刻處理的終點的檢測，如圖15B所示的蝕刻同樣，藉由檢測蝕刻裝置內的發光強度變化來判斷。
接下來，形成厚度為10nm至100nm、較佳的為40nm至80nm的p型半導體膜125。
接下來，藉由利用第三光掩模的光微影處理，在與閘極電極102重疊的p型半導體膜125上形成抗蝕劑掩模175。
接下來，如圖18C所示那樣，使用抗蝕劑掩模175選擇性地蝕刻p型半導體膜125來形成p型半導體膜180。此時，緩衝層174的一部分也被蝕刻而成為緩衝層176、177。此外，微晶矽膜104也被蝕刻而成為微晶矽膜178、179。
接下來，塗覆抗蝕劑，藉由利用第四光掩模的光微影處理，如圖19A所示那樣，形成用來蝕刻與閘極電極102重疊的閘極絕緣膜103的一部分的抗蝕劑掩模181、182。
接下來，如圖19B所示那樣，蝕刻閘極絕緣膜103的一部分形成接觸孔183。
接下來，在導電膜173、p型半導體膜180、閘極絕緣膜103、以及閘極電極102的露出部分上，如圖15C同樣，形成導電膜141a至141c。
接下來，在導電膜141c上塗覆抗蝕劑184。
接下來，使用多級灰度掩模185作為第四光掩模，對抗蝕劑184照射光來曝光抗蝕劑184。
這裏，參照圖23A至23D說明使用多級灰度掩模185的曝光。
多級灰度掩模是藉由設置曝光部分、中間曝光部分、以及未曝光部分可以進行三種曝光標準的曝光的掩模，並且可以藉由一次的曝光及顯影處理形成具有多種(典型的是兩種)厚度的區域的抗蝕劑掩模。因此，藉由使用多級灰度掩模，可以減少光掩模的數量。
作為多級灰度掩模的典型例子，具有圖23A所示的灰色色調掩模185a、圖23C所示的半色調掩模185b。
如圖23A所示那樣，灰色色調掩模185a由具有透光性的基板231、形成在其上的遮光部232、以及衍射光柵233構成。在遮光部232中，光的透過量為0%。另一方面，衍射光柵233藉由將槽縫、點、網孔等光透過部的間隔設定為用於曝光的光的解析度限制以下的間隔，可以控制光的透過量。此外，作為衍射光柵233，都可以使用週期性的槽縫、點、網孔、或者非週期性的槽縫、點、網孔。
作為具有透光性的基板231，可以使用石英等。遮光部232及衍射光柵233，可以使用鉻、氧化鉻等的吸收光 的遮光材料形成。
在對灰色色調掩模185a照射曝光光線的情況下，如圖23B所示那樣，遮光部232中的光透過量234為0%，而不設置有遮光部232及衍射光柵233的區域的光透過量234為100%。此外，在衍射光柵233中，可以在10%至70%的範圍內調節光透過量234。藉由調節衍射光柵233的槽縫、點、或者網孔的間隔及間距，可以調節衍射光柵233中的光透過量。
如圖23C所示那樣，半色調掩模185b由具有透光性的基板231、形成在其上的半透過部235、以及遮光部236構成。作為半透過部235，可以使用MoSiN、MoSi、MoSiO、MoSiON、CrSi等。作為遮光部236，可以使用鉻、氧化鉻等的吸收光的遮光材料形成。
在對半色調掩模185b照射曝光光線的情況下，如圖23D所示那樣，遮光部236中的光透過量237為0%，而不設置有遮光部236及半透過部235的區域的光透過量237為100%。此外，在半透過部235中，可以在10%至70%的範圍內調節光透過量237。根據半透過部235的材料，可以調節半透過部235中的光透過量。
藉由在使用多級灰度掩模曝光之後進行顯影，如圖20A所示那樣，可以形成具有厚度不同的區域的抗蝕劑掩模186、187。
接下來，藉由抗蝕劑掩模186及187蝕刻微晶矽膜178及179、緩衝層176及177、n型半導體膜172、導電 膜173、p型半導體膜180、以及導電膜141a至141c，來分離兩個薄膜電晶體。其結果，可以形成如圖20B所示那樣的微晶矽膜197及198、緩衝層195及196、n型半導體膜193、p型半導體膜194、以及導電膜191a至191d、192a至192c。
接下來，對抗蝕劑掩模186及187進行灰化。其結果，抗蝕劑的面積縮小，而厚度減薄。此時，厚度薄的區域的抗蝕劑(與閘極電極101及102的一部分重疊的區域)被去除，如圖20C所示那樣，可以形成被分離的抗蝕劑掩模201至204。
接下來，使用抗蝕劑掩模201至204蝕刻且分離導電膜191a至191d、192a至192c。其結果，可以形成如圖21A所示那樣的一對佈線211a至211d、212a至212d、213a至213c、以及214a至214c。當使用抗蝕劑掩模201至204對導電膜191a至191d、192a至192c進行濕蝕刻時，導電膜191a至191d、192a至192c的端部被各向同性地蝕刻。其結果，可以形成其面積比抗蝕劑掩模201至204小的佈線211a至211d、212a至212d、213a至213c、以及214a至214c。
接下來，使用抗蝕劑掩模201至204蝕刻n型半導體膜193及p型半導體膜194來形成一對n型半導體膜215、216、一對p型半導體膜217、218。這裏，由於藉由乾蝕刻法各向異性地蝕刻n型半導體膜193及p型半導體膜194，所以佈線211a至211d、212a至212d、213a至213c 、以及214a至214c每一個端部與一對n型半導體膜215、216、以及一對p型半導體膜217、218每一個的端部的位置不一致，並且一對n型半導體膜215、216、以及一對p型半導體膜217、218每一個的端部比佈線211a至211d、212a至212d、213a至213c、以及214a至214c每一個端部更向外部突出。
此外，在該蝕刻製程中，藉由緩衝層176、177的一部分被過蝕刻，可以形成完全分離的一對n型半導體膜215、216、以及一對p型半導體膜217、218。將一部分被過蝕刻且形成有凹部的緩衝層表示為緩衝層219、220。可以在相同的製程中形成用作源極區域及汲極區域的一對n型半導體膜215、216及一對p型半導體膜217、218與緩衝層的凹部。由於藉由將緩衝層的凹部的深度設定為緩衝層的厚度最厚的區域的1/2至1/3，可以延長源極區域和汲極區域之間的距離，所以可以減少源極區域和汲極區域之間的漏電流。然後，去除抗蝕劑掩模201至204。此外，圖21B相當於沿圖22A的A－B線的剖視圖。
藉由上述製程，可以形成通道蝕刻型的薄膜電晶體211a及221b。
接下來，如圖21B所示那樣，在佈線211a至211d、212a至212d、213a至213c、以及214a至214c、一對n型半導體膜215及216、一對p型半導體膜217及218、緩衝層219及220、微晶矽膜197及198、以及閘極絕緣膜103上形成保護絕緣膜161。
接下來，在保護絕緣膜161上塗覆抗蝕劑，然後藉由利用第五光掩模的光微影處理，在保護絕緣膜161上形成抗蝕劑掩模222。
接下來，如圖21C所示那樣，使用抗蝕劑掩模222蝕刻保護絕緣膜161的一部分來形成接觸孔223。
接下來，形成在上述接觸孔中與佈線214c接觸的像素電極224。這裏，藉由濺射法形成厚度為50nm至100nm的鋁膜。
接下來，藉由利用第六光掩模的光微影處理，在鋁膜上形成抗蝕劑掩模，然後選擇性地蝕刻鋁膜來形成像素電極224。
此外，圖21C相當於沿圖22B中的A－B線的剖視圖。
根據上述製程，可以形成能夠用於顯示裝置的元件基板。
50‧‧‧基板
52‧‧‧掃描線
52‧‧‧閘極電極
53‧‧‧閘極電極
54‧‧‧閘極絕緣膜
55‧‧‧微晶半導體膜
56‧‧‧微晶半導體膜
57‧‧‧緩衝層
58‧‧‧緩衝層
59‧‧‧n型半導體膜
60‧‧‧p型半導體膜
65‧‧‧保護絕緣膜
66‧‧‧像素電極
67‧‧‧電容元件
68‧‧‧發光元件
69‧‧‧接觸孔
70‧‧‧分隔壁
71‧‧‧緩衝層
72‧‧‧緩衝層
73‧‧‧通道保護膜
74‧‧‧通道保護膜
75‧‧‧n型半導體膜
76‧‧‧p型半導體膜
82‧‧‧發光層
83‧‧‧相對電極
84‧‧‧保護絕緣膜
85‧‧‧陰極
86‧‧‧平坦化膜
90‧‧‧發光元件
91‧‧‧陽極
92‧‧‧發光層
93‧‧‧陰極
100‧‧‧基板
101‧‧‧閘極電極
102‧‧‧閘極電極
103‧‧‧閘極絕緣膜
104‧‧‧微晶矽膜
105‧‧‧緩衝層
106‧‧‧抗蝕劑掩模
107‧‧‧抗蝕劑掩模
111‧‧‧微晶矽膜
112‧‧‧微晶矽膜
113‧‧‧緩衝層
114‧‧‧緩衝層
115‧‧‧n型半導體膜
116‧‧‧導電膜
117‧‧‧抗蝕劑掩模
121‧‧‧導電膜
122‧‧‧n型半導體膜
123‧‧‧緩衝層
124‧‧‧緩衝層
125‧‧‧p型半導體膜
126‧‧‧抗蝕劑掩模
131‧‧‧緩衝層
132‧‧‧緩衝層
133‧‧‧p型半導體膜
134‧‧‧抗蝕劑掩模
135‧‧‧抗蝕劑掩模
140‧‧‧接觸孔
142‧‧‧抗蝕劑掩模
143‧‧‧抗蝕劑掩模
144‧‧‧抗蝕劑掩模
145‧‧‧抗蝕劑掩模
153‧‧‧像素
155‧‧‧n型半導體膜
156‧‧‧n型半導體膜
157‧‧‧p型半導體膜
158‧‧‧p型半導體膜
159‧‧‧緩衝層
160‧‧‧緩衝層
161‧‧‧保護絕緣膜
162‧‧‧抗蝕劑掩模
163‧‧‧抗蝕劑掩模
164‧‧‧接觸孔
165‧‧‧像素電極
171‧‧‧抗蝕劑掩模
172‧‧‧n型半導體膜
173‧‧‧導電膜
174‧‧‧緩衝層
175‧‧‧抗蝕劑掩模
176‧‧‧緩衝層
177‧‧‧緩衝層
178‧‧‧微晶矽膜
179‧‧‧微晶矽膜
180‧‧‧p型半導體膜
181‧‧‧抗蝕劑掩模
182‧‧‧抗蝕劑掩模
183‧‧‧接觸孔
184‧‧‧抗蝕劑
185‧‧‧多級灰度掩模
186‧‧‧抗蝕劑掩模
187‧‧‧抗蝕劑掩模
193‧‧‧n型半導體膜
194‧‧‧p型半導體膜
195‧‧‧緩衝層
196‧‧‧緩衝層
197‧‧‧微晶矽膜
198‧‧‧微晶矽膜
201‧‧‧抗蝕劑掩模
202‧‧‧抗蝕劑掩模
203‧‧‧抗蝕劑掩模
204‧‧‧抗蝕劑掩模
215‧‧‧n型半導體膜
216‧‧‧n型半導體膜
217‧‧‧p型半導體膜
218‧‧‧p型半導體膜
219‧‧‧緩衝層
220‧‧‧緩衝層
222‧‧‧抗蝕劑掩模
223‧‧‧接觸孔
224‧‧‧像素電極
231‧‧‧基板
232‧‧‧遮光部
233‧‧‧衍射光柵
234‧‧‧光透過量
235‧‧‧半透過部
236‧‧‧遮光部
237‧‧‧光透過量
330‧‧‧基板
331‧‧‧像素部
332‧‧‧輸入端子
333‧‧‧輸入端子
334‧‧‧保護電路
335‧‧‧保護電路
336‧‧‧保護電路
337‧‧‧保護電路
338‧‧‧佈線
339‧‧‧佈線
351‧‧‧保護二極體
351a‧‧‧n通道型薄膜電晶體
351b‧‧‧n通道型薄膜電晶體
353‧‧‧保護二極體
353a‧‧‧p通道型薄膜電晶體
353b‧‧‧p通道型薄膜電晶體
355‧‧‧佈線
356‧‧‧保護二極體
357‧‧‧保護二極體
360‧‧‧保護二極體
361‧‧‧保護二極體
362‧‧‧電容元件
363‧‧‧電容元件
364‧‧‧電阻元件
365‧‧‧佈線
370‧‧‧保護二極體
372‧‧‧保護二極體
374‧‧‧保護二極體
376‧‧‧保護二極體
378‧‧‧電阻元件
379‧‧‧佈線
380‧‧‧電阻元件
381‧‧‧電阻元件
382‧‧‧n通道型薄膜電晶體
383‧‧‧佈線
384‧‧‧p通道型薄膜電晶體
391‧‧‧閘極電極
392‧‧‧源極或汲極的一方
393‧‧‧閘極電極
394‧‧‧源極或汲極之另一方
395‧‧‧佈線
396‧‧‧源極及汲極之一
397‧‧‧源極及汲極之一
398‧‧‧保護絕緣膜
399‧‧‧佈線
400‧‧‧反應室
401‧‧‧第一電極
402‧‧‧第二電極
403‧‧‧高頻電力供給單元
404‧‧‧高頻電源
406‧‧‧匹配器
408‧‧‧氣體供給單元
409‧‧‧排氣單元
410‧‧‧氣缸
411‧‧‧壓力調節閥
412‧‧‧停止閥
413‧‧‧質量流量控制器
414‧‧‧基板加熱器
415‧‧‧加熱器控制器
416‧‧‧絕緣材料
417‧‧‧蝶閥
418‧‧‧導電閥
419‧‧‧渦輪分子泵
420‧‧‧乾燥泵
421‧‧‧低溫泵
422‧‧‧裝載/卸載室
423‧‧‧公共室
425‧‧‧閘閥
426‧‧‧搬送機構
430‧‧‧排氣單元
440‧‧‧真空排氣
441‧‧‧預塗覆
442‧‧‧基板搬入
443‧‧‧基底預處理
444‧‧‧沉積處理
445‧‧‧基板搬出
446‧‧‧清潔
447‧‧‧虛線
51a‧‧‧第一薄膜電晶體
51b‧‧‧第二薄膜電晶體
61a‧‧‧佈線
61b‧‧‧佈線
61c‧‧‧佈線
62a‧‧‧佈線
63a‧‧‧佈線
63a‧‧‧佈線
64a‧‧‧佈線
64c‧‧‧佈線
70a‧‧‧第一薄膜電晶體
70b‧‧‧第二薄膜電晶體
900‧‧‧顯示面板
921‧‧‧像素部
922‧‧‧信號線驅動電路
923‧‧‧描線驅動電路
924‧‧‧調諧器
925‧‧‧視頻信號放大電路
926‧‧‧視頻信號處理電路
927‧‧‧控制電路
928‧‧‧信號分割電路
929‧‧‧音頻信號放大電路
930‧‧‧音頻信號處理電路
932‧‧‧輸入部
933‧‧‧揚聲器
141a‧‧‧導電膜
141b‧‧‧導電膜
141c‧‧‧導電膜
151a‧‧‧佈線
151c‧‧‧佈線
152a‧‧‧佈線
152c‧‧‧佈線
153a‧‧‧佈線
154a‧‧‧佈線
154c‧‧‧佈線
155a‧‧‧第一薄膜電晶體
155b‧‧‧第二薄膜電晶體
185a‧‧‧灰色色調掩模
185b‧‧‧半色調掩模
191a‧‧‧導電膜
2001‧‧‧框體
2002‧‧‧顯示用面板
2003‧‧‧主畫面
2004‧‧‧數據機
2005‧‧‧接收機
2006‧‧‧遙控裝置
2007‧‧‧顯示部
2008‧‧‧輔助畫面
2009‧‧‧揚聲器部
211a‧‧‧佈線
214c‧‧‧佈線
2301‧‧‧可攜式電話機
2302‧‧‧顯示部
2303‧‧‧操作部
2401‧‧‧主體
2402‧‧‧顯示部
2501‧‧‧照明部
2502‧‧‧燈罩
2503‧‧‧可調整臂
2504‧‧‧支柱
2505‧‧‧台
2506‧‧‧電源
351a‧‧‧n通道型薄膜電晶體
351b‧‧‧n通道型薄膜電晶體
353a‧‧‧p通道型薄膜電晶體
353b‧‧‧p通道型薄膜電晶體
401a‧‧‧第一反應室
401b‧‧‧第二反應室
401c‧‧‧第三反應室
401d‧‧‧第四反應室
408a‧‧‧氣體供給單元
408b‧‧‧氣體供給單元
408f‧‧‧氣體供給單元
408g‧‧‧氣體供給單元
408i‧‧‧氣體供給單元
408n‧‧‧氣體供給單元
6011‧‧‧基板
6012‧‧‧像素部
6013‧‧‧信號線驅動電路
6014‧‧‧掃描線驅動電路
6015‧‧‧FPC
6021‧‧‧基板
6022‧‧‧像素部
6023‧‧‧信號線驅動電路
6024‧‧‧掃描線驅動電路
6025‧‧‧FPC
6031‧‧‧基板
6032‧‧‧像素部
6034‧‧‧掃描線驅動電路
6035‧‧‧FPC
6033a‧‧‧類比開關
6033b‧‧‧移位暫存器
在附圖中：
圖1中，A至C分別是說明本發明的顯示裝置的結構的俯視圖、等效電路圖、以及剖視圖；圖2是說明本發明的顯示裝置的結構的剖視圖；圖3是說明電漿CVD裝置的反應室的結構的圖；圖4是說明本發明的顯示裝置的製造方法的時序圖；圖5是表示具備多個反應室的多室電漿CVD裝置的 結構的圖；圖6A至6C是說明本發明的顯示裝置的結構的剖視圖；圖7是說明本發明的顯示裝置的工作的圖；圖8是說明本發明的顯示裝置的結構的俯視圖；圖9A至9F是說明可以應用於本發明的顯示裝置的保護電路的結構的等效電路圖；圖10A至10B是說明可以應用於本發明的顯示裝置的保護電路的結構的剖視圖；圖11A至11C是說明本發明的顯示面板的結構的立體圖；圖12A至12D是說明使用本發明的顯示裝置的電子設備的立體圖；圖13是說明使用本發明的顯示裝置的電子設備的圖；圖14A至14C是說明本發明的顯示裝置的製造方法的剖視圖；圖15A至15C是說明本發明的顯示裝置的製造方法的剖視圖；圖16A至16C是說明本發明的顯示裝置的製造方法的剖視圖；圖17A和17B是說明本發明的顯示裝置的製造方法的俯視圖；圖18A至18C是說明本發明的顯示裝置的製造方法的 剖視圖；圖19A和19B是說明本發明的顯示裝置的製造方法的剖視圖；圖20A至20C是說明本發明的顯示裝置的製造方法的剖視圖；圖21A至21C是說明本發明的顯示裝置的製造方法的剖視圖；圖22A和22B是說明本發明的顯示裝置的製造方法的俯視圖；圖23A至23D是說明可以應用於本發明的多級灰度掩模的圖；以及圖24是表示具備多個反應室的多室電漿CVD裝置的結構的圖。
50‧‧‧基板
51a‧‧‧第一薄膜電晶體
51b‧‧‧第二薄膜電晶體
52‧‧‧掃描線
53‧‧‧閘極電極
54‧‧‧閘極絕緣膜
55、56‧‧‧微晶半導體膜
57‧‧‧緩衝層
58‧‧‧緩衝層
59‧‧‧n型半導體膜
60‧‧‧p型半導體膜
61a~61c、62a~62c、63a~63c、64a~64c‧‧‧佈線
65‧‧‧保護絕緣膜
66‧‧‧像素電極
69‧‧‧接觸孔

Claims (9)

  1. 一種顯示裝置，包含：在一像素部中的一n通道型電晶體和在該像素部中的一p通道型電晶體，其中該n通道型電晶體包含；第一閘極電極；形成在該第一閘極電極上的第一閘極絕緣膜；形成在該第一閘極絕緣膜上的第一微晶半導體膜；形成在該第一微晶半導體膜上的第一緩衝層；形成在該第一緩衝層上的一對n型半導體膜；以及形成在該對n型半導體膜上的一對第一佈線，和其中該p通道型電晶體包含：第二閘極電極；形成在該第二閘極電極上的第二閘極絕緣膜；形成在該第二閘極絕緣膜上的第二微晶半導體膜；形成在該第二微晶半導體膜上的第二緩衝層；形成在該第二緩衝層上的一對p型半導體膜；以及形成在該對p型半導體膜上的一對第二佈線，其中該第一微晶半導體膜及該第二微晶半導體膜各包含濃度在1×1016 原子/cm3 或更小的氧， 其中該對n型半導體膜包括非晶半導體或微晶半導體，以及其中該對p型半導體膜包括非晶半導體或微晶半導體。
  2. 一種顯示裝置，包含：在一像素部中的一n通道型電晶體和在該像素部中的一p通道型電晶體，其中該n通道型電晶體包含：第一閘極電極；形成在該第一閘極電極上的第一閘極絕緣膜；形成在該第一閘極絕緣膜上的第一微晶半導體膜；形成在該第一微晶半導體膜上的第一緩衝層；形成在該第一緩衝層上的一對n型半導體膜；形成在該對n型半導體膜上的第一導電層；以及形成在該第一導電層上的一對第一佈線，和其中該p通道型電晶體包含：第二閘極電極；形成在該第二閘極電極上的第二閘極絕緣膜；形成在該第二閘極絕緣膜上的第二微晶半導體膜；形成在該第二微晶半導體膜上的第二緩衝層；形成在該第二緩衝層上的一對p型半導體膜；以及形成在該對p型半導體膜上的一對第二佈線， 其中該第一微晶半導體膜及該第二微晶半導體膜各包含濃度在1×1016 原子/cm3 或更小的氧，其中該對n型半導體膜包括非晶半導體或微晶半導體，以及其中該對p型半導體膜包括非晶半導體或微晶半導體。
  3. 一種顯示裝置，包含：在一像素部中的一n通道型電晶體和在該像素部中的一p通道型電晶體，其中該n通道型電晶體包含：第一閘極電極；形成在該第一閘極電極上的第一閘極絕緣膜；形成在該第一閘極絕緣膜上的第一微晶半導體膜；形成在該第一微晶半導體膜上的第一緩衝層；形成在該第一緩衝層上的一對n型半導體膜；以及形成在該對n型半導體膜上的一對第一佈線，和其中該p通道型電晶體包含：第二閘極電極；形成在該第二閘極電極上的第二閘極絕緣膜；形成在該第二閘極絕緣膜上的第二微晶半導體膜；形成在該第二微晶半導體膜上的第二緩衝層；形成在該第二緩衝層上的一對p型半導體膜； 形成在該對p型半導體膜上的第二導電層；以及形成在該第二導電層上的一對第二佈線，其中該第一微晶半導體膜及該第二微晶半導體膜分別包含濃度在1×1016 原子/cm3 或更小的氧，其中該對n型半導體膜包括非晶半導體或微晶半導體，以及其中該對p型半導體膜包括非晶半導體或微晶半導體。
  4. 如申請專利範圍第1至3項中任一項的顯示裝置，其中該n通道型電晶體的遷移率在10cm2 /V．s至45cm2 /V．s，而該p通道型電晶體的遷移率在0.3cm2 /V．s或更小。
  5. 如申請專利範圍第1至3項中任一項的顯示裝置，進一步包含：一像素，該像素具有連接到該n通道型電晶體和該p通道型電晶體之一的一像素電極。
  6. 如申請專利範圍第1至3項中任一項的顯示裝置，其中該顯示裝置是液晶顯示裝置。
  7. 如申請專利範圍第1至3項中任一項的顯示裝置，其中該對第一佈線之一與該第二閘極電極連接。
  8. 如申請專利範圍第1至3項中任一項的顯示裝置，其中該顯示裝置是發光顯示裝置。
  9. 如申請專利範圍第2或3項的顯示裝置，其中該對第二佈線具有至少三個導電層層疊的結構。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5615540B2 (ja) * 2008-12-19 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101671210B1 (ko) 2009-03-06 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20110008918A (ko) * 2009-07-21 2011-01-27 삼성모바일디스플레이주식회사 평판표시장치 및 그의 제조 방법
TWI700810B (zh) 2009-08-07 2020-08-01 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101882887B1 (ko) 2009-09-16 2018-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
KR20120093864A (ko) 2009-10-09 2012-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101847656B1 (ko) 2009-10-21 2018-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101370301B1 (ko) 2009-11-20 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
TWI507934B (zh) * 2009-11-20 2015-11-11 Semiconductor Energy Lab 顯示裝置
TWI535028B (zh) * 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
KR101836067B1 (ko) * 2009-12-21 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터와 그 제작 방법
US8476744B2 (en) 2009-12-28 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with channel including microcrystalline and amorphous semiconductor regions
CN101789398B (zh) * 2010-03-09 2012-08-22 友达光电股份有限公司 半导体元件的制造方法
JP5948025B2 (ja) 2010-08-06 2016-07-06 株式会社半導体エネルギー研究所 液晶表示装置
US9230826B2 (en) 2010-08-26 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Etching method using mixed gas and method for manufacturing semiconductor device
US8704230B2 (en) 2010-08-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8766253B2 (en) * 2010-09-10 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI534905B (zh) * 2010-12-10 2016-05-21 半導體能源研究所股份有限公司 顯示裝置及顯示裝置之製造方法
TWI627483B (zh) * 2012-11-28 2018-06-21 半導體能源研究所股份有限公司 顯示裝置及電視接收機
CN104091810A (zh) 2014-06-30 2014-10-08 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
KR102375685B1 (ko) 2016-02-02 2022-03-18 삼성디스플레이 주식회사 플렉서블 디스플레이 장치
KR102603300B1 (ko) * 2016-12-30 2023-11-15 엘지디스플레이 주식회사 박막 트랜지스터, 그의 제조방법, 및 그를 포함하는 유기발광 표시장치
CN107507827A (zh) * 2017-09-01 2017-12-22 武汉华星光电技术有限公司 显示面板的静电保护电路及显示面板
CN110709994A (zh) * 2017-10-20 2020-01-17 深圳市柔宇科技有限公司 光传感器和有机发光二极管显示屏
CN108598171A (zh) * 2017-12-28 2018-09-28 深圳市华星光电技术有限公司 氧化物半导体薄膜晶体管及其制造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04242724A (ja) * 1990-12-25 1992-08-31 Semiconductor Energy Lab Co Ltd 電気光学装置およびその作製方法
US5970325A (en) * 1996-05-28 1999-10-19 Samsung Electronics Co., Ltd. Thin-film switching device having chlorine-containing active region and methods of fabrication therefor
EP0678907B1 (en) * 1994-04-22 2002-02-27 Nec Corporation Method for fabricating reverse-staggered thin-film transistor
US20040229412A1 (en) * 1999-05-10 2004-11-18 Sigurd Wagner Inverter made of complementary p and n channel transistors using a single directly-deposited microcrystalline silicon film
US20040235224A1 (en) * 2003-05-20 2004-11-25 Han-Tu Lin Method for forming a thin film transistor of an organic light emitting display
CN1237590C (zh) * 2000-07-18 2006-01-18 皇家菲利浦电子有限公司 薄膜晶体管及其制造
TWI251349B (en) * 2004-11-22 2006-03-11 Au Optronics Corp Method of forming thin film transistor
US20060113894A1 (en) * 2004-11-26 2006-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and method for manufacturing thereof, and television device
US20070045627A1 (en) * 2005-08-13 2007-03-01 Samsung Electronics Co., Ltd Thin film transistor substrate and method of manufacturing the same
US20070134856A1 (en) * 2005-12-14 2007-06-14 Jin Jang Method for fabricating reverse-staggered thin film transistor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) * 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
JPH0637313A (ja) 1992-07-16 1994-02-10 Hitachi Ltd 薄膜半導体装置とその製造方法
JP2751145B2 (ja) * 1993-12-15 1998-05-18 株式会社三城 眼鏡形状デザイン設計システム
JP3152829B2 (ja) * 1994-01-18 2001-04-03 株式会社東芝 半導体装置の製造方法
JP4388648B2 (ja) * 1999-10-29 2009-12-24 シャープ株式会社 薄膜トランジスタ、液晶表示装置、およびその製造方法
JP3986781B2 (ja) * 2001-08-28 2007-10-03 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP2005167051A (ja) * 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
JP4801407B2 (ja) * 2004-09-30 2011-10-26 株式会社半導体エネルギー研究所 表示装置の作製方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04242724A (ja) * 1990-12-25 1992-08-31 Semiconductor Energy Lab Co Ltd 電気光学装置およびその作製方法
EP0678907B1 (en) * 1994-04-22 2002-02-27 Nec Corporation Method for fabricating reverse-staggered thin-film transistor
US5970325A (en) * 1996-05-28 1999-10-19 Samsung Electronics Co., Ltd. Thin-film switching device having chlorine-containing active region and methods of fabrication therefor
US20040229412A1 (en) * 1999-05-10 2004-11-18 Sigurd Wagner Inverter made of complementary p and n channel transistors using a single directly-deposited microcrystalline silicon film
CN1237590C (zh) * 2000-07-18 2006-01-18 皇家菲利浦电子有限公司 薄膜晶体管及其制造
US20040235224A1 (en) * 2003-05-20 2004-11-25 Han-Tu Lin Method for forming a thin film transistor of an organic light emitting display
TWI251349B (en) * 2004-11-22 2006-03-11 Au Optronics Corp Method of forming thin film transistor
TW200618295A (en) * 2004-11-22 2006-06-01 Au Optronics Corp Method of forming thin film transistor
US20060113894A1 (en) * 2004-11-26 2006-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and method for manufacturing thereof, and television device
US20070045627A1 (en) * 2005-08-13 2007-03-01 Samsung Electronics Co., Ltd Thin film transistor substrate and method of manufacturing the same
US20070134856A1 (en) * 2005-12-14 2007-06-14 Jin Jang Method for fabricating reverse-staggered thin film transistor

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CN101369587B (zh) 2012-05-23
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