TWI489916B - Multilayer wiring board and manufacturing method thereof - Google Patents

Description

多層配線基板及其製造方法

本發明，係有關於多層配線基板及其製造方法，更詳細而言，係有關於特性阻抗之調整為容易並且亦能夠與在大規模半導體積體電路等之端子的窄節距化作對應之多層配線基板及其製造方法。

作為用以安裝大規模半導體積體電路(以下，稱作「LSI」)之LSI搭載用配線基板，係使用有各種之薄膜多層配線基板。又，在用以對於LSI之電性特性而在晶圓之狀態下來進行整批檢查的探針卡中，亦由於需要以與LSI之端子節距相對應的節距來配置探針，因此係使用有多層配線基板。

在此些之多層配線基板中，為了避免起因於阻抗之不整合所導致的傳輸訊號之波行的紊亂或者是延遲、劣化，係對於傳輸線路之特性阻抗而進行有調整。例如，在專利文獻1、2中，係揭示有一種對於將多層配線層之間作連接的通孔或者是通孔對的特性阻抗作控制，並將在通孔和配線層處的配線之間之特性阻抗的不整合作降 低的技術。但是，專利文獻1、2，係僅止於揭示有對於在多層配線基板中之通孔或者是通孔對的特性阻抗進行調整的技術，針對被形成在多層配線基板之配線層處的配線之特性阻抗的調整，係並未作任何的揭示。

另一方面，在專利文獻3中，係揭示有一種對於配線之特性阻抗進行調整的技術，其係與在探針卡處之配線相平行地而配置接地導體部而形成微帶線路，並藉由使配線之寬幅和絕緣層之厚度改變，來對於配線之特性阻抗作調整。但是，在專利文獻3中，係並未針對對於在多層配線基板中之配線的特性阻抗作調整一事有任何的提及，並且也並未針對對於在LSI等之處的端子之窄節距化作對應一事有任何的提及。又，依據本發明者所作的確認，如同以下所示一般，若是將專利文獻3中所揭示之技術直接對於與窄節距化作了對應的探針卡等之中的多層配線基板作適用，則係仍有所困難。

亦即是，現今，對於LSI等之高密度化的要求係從不間斷，因此，作為配線節距，係期望成為50μm以下。另一方面，對於在配線中所流動之電流的容量，係要求有1A程度。進而，作為配線之特性阻抗Z₀ 之值，係需要為50Ω。為了滿足此些要求，作為配線寬幅，係需要為25μm，並且需要身為配線間隔25μm、配線厚度10μm程度之銅(Cu)配線，與此種配線相對應之層間絕緣層的厚度，係成為需要20μm程度。作為構成絕緣層之絕緣材，係使用一般性之聚醯亞胺，當將此作為厚度 20μm之絕緣層而形成之，並在其之表面上形成配線間隔25μm、厚度10μm之銅配線，並且在背面處形成接地平塗層，而構成如同圖5中所示一般之微帶線路的情況時，其之特性阻抗Z₀ ，係可使用下述之式(1)來近似性地作計算。但是，在圖5中，101係為配線，102係為絕緣層，103係為接地平塗層，H係為絕緣層之厚度，W係為配線寬幅，T係為配線厚度。

式(1)

在式(1)中，Z₀ 、H、W以及T，係分別如上所述，而身為特性阻抗、絕緣層之厚度、配線寬幅以及配線厚度，εr係為絕緣層之比介電率。在式(1)中，若是代入H=20μm、W=25μm、T=10μm、εr=3.7，則配線之特性阻抗Z₀ ，係可計算出係為Z₀ =53.1(Ω)，而成為與所必要之特性阻抗50歐姆(Ω)略相近之值。

然而，在多層配線基板中，由於配線係位在被絕緣層所包夾之內層處，並且於其之上下存在有接地平塗層，因此，例如係形成如同圖6中所示一般之微帶線路(在圖6中，針對與圖5中相同之構件或者是部分，係附加有相同之元件符號)。圖6中所示一般之微帶線路的特 性阻抗Z₀ ，係使用下述式(2)而近似性地計算出來。

式(2)

在式2中，Z₀ 係為特性阻抗、H係為上下之絕緣層的厚度、W係為配線寬幅、T係為配線厚度、εr係為絕緣層之比介電率，於此，若是代入H=20μm、W=25μm、T=10μm、εr=3.7，則配線之特性阻抗Z₀ ，係可計算出係為Z₀ =36.0(Ω)，而成為相較於所必要之特性阻抗50歐姆(Ω)而更大幅度降低之值。故而，若是將在專利文獻3中所揭示之技術直接作適用，則要將在與端子之窄節距化作了對應的多層配線基板中之配線的特性阻抗調整至50歐姆附近一事，係為困難。

[先前技術文獻] [專利文獻]

[專利文獻1]日本特開2008-205099號公報

[專利文獻2]日本特開2010-2257號公報

[專利文獻3]日本特開2010-2302號公報

本發明，係為了解決上述之先前技術之缺點而進行者，並以提供一種特性阻抗之調整為容易且亦能夠與在LSI等之端子節距的窄節距化相對應的多層配線基板及其製造方法以及具備有此種多層配線基板之探針卡一事，作為課題。

本發明者們，在為了解決上述課題而反覆進行了努力研究之後，其結果，係發現了：配線之特性阻抗Z₀ ，係藉由下述式(3)而表現，又，若是將配線材料之一部分或全部置換為導磁性體(比導磁率為大之導電性材料)，則係能夠如同下述式(4)所示一般地而使特性阻抗上升。

式(3)

在式(3)中，Z₀ 係為特性阻抗，E係為電場(向量)，H係為磁場(向量)，μ係為導磁率，ε係為介電率。

式(4)

在式(4)中，Z₀ 係為初始之特性阻抗，Z₁ 係為將配線材料藉由導磁性體來作了置換後之特性阻抗，μ₀ 係為導磁性體之導磁率。

如同上述式(4)中所示一般，若是作為構成配線之導電性材料而使用導磁性體，則配線之特性阻抗Z₀ ，係將μ₀ 之平方根作為係數而變大，配線之特性阻抗係從Z₀ 而上升至Z₁ 。另一方面，從先前起而一般性地作為配線來使用之銅等的導電性材料，由於係為非導磁性，因此，可以推測到，若是將被使用在配線中之銅等的導電性材料之一部分藉由比導磁率為大之導電性材料來作置換，則應係能夠使配線之特性阻抗上升。本發明者們，係基於此種知識而反覆進行各種之嘗試，其結果，係完成了本發明。

亦即是，本發明，係藉由提供一種多層配線基板，來解決上述之課題，該多層配線基板，係為在基板上將複數之配線層包夾著絕緣層地作層積之多層配線基板，其特徵為：被形成於前述配線層處之配線，係為由第1層和第2層所成之2層構造的配線，前述第1層，係藉由第1導電性材料所構成，前述第2層，係藉由比導磁率 為較前述第1導電性材料更大之第2導電性材料所構成，藉由設為前述2層構造，相較於將與前述2層構造之配線相同之厚度的配線僅藉由前述第1導電性材料來構成的情況，將前述配線之特性組抗調整為更接近50歐姆之值。

在本發明之多層配線基板中，如同上述一般，由於係將構成配線之第1導電性材料的一部分藉由比導磁率為較第1導電性材料而更大之第2導電性材料來作置換，因此，其之特性阻抗，相較於將相同厚度之配線僅藉由前述第1導電性材料來構成的情況，係更為上升，而能夠調整至接近50歐姆之值。

作為前述第1導電性材料，較理想，係為銅(Cu)或是銀(Ag)，作為前述第2導電性材料，較理想，係為鎳(Ni)、鈷(Co)或者是包含有鎳以及/或者是鈷之合金。順帶一提，銅之比導磁率，係為0.999991，銀之比導磁率，係為0.99998，而為較小，兩者均為1.0以下，而身為非導磁性體。另一方面，鎳的比導磁率係為600，鈷的比導磁率係為250，而均為大，兩者均為10以上，而身為導磁性體。

在本發明之多層配線基板的其中一種理想形態中，前述配線之寬幅係為10μm以上25μm以下。若是配線之寬幅未滿10μm，則要在容量中而使1A之電流流動一事係變得困難，若是配線之寬幅超過25μm，則係成為無法與現今所期望的50μm以下之配線節距相對應，因此並不理想。

又，較理想，前述第1層之厚度係為6μm以上20μm以下，前述第2層之厚度係為前述第1層之厚度的5%以上50%以下。若是第1層之厚度未滿6μm，則就算是在將配線之寬幅設為25μm的情況時，要在容量中而使1A之電流流動一事亦係變得困難，而並不理想。另一方面，若是第1層之厚度超過20μm，則亦包含了第2層之厚度的配線厚度係為大幅度的超過20μm，配線部分和其以外之部分之間的階差係變大，並發生所謂的階差覆蓋率(Step Coverage)問題，在塗佈絕緣層的製程中會產生困難，並在絕緣層中產生穿孔等的缺陷，而有著會變得無法保持所需要的絕緣性之虞，因此係並不理想。又，若是第2層之厚度未滿第1層之厚度的5%，則特性阻抗之上升係為小，而有著無法充分得到由將第1導電性材料之一部分藉由第2導電性材料來作置換一事所產生的優點之可能，因此係並不理想。又，若是第2層之厚度超過第1層之厚度的50%，則構成第1層之第1導電性材料的比例係相對性的變少，導體電阻係變大，而變得無法滿足所期望之電流容量，因此係並不理想。

在本發明之多層配線基板中，基本上，配線係只要是使第1層和第2層作了層積的2層構造即可，不論是第1層在上或者是第2層在上均可。然而，例如當作為構成第1層之第1導電性材料而使用銅的情況時，由於會有起因於製造工程中之露出而導致銅之表面被氧化的情況，因此，為了防止此種氧化，較理想，係將第2層配置 在較第1層更上方，亦即是使其位置於多層配線基板之距離基板而較遠之側。於此情況，作為構成第2層之第2導電性材料，係只要是具備有導磁性並且在化學性上較為安定而能夠在一連串之多層配線製程中而不會使表面氧化的導電性材料即可，而可適當使用鎳或者是鈷。

進而，在本發明之多層配線基板中，係亦可將前述配線，設為除了由第1層以及第2層所成之2層構造以外而更具備有至少1層之第3層的3層以上之多層構造的配線。於此情況，作為構成前述第3層之第3導電性材料，較理想，係使用比導磁率為較構成第1層之第1導電性材料而更大的導電性材料，較理想，第3導電性材料之比導磁率係與前述第2導電性材料之比導磁率相異。作為前述第3導電性材料，係與前述第2導電性材料相同的，較理想，係為鎳(Ni)、鈷(Co)或者是包含有鎳以及/或者是鈷之合金。在如此這般地而將本發明之多層配線基板設為3層以上之多層構造的情況時，藉由除了前述第2層以外而亦對於前述第3層之層厚或構成材料作選擇，係能夠得到下述之優點：亦即是，係能夠以更良好之精確度來進行前述配線之特性阻抗的調整。

又，在本發明之多層配線基板中，作為構成絕緣層之材料，從其之介電率以及絕緣層之形成的容易度之觀點來看，較理想，係使用聚醯亞胺。

本發明，更進而，係藉由提供一種多層配線基板之製造方法，來解決上述之課題，該多層配線基板之 製造方法，係為在基板上將複數之配線層包夾著絕緣層地作層積之多層配線基板之製造方法，其特徵為：作為被形成在前述配線層處之配線的形成工程，係包含有：使用第1導電性材料而形成第1層之工程；和使用比導磁率為較前述第1導電性材料而更大之第2導電性材料來形成與前述第1層作層積之第2層，並藉由此而相較於將與前述第1層之厚度和前述第2層之厚度的加算厚度相同之厚度的配線僅藉由前述第1導電性材料來構成的情況，來將前述配線之特性阻抗調整為更接近50歐姆之值之工程。

本發明，更進而，係提供一種多層配線基板之製造方法，以解決上述之課題，該多層配線基板之製造方法，係為在基板上將複數之配線層包夾著絕緣層地作層積之多層配線基板之製造方法，其特徵為：作為被形成在前述配線層處之配線的形成工程，係包含有：使用第1導電性材料而形成第1層之工程；和使用比導磁率為較前述第1導電性材料而更大之第2導電性材料以及第3導電性材料來分別形成與前述第1層作層積之第2層以及至少1層之第3層，並藉由此而相較於將與前述第1層之厚度和前述第2層之厚度以及前述第3層之厚度的加算厚度相同之厚度的配線僅藉由前述第1導電性材料來構成的情況，來將前述配線之特性阻抗調整為更接近50歐姆之值之工程。

進而，本發明，係亦為藉由提供一種具備有上述之本發明的多層配線基板之探針卡，來解決上述之課 題者。

若依據本發明之多層配線基板及其製造方法，則藉由將被形成於多層配線基板之配線層處之配線，設為藉由第1導電性材料所構成之第1層和藉由比導磁率為較第1導電性材料更大之第2導電性材料所構成之第2層之間的層積構造，或者是設為除了前述層積構造以外而更進而層積有藉由比導磁率為較第1導電性材料更大之第3導電性材料所構成的至少1層之第3層的3層以上之層積構造，係能夠將前述配線之特性阻抗調整為接近於所期望之50歐姆的值，就算是在對應於端子間之窄節距化而將配線間隔縮窄的情況時，在與被作連接之訊號線路之間而取得阻抗整合一事亦變得較為容易，而能夠得到下述之優點：亦即是，係成為能夠進行失真或損失為少之訊號傳輸。又，若依據具備有本發明之多層配線基板的探針卡，則係能夠得到下述之優點：亦即是，就算是端子間或者是電極間之節距為窄的LSI等之半導體裝置，亦能夠以良好精確度來對於其之電性特性進行檢查。

1、101‧‧‧配線

2、102‧‧‧絕緣層

3、103‧‧‧接地平塗層

4‧‧‧第1層

5‧‧‧第2層

6‧‧‧第3層

7‧‧‧接著層

8‧‧‧中介層

R‧‧‧光阻劑

O‧‧‧開口部

[圖1]對於本發明之多層配線基板的其中一部分作模式性展示之圖。

[圖2]僅將配線部分取出並作展示之圖。

[圖3]對於本發明之多層配線基板中的配線之另外一例作展示之圖。

[圖4]對於本發明之多層配線基板的製造工程之其中一例作展示之圖。

[圖5]對於微帶線路作模式性展示之圖。

[圖6]對於帶線路作模式性展示之圖。

以下，使用圖面來對於本發明作詳細說明，但是，當然的，本發明係並不被限定於圖示者。

圖1，係為對於本發明之多層配線基板的其中一部分作模式性展示之圖。在圖1中，1係為配線，2係為絕緣層，3係為接地平塗層，在本例中，絕緣層2以及接地平塗層3係存在於配線1之上下處，並形成構成多層配線基板之帶線路。W係為配線1之配線寬幅，T係為配線1之配線厚度，H係為存在於配線1之上下處的絕緣層2之厚度。如圖1中所示一般，在配線1之上下，絕緣層2之厚度H係為相同。又，4係代表第1層，5係代表第2層。

圖2，係為僅將圖1中之配線1取出並作展示之圖。如圖2中所示一般，配線1，係具備有由以第1導電性材料所構成之第1層4和被層積於其上之以第2導電性材料所構成之第2層5所成之2層構造。作為構成第1 層4之第1導電性材料，例如，係可使用從先前起所被泛用於配線中之銅(Cu)或銀(Ag)，從價格的觀點來看，係以使用銅為理想。

另一方面，作為構成第2層之第2導電性材料，只要是比導磁率為較第1導電性材料更大的導電性材料，則係可使用適當的材料，但是，從較為容易獲取且難以氧化並且亦進而具備有較大之比導磁率的觀點來看，係以使用鎳或鈷為理想，又，包含有鎳或鈷或者是其之雙方的合金，亦可合適地作為第2導電性材料來使用。

t₁ 係為第1層之厚度，t₂ 係為第2層之厚度。關於第1層之厚度t₁ 和第2層之厚度t₂ ，基本上並沒有特別的限制，但是，為了與間隔50μm以下一般之LSI等處之端子的窄節距化作對應，係如同前述一般，需要將配線1之寬幅W設為25μm以下，又，為了在此種配線寬幅W之配線1中流動1A程度之電流，藉由第1導電性材料所構成之第1層的厚度t₁ ，就算是在例如作為第1導電性材料而使用電阻率為低之銅(Cu)或者是銀(Ag)的情況時，也至少需要6μm。又，若是第1層之厚度t₁ 過大並超過20μm，則亦包含了第2層之厚度的配線厚度係為大幅度的超過20μm，配線部分和其以外之部分之間的階差係變大，並在塗佈絕緣層的製程中造成困難，而對於絕緣層之被覆狀態造成影響，而在絕緣層中產生穿孔等的缺陷，並有著會變得無法保持所需要的絕緣性之虞。故而，第1層之厚度t₁ ，係以6μm以上20μm以下為理想。

另一方面，第2層之厚度t₂ ，係只要設定為能夠層積在第1層上並將作為全體之配線1的特性阻抗設定為接近於50歐姆之值即可，基本上係並沒有特別的限制，但是，較理想，係設為第1層之厚度t₁ 的5%以上50%以下之厚度。當厚度t₂ 為未滿厚度t₁ 之5%的情況時，要藉由層積第2層來將前述配線之特性阻抗調整至相較於將與2層構造之配線相同厚度的配線僅藉由第1導電性材料來構成的情況而更為接近50歐姆之值一事係會變得困難，因此並不理想。相反地，當厚度t₂ 超過厚度t₁ 之50%的情況時，構成第1層之第1導電性材料的比例係相對性的變少，導體電阻係變大，而變得無法滿足所期望之電流容量，因此係並不理想。

另外，在圖2中，雖然係相較於第1層而將第2層層積於上側處，但是，係亦可將第1層層積於第2層之上。但是，如同前述一般，從對於在製造工程中之第1導電性材料的表面氧化作防止之觀點來看，係以在第1層之上層積第2層為理想。

另外，當作為構成第1層之第1導電性材料而使用銅，並作為構成第2層之第2導電性材料而使用鎳，且將配線1之全體的厚度T設為10μm，將第1層4之厚度t₁ 設為8μm，將第2層5之厚度t₂ 設為2μm(相當於厚度t₂ 為厚度t₁ 之25%的情況)，將配線1之配線寬幅W設為25μm，將配線間隔設為25μm，將絕緣層2之厚度H設為20μm，且作為構成絕緣層2之絕緣材料而 使用介電率εr為3.7之聚醯亞胺的情況時，配線1之特性阻抗係如同下述一般而被計算出來。

亦即是，在圖1所示之配線1中，由於係將全體之厚度T為10μm之配線1，藉由8μm之第1層和2μm之第2層來構成，因此，若是將厚度8μm之第1層視為將厚度2μm之層作了4枚層積，則配線1之合成阻抗Z₂ ，係藉由下述式(5)而計算出來。

式(5)

其中，Z₀ 係為第1層之特性阻抗，Z₁ 係為第2層之特性阻抗。

在圖1中之配線1，除了係將其之一部分藉由以鎳所構成之第2層來作了置換以外，由於係與圖6中所示之帶線路相同，因此，其之特性阻抗Z₀ ，係如同先前藉由計算所求取出一般，為Z₀ =36.0(Ω)。另一方面，第2層之特性阻抗Z₁ ，由於鎳之比導磁率係為600，因此，係基於上述式(4)，而如同下述一般地計算出來。

若是將Z₀ =36.0(Ω)和Z₁ =882(Ω)代入至上述式(5)中，則合成後之配線1的特性阻抗Z₂ ，係可計算出為Z₂ =44.6(Ω)，相較於將配線1之全體藉由第1導電性材料來構成的情況、亦即是將與前述2層構造之配線1相同厚度T的配線僅藉由第1導電性材料來構成的情況，所求取出之特性阻抗係成為更加接近50歐姆之值。如此這般，若依據本發明之多層配線基板，則藉由相對於以第1導電性材料所構成之第1層而層積以比導磁率為較第1導電性材料更大之第2導電性材料所構成的第2層並將配線1設為2層構造，配線1之特性阻抗，係成為相較於將與2層構造之配線1相同厚度的配線僅藉由第1導電性材料來構成的情況而使配線之特性阻抗被調整至接近50歐姆之值。

另外，上述所說明之例子，雖係為將第1層4之厚度t₁ 設為8μm，並將第2層5之厚度t₂ 設為2μm，而使第2層5之厚度t₂ 成為相當於第1層4之厚度t₁ 之25%(=(2μm/8μm)×100)的情況，但是，當然的，若是將相對於第1層4之厚度t₁ 的第2層5之厚度t₂ 的比例設為較25%更大，則配線1之特性阻抗係會成為更接近50歐姆。

又，上述所說明之例中，雖係作為構成第1層之第1導電性材料而使用銅，並作為構成第2層之第2導電性材料而使用鎳，但是，當作為第1導電性材料來代替銅而例如使用銀，並作為第2導電性材料來代替鎳而例 如使用鈷或含有鎳以及/或者是鈷之合金的情況時，亦同樣的，只要對於各材料之比導磁率作考慮，並以使配線1之特性阻抗成為接近50歐姆的方式，來設定相對於第1層4之厚度t₁ 的第2層5之厚度t₂ 的比例即可。

圖3，係為對於本發明之多層配線基板中的配線1之另外一例作展示之圖。在本例中，配線1，係為在第2層5之上而更進而層積有第3層6的3層構造之配線。作為構成第3層6之第3導電性材料，只要是比導磁率為較構成第1層4之第1導電性材料而更大的導電性材料即可，而與第2導電性材料相同的，可合適使用鎳或鈷、或含有鎳以及/或者是鈷之合金。但是，較理想，第3導電性材料之比導磁率，係與第2導電性材料之比導磁率相異，例如，當作為構成第2層5之第2導電性材料而選擇了鎳的情況時，作為構成第3層6之第3導電性材料，若是使用鎳以外之材料，例如從鈷、含有鈷之合金、含有鎳之合金、或者是含有鎳以及鈷之雙方的合金來作選擇並使用，則為理想。

t₃ 係為第3層6之厚度，在將配線1如同圖3中所示一般地而設為3層構造的情況時，亦與之前所說明之2層構造之情況相同的，較理想，將第2層5之厚度t₂ 和第3層6之厚度t₃ 作了加算之厚度(t₂ +t₃ )，係為第1層4之厚度t₁ 的5%以上50%以下。又，第2層5之厚度t₂ 和第3層6之厚度t₃ ，係可為相同，亦可為相異。另外，在本例中，第3層6雖然係僅為1層，但是，第3層 6係亦可為2層以上，於此情況，較理想，係使將複數存在之第3層6的層厚和第2層5之層厚作了加算後的厚度，成為第1層4之厚度t₁ 的5%以上50%以下。進而，在圖示之例中，第3層6雖然係被層積在第2層5之上，但是，第1層4、第2層5以及第3層6之層積順序，係並不被限定於圖示者。

圖4，係為對於本發明之多層配線基板的製造工程之其中一例作展示之圖。首先，如圖4(a)中所示一般地而準備基板B。作為基板B，係可使用從在該領域中所被泛用之陶瓷基板或者是玻璃基板等所選擇的適宜之基板。接著，如圖4(b)中所示一般，在基板B之略全面上，藉由濺鍍或者是真空蒸鍍等之適宜的方法來以厚度10nm~500nm之範圍而形成鈦或鉻之薄膜，並作為接著層7。

接著，如圖4(c)中所示一般，在接著層7之上，同樣藉由濺鍍或者是真空蒸鍍等之適宜的方法來以厚度10nm~1000nm之範圍而形成由鎳、鈀或者是白金等之白金族的金屬元素所成之薄膜，並作為中介層8。在形成了中介層8之後，將超過藉由後續之電場電鍍所得的電鍍層之厚度的厚度之光阻劑R，如同圖4(d)中所示一般地而在基板B之全面上作塗敷，並接著藉由光微影法，來如圖4(e)中所示一般地，形成相當於配線圖案之形狀的開口部O。

接著，藉由將從開口部O所露出之中介層8 以及接著層7作為其中一方之電極的電場電鍍法，來如圖4(f)中所示一般地而在開口部O處以厚度6μm~20μm之範圍來形成第1導電性材料之電鍍層，而形成第1層4。此工程，係相當於在本發明之製造方法中的使用第1導電性材料來形成第1層之工程。

接著，同樣的藉由電場電鍍法，來在第1層4之上，將第2導電性材料之電鍍層以相對於第1層4之厚度而成為5%~50%之範圍來形成，而如圖4(g)中所示一般地形成第2層5。此工程，係相當於本發明之製造方法中的「藉由使用比導磁率為較第1導電性材料更大之第2導電性材料來形成與第1層作層積之第2層，而相較於將把第1層之厚度和第2層之厚度作了加算的厚度之配線僅藉由第1導電性材料來形成的情況，將配線之特性阻抗調整為接近50歐姆之值」的工程。

另外，亦可進而在第2層5之上，將第3導電性材料之電鍍層，以使其與第2層5之層厚的加算後之層厚相對於第1層4之厚度而成為5%~50%之範圍的方式來形成之，而形成第3層6。在形成第3層6的情況時，亦包含有前述第2層5之形成的此工程，係相當於本發明之製造方法中的「藉由使用比導磁率為較第1導電性材料更大之第2導電性材料以及第3導電性材料來分別形成與第1層作層積之第2層以及至少1層之第3層，而相較於將把第1層之厚度和第2層之厚度以及第3層的厚度作了加算的厚度之配線僅藉由第1導電性材料來形成的情 況，將配線之特性阻抗調整為接近50歐姆之值」的工程。

在第1層4以及第2層5之形成後，使用溶劑等來使殘存於中介層8上之光阻劑R剝離，並藉由離子束蝕刻等之物理性蝕刻法，來將中介層8和接著層7之露出部分依序作蝕刻並除去，而如圖4(h)中所示一般地，將配線1作成作了電性獨立之配線圖案。

接著，準備預先使聚合反應一直進行至了中途並且被形成為薄片狀的厚度10μm~50μm之範圍的感光性聚醯亞胺薄片，並一面將作為電性獨立之配線圖案而形成有配線1的基板B加熱至60℃~150℃，一面施加0.1MPa~1MPa之範圍的壓力，而在被形成有配線1之基板B上，貼附前述感光性聚醯亞胺薄片。接著，藉由使用有光罩之圖案曝光或者是由直接描繪裝置所進行的曝光，來將前述感光性聚醯亞胺薄片使通孔部分殘留地而進行全面曝光，之後，藉由溶劑之噴淋來在未曝光部分處開孔，而在前述聚醯亞胺薄片上形成通孔用之開口。接著，將被貼附有聚醯亞胺薄片之基板加熱至200℃~400℃而使聚醯亞胺薄片之聚合結束，而如圖4(i)中所示一般，在配線1之上部處形成絕緣層2。

以下，藉由反覆進行接著層7之形成以後的工程，係能夠製造本發明之多層配線基板。在被製造出之本發明的多層配線基板中，配線之特性阻抗，相較於將厚度為該配線中之第1層4之厚度t₁ 和第2層5之厚度t₂ 的加算厚度之配線僅藉由第1導電性材料來構成的情況，係被調整為更接近50歐姆之值。

如同上述一般所製造出之本發明之多層配線基板，係與從先前技術起便已存在之多層配線基板相同的，可組入至在對於LSI等之半導體元件的電性特性作檢查時所使用的探針卡中來使用。被組入有本發明之多層配線基板的探針卡，由於係將在多層配線基板中之配線的特性阻抗調整為50歐姆或者是接近50歐姆之值，因此，係能夠以波形之失真和劣化為少並且傳輸損失亦為少的狀態來傳輸電性訊號，就算是端子間或電極間之節距為窄的LSI等之半導體元件，亦能夠以更高之精確度來對於其之電性特性作檢查。

[產業上之利用可能性]

如同以上所說明一般，若依據本發明之多層配線基板及其製造方法，則係能夠將在多層配線基板中之配線的特性阻抗調整為接近於所期望的50歐姆之值，就算是在對應於端子間之窄節距化而將配線間隔縮窄的情況時，在與所連接的訊號線路之間而取得阻抗整合一事相對上而言亦變得較為容易，而成為能夠進行失真或損失為少之訊號傳輸。又，若依據具備有本發明之多層配線基板的探針卡，則係能夠得到下述之優點：亦即是，就算是端子間或者是電極間之節距為窄的LSI等之半導體裝置，亦能夠以良好精確度來對於其之電性特性作檢查，因此，本發 明之產業上的利用可能性係為極大。

1‧‧‧配線

2‧‧‧絕緣層

3‧‧‧接地平塗層

4‧‧‧第1層

5‧‧‧第2層

Claims (10)

1. 一種多層配線基板，係為在基板上將複數之配線層包夾著絕緣層地作層積之多層配線基板，其特徵為：被形成於前述配線層處之配線，係為由第1層和第2層所成之2層構造的配線，前述第1層，係藉由第1導電性材料所構成，前述第2層，係藉由比導磁率為較前述第1導電性材料更大之第2導電性材料所構成，藉由設為前述2層構造，相較於將與前述2層構造之配線相同之厚度的配線僅藉由第1導電性材料來構成的情況，將前述配線之特性阻抗調整為更接近50歐姆之值。
2. 如申請專利範圍第1項所記載之多層配線基板，其中，前述第1導電性材料係為銅或是銀，前述第2導電性材料係為鎳、鈷或者是包含有鎳以及/或者是鈷之合金。
3. 如申請專利範圍第1項或第2項所記載之多層配線基板，其中，前述配線之寬幅係為10μm以上25μm以下，前述第1層之厚度係為6μm以上20μm以下，前述第2層之厚度係為前述第1層之厚度的5%以上50%以下。
4. 如申請專利範圍第1項或第2項所記載之多層配線基板，其中，前述第2層，係位置在較前述第1層而更遠離前述基板之側處。
5. 如申請專利範圍第1項或第2項所記載之多層配線基板，其中，構成前述絕緣層之材料，係為聚醯亞胺。
6. 如申請專利範圍第1項或第2項所記載之多層配線基板，其中，前述配線，係為除了前述2層構造以外而更 進而具備有藉由相較於前述第1導電性材料而比導磁率為更大之第3導電性材料所構成的至少1層之第3層的3層以上之多層構造的配線，藉由設為前述多層構造，相較於將與前述多層構造之配線相同之厚度的配線僅藉由第1導電性材料來構成的情況，將前述配線之特性阻抗調整為更接近50歐姆之值。
7. 如申請專利範圍第6項所記載之多層配線基板，其中，前述第3導電性材料係為鎳、鈷或者是包含有鎳以及/或者是鈷之合金。
8. 一種多層配線基板之製造方法，係為在基板上將複數之配線層包夾著絕緣層地作層積之多層配線基板之製造方法，並為如申請專利範圍第1~5項中之任一項所記載之多層配線基板之製造方法，其特徵為：作為被形成在前述配線層處之配線的形成工程，係包含有：使用第1導電性材料而形成第1層之工程；和使用比導磁率為較前述第1導電性材料而更大之第2導電性材料來形成與前述第1層作層積之第2層，並藉由此而相較於將與前述第1層之厚度和前述第2層之厚度的加算厚度相同之厚度的配線僅藉由前述第1導電性材料來構成的情況，將前述配線之特性阻抗調整為更接近50歐姆之值之工程。
9. 一種多層配線基板之製造方法，係為在基板上將複數之配線層包夾著絕緣層地作層積之多層配線基板之製造 方法，並為如申請專利範圍第6項或第7項所記載之多層配線基板之製造方法，其特徵為：作為被形成在前述配線層處之配線的形成工程，係包含有：使用第1導電性材料而形成第1層之工程；和使用比導磁率為較前述第1導電性材料而更大之第2導電性材料以及第3導電性材料來分別形成與前述第1層作層積之第2層以及至少1層之第3層，並藉由此而相較於將與前述第1層之厚度和前述第2層之厚度以及前述第3層之厚度的加算厚度相同之厚度的配線僅藉由前述第1導電性材料來構成的情況，將前述配線之特性阻抗調整為更接近50歐姆之值之工程。
10. 一種探針卡，其特徵為：係具備有如申請專利範圍第1~7項中之任一項所記載之多層配線基板。