TWI487437B - Electronic circuit and method for forming the same, and copper composite sheet for forming electronic circuit - Google Patents

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Keisuke Yamanishi
Kengo Kaminaga
Ryo Fukuchi
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Jx Nippon Mining & Metals Corp
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Description

電子電路及其形成方法及電子電路形成用覆銅積層板
本發明係關於一種藉由蝕刻進行電路形成之電子電路及其形成方法及電子電路形成用覆銅積層板。
印刷電路用銅箔廣泛用於電子、電器設備，但該印刷電路用銅箔通常係經由接著劑、或不使用接著劑而於高溫高壓下接著於合成樹脂板或膜等基材上，而製造覆銅積層板，其後為形成目標電路，藉由抗蝕劑塗佈及曝光步驟而印刷電路，進而，經由去除銅箔之多餘部分之蝕刻處理，另外進一步焊接各種元件，而形成電子元件用印刷電路。
用於此種印刷電路之銅箔根據其製造方法之種類不同而大致分為電解銅箔及壓延銅箔，任一種均根據印刷電路板之種類或品質要求而使用。
該等銅箔具有與樹脂基材接著之面及非接著面，且分別施行特殊之表面處理(加工處理)。又，亦存在如下情況：如用於多層印刷配線板之內層之銅箔般，使雙面具備與樹脂之接著功能(雙面加工處理)。
電解銅箔通常係使銅電沉積於旋轉筒上，將其連續地剝離而製造銅箔，但於此製造時，與旋轉筒接觸之面為光澤面，其相反側之面具有多個凹凸(粗面)。但是，為了進一步提高與樹脂基板之接著性，通常亦使此種粗面沈積0.2～3 μm左右之銅粒子。
進而，亦存在為增強此種凹凸並防止銅粒子脫落而形成較薄之鍍覆層之情況。將該等一系列步驟稱作粗化處理。不僅電解銅箔，壓延銅箔亦需要此種粗化處理，對於壓延銅箔亦實施相同之粗化處理。
使用如上所述之銅箔，藉由熱壓法或連續法而製造覆銅積層板。例如以熱壓法為例，該積層板係經由如下步驟而製造：進行環氧樹脂之合成、向紙基材中含浸酚樹脂、乾燥而製造預浸體，進而組合該預浸體與銅箔，利用壓力機進行熱壓成形等。除此以外，亦存在如下方法：使聚醯亞胺前驅物溶液於銅箔上乾燥及固化，從而於上述銅箔上形成聚醯亞胺樹脂層。又，亦存在如下方法：對聚醯亞胺等樹脂膜進行電漿處理等表面處理後，視需要經由Ni-Cr等接著層直接形成與銅箔同等厚度之銅層。如上所述，本發明將於樹脂層上形成有銅層者總稱為「覆銅積層板」而加以說明。
以此方式製造之覆銅積層板為了形成目標電路，而藉由抗蝕劑塗佈及曝光步驟來印刷電路，進而經由去除銅層多餘部分之蝕刻處理，但於進行蝕刻而形成電路時，存在該電路無法達到預先形成於表面之掩模圖案之寬度的問題。
上述問題係由利用蝕刻所形成之銅電路自銅層之表面向下、即向樹脂層逐漸擴展地受到蝕刻(產生凹陷(sagging))所致。當產生較大之「凹陷」時，亦存在於樹脂基板附近銅電路短路，而成為不良品之情況。
此種「凹陷」必須極力減小。例如，為防止樹脂基板附近之銅電路之短路，亦考慮延長蝕刻時間，增加蝕刻，而使該「凹陷」減少。
但是，於此情形時，若存在已達到特定寬度之部位，由於該處進一步受到蝕刻，因此電路寬度會相應地變窄，而無法獲得電路設計上作為目標之均勻之線寬度(電路寬度)，尤其是於該部分(細線化之部分)發熱，有時會產生斷線之問題。
於進一步進行電子電路之精細圖案化之過程中，現在仍然更強烈顯現由此種蝕刻不良所導致之問題，於電路形成上成為較大之問題。
本發明人等為改善上述問題，提出於蝕刻面側之銅箔上形成有蝕刻速度較銅慢之金屬或合金層(以下稱為EF層)之銅箔(參照專利文獻1)。此情況下之金屬或合金，為鎳、鈷及該等之合金，且以較銅電路厚度足夠薄之厚度而形成，藉此可在所形成之電路不過窄之情況下進行凹陷較小之蝕刻。
即，於電路設計時，因自成為掩模圖案之抗蝕劑塗佈側、即銅箔之表面浸透蝕刻液，故而於抗蝕劑正下方以特定之沈積量之範圍形成EF層，藉此抑制其附近之銅箔部分之蝕刻，而進行其他銅箔部分之蝕刻，因此「凹陷」減少，帶來可形成更均勻之寬度之電路之效果。自先前技術來看，該結果已有較大進步。
此處，於進一步進行改良之階段出現若干問題。其一，作為電路形成之前期步驟，當於上述EF層上進一步包含鍍銅步驟時，存在對於形成於EF層上之鍍銅層而言無法達到電路形狀之改善效果之問題。另外，於電路形成前，當以軟蝕刻或半蝕刻等使銅層之厚度變薄、或進行表面粗化處理時，存在因EF層已去除而無法改善電路形狀之問題。進而，若為使用未形成EF層之銅箔之積層板、或於樹脂膜上形成銅層之積層板，則存在根本無法獲得電路形狀之改善效果之問題。
專利文獻1：日本特開2002-176242號公報
本發明之課題在於獲得如下電子電路及其形成方法及電子電路形成用覆銅積層板，其於藉由蝕刻覆銅積層板之銅層而進行電路形成時，可防止由蝕刻所導致之凹陷，而形成目標之電路寬度均勻之電路，進而可防止圖案蝕刻時之蝕刻性之提升、短路或電路寬度之不良之發生。
本發明人等獲得如下見解：藉由將形成上述EF層之步驟加入至盡可能接近用於電路形成之蝕刻步驟的步驟(即不會以其後之處理去除所形成之EF層之步驟)中，而調節銅層之厚度方向之蝕刻，有效地形成凹陷較少之電路寬度均勻之電路，藉此解決上述問題。
根據該見解，本發明提供
1)一種電子電路，其特徵在於：其係由形成於樹脂基板之單面或雙面之銅或銅合金層(A)、形成於該(A)層上之一部分或整個面之銅或銅合金層(B)、形成於該(B)層上之一部分或整個面之對銅蝕刻液之蝕刻速度較銅慢之層(C)所構成之積層體；由藉由蝕刻去除上述(A)層、(B)層及(C)層之積層部之一部分至樹脂基板表面而形成之銅電路所構成。
此處，(A)層亦可為預先具備對銅蝕刻液之蝕刻速度較銅慢之層(C')之銅箔，於此情形時，上述積層體亦可為由(A)層、形成於該(A)層上之一部分或整個面之(C')層、上述(B)層、上述(C)層所構成之積層體。
又，本發明提供
2)一種電子電路，其特徵在於：其係由形成於樹脂基板之單面或雙面之銅或銅合金層(A)、形成於該(A)層上之一部分或整個面之對銅蝕刻液之蝕刻速度較銅慢之層(C)所構成之積層體；由藉由蝕刻去除上述(A)層及(C)層之積層部之一部分至樹脂基板表面而形成之銅電路所構成。
於1)及2)中，用於(A)層之銅箔亦可為預先具有相當於(C)層之層之銅箔，但視需要有時亦為了調整(A)層之厚度，而於步驟中藉由蝕刻等去除含有形成於表面之(C)層之處理層(防銹層、耐熱層等)。因於用於電路形成之蝕刻前形成(C)層，故於任一情況均不會改變效果。
又，本發明提供
3)如1)或2)中之電子電路，其中，對上述銅蝕刻液之蝕刻速度較銅慢之層(C)為鎳、鈷、鐵、鉑族元素、金、銀中之任一種金屬、或該等之組合、或者將該等作為主成分之合金。
又，本發明提供
4)如1)至3)中任一項之電子電路，其中，上述層(C)之沈積量為50 μg/dm2 ～3000 μg/dm2 。
又，本發明提供
5)如1)至4)中任一項之電子電路，其中，與銅或銅合金層(A)層之樹脂接觸之面的相反側之面，係經過酸洗處理、軟蝕刻或表面粗化處理之一種以上之處理之面。
6)如1)至5)中任一項之電子電路，其中，與銅或銅合金層(A)層之樹脂接觸之面的相反側之面，係藉由酸洗處理、軟蝕刻或表面粗化處理之一種以上之處理而減厚之面。
又，本發明提供
7)一種電子電路之形成方法，其特徵在於由如下步驟構成：於樹脂基板之單面或雙面形成銅或銅合金層(A)，接著，於該(A)層上之一部分或整個面形成銅或銅合金層(B)，進而，於該(B)層上之一部分或整個面形成對銅蝕刻液之蝕刻速度較銅慢之層(C)而製作覆銅積層板，其次，藉由蝕刻去除該覆銅積層板之由上述(A)層、(B)層及(C)層所構成之積層部之一部分至樹脂基板表面而形成銅電路。
又，本發明提供
8)一種電子電路之形成方法，其特徵在於由如下步驟構成：於樹脂基板之單面或雙面形成銅或銅合金層(A)而製作覆銅積層板，於該覆銅積層板形成通孔，進而於上述(A)層上之一部分或整個面及通孔內形成由銅或銅合金層(B)所構成之鍍覆層後，於該(B)層上之一部分或整個面形成對銅蝕刻液之蝕刻速度較銅慢之層(C)，進而藉由蝕刻去除由上述(A)層、(B)層及(C)層所構成之積層部之一部分至樹脂基板表面而形成銅電路。
又，本發明提供
9)一種電子電路之形成方法，其特徵在於由如下步驟構成：於樹脂基板之單面或雙面形成銅或銅合金層(A)，接著，於該(A)層上之一部分或整個面形成對銅蝕刻液之蝕刻速度較銅慢之層(C)而製作覆銅積層板，其次，藉由蝕刻去除該覆銅積層板之由上述(A)層與(C)層所構成之積層部之一部分至樹脂基板表面而形成銅電路。
又，本發明提供
10)一種電子電路之形成方法，其特徵在於：藉由蝕刻形成於樹脂基板之單面或雙面之銅或銅合金層(A)而調節銅或銅合金層(A)之厚度，於該等厚度經調節之層上形成蝕刻速度較銅慢之層(C)而製作覆銅積層板，其次藉由蝕刻來去除上述(A)層及(C)層之積層部之一部分至樹脂基板表面而形成銅電路。
又，本發明提供
11)如7)至10)中任一項之電子電路之形成方法，其中，於上述樹脂基板之單面或雙面，銅或銅合金層(A)使用預先使銅箔表面具備對銅蝕刻液之蝕刻速度較銅慢之層(C')之銅箔，來作為形成層時使用之銅箔。
又，本發明提供
12)如7)至11)中任一項之電子電路之形成方法，其中，於上述(C)或(C')層上形成有耐熱層及/或防銹層。
又，本發明提供
13)如7)至12)中任一項之電子電路之形成方法，其中，使用鎳、鈷、鐵、鉑族元素、金、銀中之任一種金屬、或該等之組合、或者將該等作為主成分之合金，來作為對上述銅蝕刻液之蝕刻速度較銅慢之層(C)或層(C')。
又，本發明提供
14)如7)至13)中任一項之電子電路之形成方法，其中，將上述層(C)或層(C')之沈積量調節為50 μg/dm2 ～3000 μg/dm2 。
又，本發明提供
15)如7)至14)中任一項之電子電路之形成方法，其中，以酸洗處理、軟蝕刻或表面粗化處理之一種以上對銅或銅合金層(A)層進行處理。
又，本發明提供
16)如7)至15)中任一項之電子電路之形成方法，其中，藉由酸洗處理、軟蝕刻或表面粗化處理之一種以上之處理使銅或銅合金層(A層)減厚。
又，本發明提供
17)一種電子電路形成用覆銅積層板，其於樹脂基板之單面或雙面形成銅或銅合金層(A)而製作覆銅積層板，於該覆銅積層板形成通孔，進而於上述(A)層上之一部分或整個面及通孔內形成由銅或銅合金層(B)所構成之鍍覆層後，於該(B)層上之一部分或整個面形成對銅蝕刻液之蝕刻速度較銅慢之層(C)，進而藉由蝕刻去除由上述(A)層、(B)層及(C)層所構成之積層部之一部分至樹脂基板表面而形成銅電路，其特徵在於：於通孔形成前之樹脂基板之單面或雙面，藉由酸洗或/及軟蝕刻對銅或銅合金層(A)、及由其後形成之銅或銅合金層(B)所構成之鍍覆層(通孔鍍覆層)之至少一者進行減厚處理。
此處，雖以作為覆銅積層板上之電子電路的銅電路之蝕刻為例，但只要以利用蝕刻來獲得更加陡峭之形狀作為目的，即可應用於作為電子電路之一種形態之銅凸塊形成等所有相關技術。
本發明具有如下效果：藉由蝕刻覆銅積層板之銅層而進行電路形成時，可形成目標之電路寬度更均勻之電路。又，具有可防止產生由蝕刻導致之凹陷之效果。
藉此，具有如下顯著之效果：可提供一種能夠防止圖案蝕刻時之蝕刻性之提升、短路或電路寬度之不良之發生的優異之電子電路之形成方法。
本發明係利用蝕刻之電子電路及形成該電路之方法及用於該等之覆銅積層板。
用以達成本申請發明之目的之一種形態，係首先於形成於樹脂基板之銅或銅合金層(A)上形成銅或銅合金層(B)層。即，該銅層(B)係於覆銅積層板上藉由通孔鍍覆等而新形成之銅層。又，其他形態，係藉由軟蝕刻等使(A)層減厚。
此處，上述銅或銅合金層(A)可為直接形成於樹脂基板上之鍍覆層、或由接著之箔所構成之銅或銅合金層之任一者。即，關於上述(A)層，亦可使用如下覆銅積層板：不使用銅箔，而於對聚醯亞胺等樹脂膜進行電漿處理等表面處理之後直接形成銅層之覆銅積層板。該情況與欲接著之箔為不預先具有EF層之箔之情況相同，於此階段中，於表面不具有EF層。(B)層之形成主要係藉由濕式鍍覆法而進行，具有形成銅之新生面之特徵。又，藉由軟蝕刻使(A)層減厚時，同樣亦出現銅之新生面。
進而，於上述(B)層、或藉由軟蝕刻而減厚之(A)層、或使用未預先形成EF層之銅箔之(A)層上，形成對銅蝕刻液之蝕刻速度較銅慢之層(C)層。選擇對銅蝕刻液之蝕刻速度較銅慢之材料作為該(C)層。該材料，宜為鎳、鈷、鐵、鉑族、金、銀中之任一種金屬、或其組合或將該等作為主成分之合金。尤其理想的是鎳、鉑族、金中之任一種金屬、或其組合、或將該等作為主成分之合金。
若以鎳或鎳合金層為例進行具體說明，則在靠近銅箔上之抗蝕劑部分之位置，抗蝕劑側之銅箔之蝕刻速度由於該鎳或鎳合金層而受到抑制，相反地，隨著遠離鎳或鎳合金層，銅之蝕刻以通常之速度進行。
藉此，自銅電路之側面之抗蝕劑側向樹脂基板側大致垂直地進行蝕刻，而形成矩形之銅箔電路。
鎳或鎳合金層等主要抑制凹陷之產生，並形成目標之電路寬度均勻之電路。
於微細電路形成時，較佳為使用蝕刻速度較快、由氯化鐵水溶液所得之蝕刻液。其原因在於，存在電路之微細化導致蝕刻速度下降之問題。由氯化鐵水溶液所得之蝕刻液係防止該問題之有效手段。但是，並不妨礙其他蝕刻液之使用。視需要可更換蝕刻液。
藉此，可將形成於銅電路間之樹脂基板上之間隙調整為與合併上述(A)層及(B)層之銅層的厚度(T)相對應之寬度。例如，可精確地形成具有銅層之厚度(T)之2倍以下、進而1.5倍以下之間隙的電路。另一方面，電路寬度可視用途而任意地設計。
於上述(C)層上，可進一步形成鉻層或鉻酸鹽層及/或矽烷處理等之有機防銹層。於此情形時，有可能產生對圖案蝕刻液之蝕刻速度之差異，但由於藉由適當地選擇其量，同樣可抑制(C)層之表面之氧化，故而可進一步形成穩定之電路寬度之圖案。
又，上述(C)層所含有之鎳、鉑族、金、銀之含量為50 μg/dm2 ～3000 μg/dm2 ，較佳為2250 μg/dm2 以下，更理想的是設為1500 μg/dm2 以下。其係於電路蝕刻時抑制產生凹陷、進行均勻之電路蝕刻所需之量。
若未滿50 μg/dm2 ，則無該效果。較佳為100 μg/dm2 以上，更佳為200 μg/dm2 以上。
再者，若為200 μg/dm2 以上，則亦會產生耐變色性，隨著厚度提升而耐熱(耐變色)性提高，因此可謂越多越好。於此情形時，所謂耐變色性，係指可抑制保管時之變色、焊料構裝(solder mounting)時之熱時變色之功能。
另一方面，於過多之情形時，當由於後期步驟之關係而需要去除C層時，進行軟蝕刻時，去除C層之步驟之負載變大，有時會產生處理殘渣，而成為銅電路之設計上之障礙。因此，必須設為上述範圍。
又，當於本發明之電子電路用壓延銅箔或電解銅箔上設置上述鉻層或鉻酸鹽層時，以金屬鉻換算，將鉻量設為100 μg/dm2 以下。又，於形成上述矽烷處理層之情形時，以矽單體換算，較理想的是設為20 μg/dm2 以下。其係為了抑制產生對圖案蝕刻液之蝕刻速度之差異。但是，適度之量對於防止(C)層之氧化較為有效。
以下揭示具有代表性且適宜之鍍覆條件之例。
(鍍銅)
Cu：90 g/L
H2 SO4 ：80 g/L
Cl：60 ppm
液溫：55～57℃
添加劑：聚二硫二丙烷磺酸鈉(bis-(sodium sulfopropyl disulfide))(RASCHIG公司製SPS)、二苯胺改質物
(鍍鎳)
Ni：10～40 g/L
pH：2.5～3.5
溫度：常溫～60℃
電流密度Dk：2～50 A/dm2
時間：1～4秒
(鍍鈷)
Co：10～40 g/L
pH：2.5～3.5
溫度：常溫～60℃
電流密度Dk：2～50 A/dm2
時間：1～4秒
(鍍鐵)
Fe：20～25 g/L
pH：2.5～3.5
溫度：50～60℃
電流密度Dk：4～10 A/dm2
時間：1～4秒
(鉑族、金、銀之濺鍍條件)
裝置：ULVAC製MNS-6000
真空度：0.2 Pa
電力：DC20～50 W
時間：5～150秒
(鉻酸鹽處理之條件)
(A)浸漬鉻酸鹽處理
K2 Cr2 O7 (Na2 Cr2 O7 或CrO3 )：0.1～5 g/L
pH：2～13
溫度：常溫～60℃
時間：5～30秒
(B)電解鉻酸鹽處理
K2 Cr2 O7 (Na2 Cr2 O7 或CrO3 )：2～10 g/L
NaOH或KOH：10～50 g/L
pH：7～13
浴溫：20～80℃
電流密度Dk：0.05～5 A/dm2
時間：5～30秒
陽極：Pt-Ti板、鉛板等
(矽烷處理之條件)
自如下各系列之矽烷中進行選擇。用水將溶解於乙醇之矽烷稀釋至特定之濃度，塗佈於銅箔表面。
濃度：0.01 wt%～2 wt%
種類：烯烴系矽烷、環氧系矽烷、丙烯酸系矽烷、胺系矽烷、巰基系矽烷
(鎳等之沈積量分析方法)
為了分析鎳處理面，而利用FR-4樹脂壓製並遮蓋相反面。利用濃度30%之硝酸使該樣品溶解，至表面處理覆膜溶化，將燒杯中之溶解液稀釋至10倍，藉由原子吸光分析進行鎳之定量分析。
(鉻之沈積量分析方法)
為了分析處理面，而利用FR-4樹脂壓製並遮蓋相反面。利用濃度10%之鹽酸將該樣品煮沸3分鐘，使處理層溶解，藉由原子吸光分析對該溶液進行鋅、鉻之定量分析。
如上所述，於(C)層上形成電路形成用抗蝕劑圖案，進而使用由氯化銅溶液或氯化鐵溶液所構成之蝕刻液，去除附有上述抗蝕劑圖案之部分以外的樹脂基板上之上述(A)層、(B)層及(C)層之積層部的多餘部分，至樹脂基板表面。其次進行抗蝕劑去除，若需要，則進一步藉由軟蝕刻去除殘留部分之(C)層。由於自該抗蝕劑圖案之形成中去除多餘之銅箔係通常進行之方法，故無需較多地說明而加以省略。
根據本發明，例如可形成具有合併(A)層及(B)層之銅層的厚度(T)之2倍以下、進而1.5倍以下之間隙的電路。
以上係可藉由上述說明之(A)層、(B)層、(C)層之組合而實現者，為優異之本申請發明之特徵之一。
若揭示更適宜之實施條件，則較理想的是於鍍覆或黏貼而形成上述(A)層之後，於(B)層形成之前，預先藉由蝕刻等去除作為銅箔之A層之露出面上的為保護該銅箔所施加之層。其係為了良好地進行後續之鍍覆之沈積。
於使用銅箔作為形成於樹脂基板上之銅或銅合金層之情形時，同樣亦可應用於電解銅箔之粗化面(M面)或光澤面(S面)，但進行蝕刻之面通常係使用光澤面側。於使用壓延銅箔之情形時，亦可使用高純度壓延銅箔或提高強度之壓延合金銅箔。本案發明包含全部該等銅箔。
(蝕刻因數之測定條件)
蝕刻因數係表示：逐漸擴展地蝕刻之情形(產生凹陷之情形)時，假設電路被垂直地蝕刻，將自銅箔上表面起之垂線與樹脂基板之交點設為P點，將自該P點起之凹陷之長度之距離設為a時，該a與銅箔之厚度b之比：b/a。該數值越大，表示傾斜角變得越大，未殘留蝕刻殘渣，凹陷變小。
蝕刻因數(EF)之計算方法之概略示於圖1。如圖1所示，設定EF=b/a而加以計算。藉由使用該蝕刻因數，可簡單地判定蝕刻性之好壞。
實施例
其次，對本發明之實施例及比較例進行說明。再者，本實施例係為了便於理解之例，並不限於下述之例。即，本發明係在記載於本說明書之技術思想之範圍內，包含全部下述所示之實施例以外之態樣或變形者。
又，於該等例中，鍍銅液、條件係使用申請人於日本特開2004-107786中揭示之液、條件，但亦可為此外之鍍銅液、條件。
(實施例1)
使用箔厚18 μm之電解銅箔。將該電解銅箔接著於聚醯亞胺樹脂基板上作為覆銅積層板。其次，於該覆銅積層板上形成20 μm之鍍銅層。鍍銅係設為上述條件。其結果，樹脂基板上之電解銅箔及鍍銅層之總厚度達到38 μm。
其次，於該鍍銅層上，以上述金濺鍍條件形成沈積量為400 μg/dm2 之金濺鍍層，以上述鉻酸鹽條件形成鉻酸鹽層。
於形成有該金濺鍍層之覆銅積層板上，藉由抗蝕劑塗佈及曝光步驟而印刷10條電路，進而實施去除銅箔之多餘部分之蝕刻處理。
(蝕刻條件)
氯化鐵水溶液：(37 wt%、波美度：40°)
液溫：50℃
噴壓：0.15 MPa
(電路形成條件)
電路間距：為30 μm間距、100 μm間距2種，根據銅箔之厚度而變更。於本實施例1之情形時，因使用18 μm厚之銅箔，故銅層之厚度合計為38 μm。對此，以如下條件形成電路。
(100 μm間距電路形成)
抗蝕劑L(線)/S(間隙)=73 μm/27 μm，完成電路頂部(上部)寬度：15 μm，蝕刻時間：210秒左右
(蝕刻因數之觀察)
利用FIB-SIM(聚焦離子束掃描式離子顯微鏡)觀察電路之傾斜角。傾斜角為63°以上可謂良好之結果，於本實施例1中為79°，係良好之結果。蝕刻因數(EF)達到5，該結果亦良好。
形成於銅電路間之樹脂基板上的間隙之最接近之寬度為合併(A)層及(B)層之銅層的厚度之1.8倍。軟蝕刻性良好，亦未產生處理殘渣。
(實施例2)
本實施例2中，使用厚度12 μm之壓延銅箔，將該壓延銅箔接著於聚醯亞胺樹脂基板作為覆銅積層板。其次，對該覆銅積層板進行軟蝕刻，去除銅層之一部分。藉此，銅之厚度成為5 μm。
(軟蝕刻條件)
硫酸-過氧化氫混合溶液(硫酸165 g/L、過氧化氫水21 g/L)，35℃，進行浸漬、攪拌，實施銅層之減厚處理。
於該覆銅積層板上，以上述鉑濺鍍條件形成鉑沈積量為75 μg/dm2 之鍍鉑層。
其次，藉由抗蝕劑塗佈及曝光步驟印刷10條電路，進而實施去除銅箔之多餘部分之蝕刻處理。形成於銅電路間之樹脂基板上的間隙之最接近之寬度為銅層之厚度的3.6倍。
關於電路形成條件，係設為：30 μm間距電路、抗蝕劑L/S=25 μm/5 μm、完成電路頂部(上部)寬度：10 μm、蝕刻時間：76秒左右。
利用FIB-SIM觀察電路之傾斜角。傾斜角為63°以上可謂良好之結果，於本實施例2中為80°，係良好之結果。蝕刻因數(EF)達到5.5，該結果亦良好。
以上述條件進行蝕刻而形成電路，進而去除樹脂後進行軟蝕刻。
10條電路之評價結果，處理殘渣較少，軟蝕刻性亦良好(○)。
(實施例3)
本實施例中，於樹脂基板(聚醯亞胺系樹脂)上接著預先形成有Ni沈積量為700 μg/dm2 之鍍Ni層之12 μm壓延銅合金(Cu-0.2 wt%Cr-0.1 wt%Zr)箔，而製作覆銅積層板。於該覆銅積層板上形成通孔後，進而鍍覆無電鍍與電鍍共計26 μm之銅。銅合金與銅鍍覆層之總厚度達到38 μm。
於形成有該鍍銅層之覆銅積層板上，以上述Pd濺鍍條件形成Pd沈積量為700 μg/dm2 之Pd濺鍍層。其次，於其上藉由抗蝕劑塗佈及曝光步驟印刷10條電路，進而實施去除銅箔之多餘部分之蝕刻處理。
形成於銅電路間之樹脂基板上的間隙之最接近之寬度為銅層之厚度的1.9倍。10條電路之評價結果，處理殘渣較少，軟蝕刻性亦良好(○)。
關於電路形成條件，係設為：100 μm間距電路、抗蝕劑L/S=73 μm/27 μm、完成電路頂部(上部)寬度：15 μm、蝕刻時間：210秒左右。
利用FIB-SIM觀察電路之傾斜角。傾斜角為63°以上可謂良好之結果，於本實施例3中為81°，係良好之結果。蝕刻因數(EF)達到6.5，該結果亦良好。
(實施例4)
本實施例中，於樹脂基板(聚醯亞胺系樹脂)上接著預先形成有Ni沈積量為700 μg/dm2 之鍍Ni層之12 μm壓延銅合金(Cu-0.2 wt%Cr-0.1 wt%Zr)箔，而製作覆銅積層板。於該覆銅積層板上形成通孔後，進而鍍覆無電鍍與電鍍共計26 μm之銅。銅合金與銅鍍覆層之總厚度為38 μm。
於形成有該鍍銅層之覆銅積層板上，以上述Pt-Pd濺鍍條件形成Pt-Pd沈積量為800 μg/dm2 之Pt-Pd濺鍍層。其次，於其上藉由抗蝕劑塗佈及曝光步驟印刷10條電路，進而實施去除銅箔之多餘部分之蝕刻處理。10條電路之評價結果，處理殘渣較少，軟蝕刻性亦良好(○)。
形成於銅電路間之樹脂基板上的間隙之最接近之寬度為銅層之厚度的1.9倍。
關於電路形成條件，係設為：100 μm間距電路、抗蝕劑L/S=73 μm/27 μm、完成電路頂部(上部)寬度：15 μm、蝕刻時間：210秒左右。
利用FIB-SIM觀察電路之傾斜角。傾斜角為63°以上可謂良好之結果，於本實施例4中為82°，係良好之結果。
蝕刻因數(EF)達到6.8，該結果亦良好。
(實施例5)
本實施例中，製作如下之銅樹脂積層板：對樹脂基板(聚醯亞胺系樹脂)預先進行電漿處理後，藉由濺鍍而形成連結塗佈(tie coat)(Ni-20 wt%Cr)層及金屬晶種層，其次藉由電鍍而形成8 μm之銅層。其次，於該銅樹脂積層板上形成30 μm之鍍銅層。藉此銅層總厚度達到38 μm。
進而，於該銅層上以上述鍍鎳條件形成沈積量為1200 μg/dm2 之鍍鎳層。
其次，於其上藉由抗蝕劑塗佈及曝光步驟印刷10條電路，進而實施去除銅箔之多餘部分之蝕刻處理。形成於銅電路間之樹脂基板上的間隙之最接近之寬度為銅層之厚度的1.7倍。
關於電路形成條件，係設為：100 μm間距電路、抗蝕劑L/S=73 μm/27 μm、完成電路頂部(上部)寬度：15 μm、蝕刻時間：210秒左右。
利用FIB-SIM觀察電路之傾斜角。傾斜角為63°以上可謂良好之結果，於本實施例5中為76°，係良好之結果。
10條電路之評價結果，處理殘渣較少，軟蝕刻性亦良好(○)。蝕刻因數(EF)達到4，該結果亦良好。
(實施例6)
本實施例中，製作如下之銅樹脂積層板：對樹脂基板(聚醯亞胺系樹脂)預先進行電漿處理後，藉由濺鍍而形成連結塗佈(Ni-20 wt%Cr)層及金屬晶種層，其次藉由電鍍而形成8 μm之銅層。其次，於該銅樹脂積層板上形成30 μm之鍍銅層。藉此銅層總厚度達到38 μm。
進而，於該銅層上以上述鎳-鈷鍍覆條件形成沈積量為1800 μg/dm2 之鎳-鈷鍍覆層。
其次，於其上藉由抗蝕劑塗佈及曝光步驟印刷10條電路，進而實施去除銅箔之多餘部分之蝕刻處理。形成於銅電路間之樹脂基板上的間隙之最接近之寬度為銅層之厚度的1.7倍。
關於電路形成條件，係設為：100 μm間距電路、抗蝕劑L/S=73 μm/27 μm、完成電路頂部(上部)寬度：15 μm、蝕刻時間：210秒左右。
利用FIB-SIM觀察電路之傾斜角。傾斜角為63°以上可謂良好之結果，於本實施例6中為76°，係良好之結果。
10條電路之評價結果，處理殘渣較少，軟蝕刻性亦良好(○)。蝕刻因數(EF)達到4，該結果亦良好。
(實施例7)
本實施例中，製作如下之銅樹脂積層板：對樹脂基板(聚醯亞胺系樹脂)預先進行電漿處理後，藉由濺鍍而形成連結塗佈(Ni-20 wt%Cr)層及金屬晶種層，其次藉由電鍍而形成8 μm之銅層。其次，於該銅樹脂積層板上形成30 μm之鍍銅層。藉此銅層總厚度達到38 μm。
進而，於該銅層上以上述鍍鎳條件形成沈積量為2500 μg/dm2 之鍍鎳層。
其次，於其上藉由抗蝕劑塗佈及曝光步驟印刷10條電路，進而實施去除銅箔之多餘部分之蝕刻處理。形成於銅電路間之樹脂基板上的間隙之最接近之寬度為銅層之厚度的1.8倍。
關於電路形成條件，係設為：100 μm間距電路、抗蝕劑L/S=73 μm/27 μm、完成電路頂部(上部)寬度：15 μm、蝕刻時間：210秒左右。
利用FIB-SIM觀察電路之傾斜角。傾斜角為63°以上可謂良好之結果，於本實施例7中為77°，係良好之結果。
10條電路之評價結果，處理殘渣較少，軟蝕刻性亦良好(○)。蝕刻因數(EF)達到4.5，該結果亦良好。
(比較例1)
使用箔厚18 μm之電解銅箔，接著於樹脂基板上。其次，於該覆銅積層板上形成20 μm之鍍銅層。鍍銅條件係設為上述鍍銅條件。其結果為樹脂基板上之電解銅箔及鍍銅層之總厚度達到38 μm。
其次，於其上藉由對抗蝕劑塗佈及曝光步驟印刷10條電路，進而實施銅箔之多餘部分之蝕刻處理。形成於銅電路間之樹脂基板上的間隙之最接近之寬度為銅層之厚度的0.7倍。
關於電路形成條件，係設為：100 μm間距電路、抗蝕劑L/S=73 μm/27 μm、完成電路頂部(上部)寬度：15 μm、蝕刻時間：210秒左右。
利用FIB-SIM觀察電路之傾斜角。傾斜角為63°以上可謂良好之結果，於本比較例1中為52°，觀察到電路之凹陷而成為不良。
以上10條電路之評價結果，雖處理殘渣較少，軟蝕刻性亦良好，但蝕刻因數(EF)達到1.3，為不良。
(比較例2)
使用箔厚12 μm之壓延銅箔，接著於樹脂基板上。其次，蝕刻該覆銅積層板，去除銅層之一部分。藉此銅之厚度成為5 μm。
於該覆銅積層板上，以上述鍍Ni條件形成沈積量為25 μg/dm2 之鍍Ni層。
其次，藉由抗蝕劑塗佈及曝光步驟印刷10條電路，進而實施去除銅箔之多餘部分之蝕刻處理。形成於銅電路間之樹脂基板上的間隙之最接近之寬度為銅層之厚度的2.6倍。
關於電路形成條件，係設為：30 μm間距電路、抗蝕劑L/S=25 μm/5 μm、完成電路頂部(上部)寬度：10 μm、蝕刻時間：76秒左右。
利用FIB-SIM觀察電路之傾斜角。傾斜角為63°以上可謂良好之結果，於本比較例2中為54°，觀察到電路之凹陷而成為不良。
以上10條電路之評價結果，雖處理殘渣較少，軟蝕刻性亦良好，但蝕刻因數(EF)達到1.4，為不良。
(比較例3)
本比較例3中，製作如下之銅樹脂積層板：對樹脂基板(聚醯亞胺系樹脂)預先進行電漿處理後，藉由濺鍍而形成連結塗佈(Ni-20wt%Cr)層及金屬晶種層，其次藉由電鍍而形成8 μm之銅層。
其次，於該銅樹脂積層板上形成30 μm之鍍銅層。藉此銅層總厚度達到38 μm。
其次，於其上藉由抗蝕劑塗佈及曝光步驟印刷10條電路，進而實施去除銅箔之多餘部分之蝕刻處理。形成於銅電路間之樹脂基板上的間隙之最接近之寬度為銅層之厚度的0.7倍。
關於電路形成條件，係設為：100 μm間距電路、抗蝕劑L/S=73 μm/27 μm、完成電路頂部(上部)寬度：15 μm、蝕刻時間：210秒左右。
利用FIB-SIM觀察電路之傾斜角。傾斜角為63°以上可謂良好之結果，於本比較例3中為52°，產生凹陷而成為不良。
以上10條電路之評價結果，雖處理殘渣較少，軟蝕刻性亦良好，但蝕刻因數(EF)達到1.3，為不良。
(比較例4)
本比較例4中，製作如下之銅樹脂積層板：對樹脂基板(聚醯亞胺系樹脂)預先進行電漿處理後，藉由濺鍍而形成連結塗佈(Ni-20 wt%Cr)層及金屬晶種層，其次藉由電鍍而形成8 μm之銅層。
其次，於該銅樹脂積層板上形成30 μm之鍍銅層。藉此總銅層之厚度達到38 μm。
進而，於該銅層上以上述鍍鎳條件形成沈積量為3200 μg/dm2 之鍍鎳層。
其次，於其上藉由抗蝕劑塗佈及曝光步驟印刷10條電路，進而實施去除銅箔之多餘部分之蝕刻處理。形成於銅電路間之樹脂基板上的間隙之最接近之寬度為銅層之厚度的1.8倍。
關於電路形成條件，係設為：100 μm間距電路、抗蝕劑L/S=73 μm/27 μm、完成電路頂部(上部)寬度：15 μm、蝕刻時間：210秒左右。
利用FIB-SIM觀察電路之傾斜角。傾斜角為63°以上可謂良好之結果，於本比較例4中為78°。又，蝕刻因數(EF)達到4.6，為良好。但是，若利用軟蝕刻去除鎳層，則產生處理殘渣。
[產業上之可利用性]
本發明具有如下效果：於覆銅積層板，藉由銅箔之蝕刻進行電路形成之一系列步驟中，加入較薄地形成蝕刻速度較銅慢之層之步驟，藉此可形成目標之電路寬度更均一之電路；亦具有如下效果：無蝕刻所致之處理殘渣，防止凹陷之產生，且可縮短利用蝕刻形成電路之時間。藉此，由於可防止圖案蝕刻時之蝕刻性之提升、短路或電路寬度之不良之發生，因此可用作覆銅積層板(剛性及撓性用)，且可用於印刷基板之電子電路之形成。
P．．．假設垂直地蝕刻電路時之自銅箔上表面起之垂線與樹脂基板之交點
a．．．自P點起之凹陷之長度之距離
b．．．銅箔之厚度
圖1係蝕刻因數(EF)之計算方法之概略說明圖。
P．．．假設垂直地蝕刻電路時之自銅箔上表面引出之垂線與樹脂基板之交點
a．．．自P點起之凹陷之長度之距離
b．．．銅箔之厚度

Claims (20)

  1. 一種電子電路，其特徵在於：其係由形成於樹脂基板之單面或雙面之銅或銅合金層(A)、形成於該(A)層上之一部分或整個面之銅或銅合金層(B)、形成於該(B)層上之一部分或整個面之對銅蝕刻液之蝕刻速度較銅慢之層(C)所構成之積層體；由藉由蝕刻去除該(A)層、(B)層及(C)層之積層部之一部分至樹脂基板表面而形成之銅電路所構成。
  2. 一種電子電路，其特徵在於：其係由形成於樹脂基板之單面或雙面之銅或銅合金層(A)、形成於該(A)層上之一部分或整個面之對銅蝕刻液之蝕刻速度較銅慢之層(C)所構成之積層體；由藉由蝕刻去除該(A)層及(C)層之積層部之一部分至樹脂基板表面而形成之銅電路所構成。
  3. 如申請專利範圍第1或2項之電子電路，其中，對該銅蝕刻液之蝕刻速度較銅慢之層(C)為鎳、鈷、鐵、鉑族元素、金、銀中之任一種金屬、或該等之組合、或者將該等作為主成分之合金。
  4. 如申請專利範圍第1或2項之電子電路，其中，該層(C)之沈積量為50μg/dm2 ~3000μg/dm2 。
  5. 如申請專利範圍第1或2項之電子電路，其中，與銅或銅合金層(A)層之樹脂接觸之面的相反側之面，係經過酸洗處理、軟蝕刻或表面粗化處理之一種以上之處理之面。
  6. 如申請專利範圍第1或2項之電子電路，其中，與銅 或銅合金層(A)層之樹脂接觸之面的相反側之面，係藉由酸洗處理、軟蝕刻或表面粗化處理之一種以上之處理而減厚之面。
  7. 一種電子電路之形成方法，其特徵在於由如下步驟構成：於樹脂基板之單面或雙面形成銅或銅合金層(A)，接著，於該(A)層上之一部分或整個面形成銅或銅合金層(B)，進而，於該(B)層上之一部分或整個面形成對銅蝕刻液之蝕刻速度較銅慢之層(C)而製作覆銅積層板，其次，藉由蝕刻去除該覆銅積層板之由該(A)層、(B)層及(C)層所構成之積層部之一部分至樹脂基板表面而形成銅電路。
  8. 一種電子電路之形成方法，其特徵在於由如下步驟構成：於樹脂基板之單面或雙面形成銅或銅合金層(A)而製作覆銅積層板，於該覆銅積層板形成通孔，進而於該(A)層上之一部分或整個面及通孔內形成由銅或銅合金層(B)所構成之鍍覆層後，於該(B)層上之一部分或整個面形成對銅蝕刻液之蝕刻速度較銅慢之層(C)，進而藉由蝕刻去除由該(A)層、(B)層及(C)層所構成之積層部之一部分至樹脂基板表面而形成銅電路。
  9. 一種電子電路之形成方法，其特徵在於由如下步驟構成：於樹脂基板之單面或雙面形成銅或銅合金層(A)，接著，於該(A)層上之一部分或整個面形成對銅蝕刻液之蝕刻 速度較銅慢之層(C)而製作覆銅積層板，其次，藉由蝕刻去除該覆銅積層板之由該(A)層與(C)層所構成之積層部之一部分至樹脂基板表面而形成銅電路。
  10. 一種電子電路之形成方法，其特徵在於：藉由蝕刻形成於樹脂基板之單面或雙面之銅或銅合金層(A)而調節銅或銅合金層(A)之厚度，於該等厚度經調節之層上形成蝕刻速度較銅慢之層(C)而製作覆銅積層板，其次藉由蝕刻來去除該(A)層及(C)層之積層部之一部分至樹脂基板表面而形成銅電路。
  11. 如申請專利範圍第7至10項中任一項之電子電路之形成方法，其中，於該樹脂基板之單面或雙面，銅或銅合金層(A)係使用預先於銅箔表面具備對銅蝕刻液之蝕刻速度較銅慢之層(C')之銅箔，來作為形成層時使用之銅箔。
  12. 如申請專利範圍第7至10項中任一項之電子電路之形成方法，其中，於該(C)或(C')層上形成有耐熱層及/或防銹層。
  13. 如申請專利範圍第11項之電子電路之形成方法，其中，於該(C)或(C')層上形成有耐熱層及/或防銹層。
  14. 如申請專利範圍第7至10項中任一項之電子電路之形成方法，其中，使用鎳、鈷、鐵、鉑族元素、金、銀中之任一種金屬、或該等之組合、或者將該等作為主成分之合金，來作為對該銅蝕刻液之蝕刻速度較銅慢之層(C)或層(C')。
  15. 如申請專利範圍第11項之電子電路之形成方法，其 中，使用鎳、鈷、鐵、鉑族元素、金、銀中之任一種金屬、或該等之組合、或者將該等作為主成分之合金，來作為對該銅蝕刻液之蝕刻速度較銅慢之層(C)或層(C')。
  16. 如申請專利範圍第7至10項中任一項之電子電路之形成方法，其中，將該層(C)或層(C')之沈積量調節為50μg/dm2 ~3000μg/dm2 。
  17. 如申請專利範圍第11項之電子電路之形成方法，其中，將該層(C)或層(C')之沈積量調節為50μg/dm2 ~3000μg/dm2 。
  18. 如申請專利範圍第7至10項中任一項之電子電路之形成方法，其中，以酸洗處理、軟蝕刻或表面粗化處理之一種以上對銅或銅合金層(A)層進行處理。
  19. 如申請專利範圍第7至10項中任一項之電子電路之形成方法，其中，藉由酸洗處理、軟蝕刻或表面粗化處理之一種以上之處理使銅或銅合金層(A層)減厚。
  20. 一種電子電路形成用覆銅積層板，其於樹脂基板之單面或雙面形成銅或銅合金層(A)而製作覆銅積層板，於該覆銅積層板形成通孔，進而於該(A)層上之一部分或整個面及通孔內形成由銅或銅合金層(B)所構成之鍍覆層後，於該(B)層上之一部分或整個面形成對銅蝕刻液之蝕刻速度較銅慢之層(C)，進而藉由蝕刻去除由該(A)層、(B)層及(C)層所構成之積層部之一部分至樹脂基板表面而形成銅電路，其特徵在於：於通孔形成前之樹脂基板之單面或雙面，藉由酸洗或 /及軟蝕刻，對銅或銅合金層(A)、及由其後形成之銅或銅合金層(B)所構成之鍍覆層(通孔鍍覆層)之至少一者進行減厚處理。
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