TWI471898B - 半導體製程、半導體結構及其封裝構造 - Google Patents

Description

半導體製程、半導體結構及其封裝構造

　　本發明係有關於一種半導體製程，特別係有關於一種具有鈕扣狀凸塊之半導體製程。

　　習知半導體封裝結構係具有基板、晶片及銲料，其中習知半導體封裝結構係藉由銲料使晶片之凸塊與基板之連接墊電性接合，然而由於目前之電子產品體積越來越小，因此晶片上之凸塊間距也越來越小，於此情形下，銲料在回焊時容易溢流至鄰近凸塊而產生短路之情形，影響產品之良率。

　　本發明之主要目的係在於提供一種半導體製程，其包含下列步驟：提供一載體，該載體係具有一表面及一形成於該表面之金屬層，該金屬層係具有複數個基底區及複數個位於基底區外側之外側區；形成一第一光阻層於該金屬層，該第一光阻層係具有複數個第一開口；形成複數個承載部於該些第一開口；移除該第一光阻層以顯露出該些承載部，各該承載部係具有一承載面，各該承載面係具有一第一區及一第二區；形成一第二光阻層於該金屬層，且該第二光阻層係覆蓋該些承載部，該第二光阻層係具有複數個第二開口且該些第二開口係顯露該些承載面之該些第一區；形成複數個接合部於該些第二開口，且該些接合部係覆蓋該些承載面之該些第一區，以使各該接合部連接各該承載部且形成一鈕扣狀凸塊(snap bump)；移除該第二光阻層以顯露出該些鈕扣狀凸塊；移除該金屬層的外側區，以使該金屬層之該些基底區形成複數個凸塊下金屬層。由於該些鈕扣狀凸塊係具有該些承載部及些接合部，因此與基板結合時，基板上之銲料可承載及限位於該些承載部上，防止銲料溢流至鄰近鈕扣狀凸塊而導致電性失效之情形。

請參閱第1及2A至2H圖，其係本發明之一較佳實施例，一種半導體製程係包含下列步驟：首先，請參閱第1及2A圖，提供一載體110，該載體110係具有一表面111及一形成於該表面111之金屬層A，該金屬層A係具有複數個基底區A1及複數個位於基底區A1外側之外側區A2；接著，請參閱第1及2B圖，形成一第一光阻層P1於該金屬層A，該第一光阻層P1係具有複數個第一開口O1；之後，請參閱第1及2C圖，形成複數個承載部121於該些第一開口O1，該些承載部121之材質係可選自於金、鎳或銅等；接著，請參閱第1及2D圖，移除該第一光阻層P1以顯露出該些承載部121，各該承載部121係具有一承載面121a，各該承載面121a係具有一第一區121b及一第二區121c；之後，請參閱第1及2E圖，形成一第二光阻層P2於該金屬層A，且該第二光阻層P2係覆蓋該些承載部121，該第二光阻層P2係具有複數個第二開口02且該些第二開口02係顯露該些承載面121a之該些第一區121b；接著，請參閱第1及2F圖，形成複數個接合部122於該些第二開口02，且該些接合部122係覆蓋該些承載面121a之該些第一區121b，以使各該接合部122連接各該承載部121且形成一 鈕扣狀凸塊(snap bump)120，該些接合部122之材質係可選自於金、鎳或銅等，其中該些承載部121及該些接合部122之材質係可相同或不相同；之後，請參閱第1及2G圖，移除該第二光阻層P2以顯露出該些鈕扣狀凸塊120，在本實施例中，各該承載部121係具有一第一厚度H1，各該接合部122係具有一第二厚度H2，該第二厚度H2係大於該第一厚度H1；最後，請參閱第1及2H圖，移除該金屬層A的外側區A2，以使該金屬層A之該些基底區A1形成複數個凸塊下金屬層112以形成一半導體結構100，該些凸塊下金屬層112之材質係可選自於鈦/銅、鈦鎢/銅或鈦鎢/金等。

請再參閱第2H圖，其係為本發明第一實施例之一種半導體結構100，該半導體結構100係至少包含有一載體110以及複數個鈕扣狀凸塊(snap bump)120，該載體110係具有一表面111及複數個形成於該表面111之凸塊下金屬層112，該些鈕扣狀凸塊120係形成於該些凸塊下金屬層112上，各該鈕扣狀凸塊120係具有一承載部121及一連接該承載部121之接合部122，各該承載部121係具有一承載面121a，各該承載面121a係具有一第一區121b及一第二區121c，各該接合部122係覆蓋各該承載面121a之該第一區121b。由於該些鈕扣狀凸塊120係具有該些承載部121及些接合部122，因此與基板結合時，基板上之銲料可承載及限位於該些承載部121上，防止銲料溢流至鄰近鈕扣狀凸塊120而導致電性失效之情形。

另，請參閱第3圖，其係為本發明第二實施例之一種半導體結構100，該半導體結構100係至少包含有一載體110以及複數個鈕扣狀凸塊(snap bump)120，第二實施例與第一實施例不同處在於各該承載部121係包含有一第一承載層121'及一第二承載層121''，其係在形成複數個承載部121於該些第一開口O1之步驟中，先形成各該第一承載層121'，之後在各該第一承載層121'上形成各該第二承載層121''，在本實施例中，各該第二承載層121''係具有各該承載面121a。
　　接著，請參閱第4圖，其係為本發明第三實施例之一種半導體結構100，該半導體結構100係至少包含有一載體110、複數個鈕扣狀凸塊120以及一鍍金層130，其中第三實施例與第一實施例不同處在於該半導體結構100係包含有該鍍金層130，該鍍金層130係包覆各該鈕扣狀凸塊120，且在本實施例中，各該凸塊下金屬層112係具有一環壁112a，該鍍金層130係亦包覆該些環壁112a以防止該些鈕扣狀凸塊120及該些凸塊下金屬層112氧化或受潮。
　　此外，請參閱第5圖，其係應用本發明第一實施例所形成之一種半導體封裝結構200，其包含有一半導體結構100以及一基板210，該半導體結構100係包含一載體110以及複數個鈕扣狀凸塊120，該載體110係具有一表面111及複數個形成於該表面111之凸塊下金屬層112，該些鈕扣狀凸塊120係形成於該些凸塊下金屬層112上，各該鈕扣狀凸塊120係具有一承載部121及一連接該承載部121之接合部122，各該承載部121係具有一承載面121a，各該承載面121a係具有一第一區121b及一第二區121c，各該接合部122係覆蓋各該承載面121a之該第一區121b，該基板210係具有複數個連接元件211、複數個銲料212及複數個金屬環213，各該連接元件211係具有一外側壁211a，各該銲料212係形成於各該連接元件211上，各該金屬環213係包覆各該外側壁211a，該些金屬環213之材質係為金，該些連接元件211係結合於該些鈕扣狀凸塊120之該些接合部122，該些銲料212係包覆該些接合部122且該些銲料212係連接該些承載部121及該些連接元件211，在本實施例中，該些銲料212係承載且限位於該些承載面121a之該些第二區121c。
　　本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。

10‧‧‧提供一載體，該載體係具有一表面及一形成於該表面之金屬層

11‧‧‧形成一第一光阻層於該金屬層

12‧‧‧形成複數個承載部

13‧‧‧移除該第一光阻層以顯露出該些承載部

14‧‧‧形成一第二光阻層於該金屬層

15‧‧‧形成複數個接合部

16‧‧‧移除該第二光阻層

17‧‧‧移除該金屬層的外側區

100‧‧‧半導體結構

110‧‧‧載體

111‧‧‧表面

112‧‧‧凸塊下金屬層

112a‧‧‧環壁

120‧‧‧鈕扣狀凸塊

121‧‧‧承載部

121’‧‧‧第一承載層

121”‧‧‧第二承載層

121a‧‧‧承載面

121b‧‧‧第一區

121c‧‧‧第二區

122‧‧‧接合部

130‧‧‧鍍金層

200‧‧‧半導體封裝結構

210‧‧‧基板

211‧‧‧連接元件

211a‧‧‧外側壁

212‧‧‧銲料

213‧‧‧金屬環

A‧‧‧金屬層

A1‧‧‧基底區

A2‧‧‧外側區

H1‧‧‧第一厚度

H2‧‧‧第二厚度

O1‧‧‧第一開口

O2‧‧‧第二開口

P1‧‧‧第一光阻層

P2‧‧‧第二光阻層

第1圖：依據本發明之第一較佳實施例，一種半導體製程之流程圖。
第2A至2H圖：依據本發明之第一較佳實施例，該半導體製程之截面示意圖。
第3圖：依據本發明之第二較佳實施例，另一種半導體結構之截面示意圖。
第4圖：依據本發明之第三較佳實施例，另一種半導體結構之截面示意圖。
第5圖：依據本發明之第一較佳實施例，一種半導體封裝結構之截面示意圖。

100．．．半導體結構

110．．．載體

111．．．表面

112．．．凸塊下金屬層

120．．．鈕扣狀凸塊

121．．．承載部

121a．．．承載面

121b．．．第一區

121c．．．第二區

122．．．接合部

Claims (20)

1. 一種半導體製程，其至少包含下列步驟：提供一載體，該載體係具有一表面及一形成於該表面之金屬層，該金屬層係具有複數個基底區及複數個位於基底區外側之外側區；形成一第一光阻層於該金屬層，該第一光阻層係具有複數個第一開口；形成複數個承載部於該些第一開口；移除該第一光阻層以顯露出該些承載部，各該承載部係具有一承載面，各該承載面係具有一第一區及一第二區；形成一第二光阻層於該金屬層，且該第二光阻層係覆蓋該些承載部，該第二光阻層係具有複數個第二開口且該些第二開口係顯露該些承載面之該些第一區；形成複數個接合部於該些第二開口，且該些接合部係覆蓋該些承載面之該些第一區，以使各該接合部連接各該承載部且形成一鈕扣狀凸塊(snap bump)；移除該第二光阻層以顯露出該些鈕扣狀凸塊；以及移除該金屬層的外側區，以使該金屬層之該些基底區形成複數個凸塊下金屬層。
2. 如申請專利範圍第1項所述之半導體製程，其中各該承載部係具有一第一厚度，各該接合部係具有一第二厚度，該第二厚度係大於該第一厚度。
3. 如申請專利範圍第1項所述之半導體製程，其中各該承載部係包含有一第一承載層及一第二承載層。
4. 如申請專利範圍第1項所述之半導體製程，其中該些承載 部之材質係可選自於金、鎳或銅等。
5. 如申請專利範圍第1項所述之半導體製程，其中該些接合部之材質係可選自於金、鎳或銅等。
6. 如申請專利範圍第1項所述之半導體製程，其中該些凸塊下金屬層之材質係可選自於鈦/銅、鈦鎢/銅或鈦鎢/金等。
7. 一種半導體結構，其至少包含：一載體，其係具有一表面及複數個形成於該表面之凸塊下金屬層；以及複數個鈕扣狀凸塊(snap bump)，其係形成於該些凸塊下金屬層上，各該鈕扣狀凸塊係具有一承載部及一連接該承載部之接合部，該承載部係具有一第一厚度，該接合部係具有一第二厚度，該第二厚度係大於該第一厚度，各該承載部係具有一承載面，各該承載面係具有一第一區及一第二區，各該接合部係覆蓋各該承載面之該第一區。
8. 如申請專利範圍第7項所述之半導體結構，其另包含有一鍍金層，該鍍金層係包覆各該鈕扣狀凸塊。
9. 如申請專利範圍第8項所述之半導體結構，其中各該凸塊下金屬層係具有一環壁，該鍍金層係包覆該些環壁。
10. 如申請專利範圍第7項所述之半導體結構，其中各該承載部係包含有一第一承載層及一第二承載層。
11. 如申請專利範圍第7項所述之半導體結構，其中該些承載部之材質係可選自於金、鎳或銅等。
12. 如申請專利範圍第7項所述之半導體結構，其中該些接合部之材質係可選自於金、鎳或銅等。
13. 如申請專利範圍第7項所述之半導體結構，其中該些凸塊 下金屬層之材質係可選自於鈦/銅、鈦鎢/銅或鈦鎢/金等。
14. 一種半導體封裝結構，其至少包含：一半導體結構，其包含：一載體，其係具有一表面及複數個形成於該表面之凸塊下金屬層；及複數個鈕扣狀凸塊(snap bump)，其係形成於該些凸塊下金屬層上，各該鈕扣狀凸塊係具有一承載部及一連接該承載部之接合部，該承載部係具有一第一厚度，該接合部係具有一第二厚度，該第二厚度係大於該第一厚度，各該承載部係具有一承載面，各該承載面係具有一第一區及一第二區，各該接合部係覆蓋各該承載面之該第一區；以及一基板，其係具有複數個連接元件及複數個銲料，各該銲料係形成於各該連接元件上，該些連接元件係結合於該些鈕扣狀凸塊之該些接合部，該些銲料係包覆該些接合部且該些銲料係連接該些承載部及該些連接元件。
15. 如申請專利範圍第14項所述之半導體封裝結構，其中該些銲料係限位於該些承載面之該些第二區。
16. 如申請專利範圍第14項所述之半導體封裝結構，其中各該連接元件係具有一外側壁，該基板係另具有複數個金屬環，各該金屬環係包覆各該外側壁。
17. 如申請專利範圍第16項所述之半導體封裝結構，其中該些金屬環之材質係為金。
18. 如申請專利範圍第14項所述之半導體封裝結構，其中該些承載部之材質係可選自於金、鎳或銅等。
19. 如申請專利範圍第14項所述之半導體封裝結構，其中該些接合部之材質係可選自於金、鎳或銅等。
20. 如申請專利範圍第14項所述之半導體封裝結構，其中該些凸塊下金屬層之材質係可選自於鈦/銅、鈦鎢/銅或鈦鎢/金等。