TWI467573B

TWI467573B - 半導體裝置以及控制該半導體裝置之方法

Info

Publication number: TWI467573B
Application number: TW96137782A
Authority: TW
Inventors: Naoharu Shinozaki; Masao Taguchi; Akira Ogawa; Takuo Ito
Original assignee: Spansion Llc
Priority date: 2006-10-13
Filing date: 2007-10-09
Publication date: 2015-01-01
Also published as: US20080098165A1; US8064264B2; WO2008048504A3; TW200828312A; JP2008097736A; WO2008048504A2

Description

半導體裝置以及控制該半導體裝置之方法

本發明係關於半導體裝置以及控制該半導體裝置之方法，且詳言之，係關於包含非揮發性記憶胞之半導體裝置以及控制該半導體裝置之方法。

於最近幾年，為可重寫資料之半導體裝置的非揮發性記憶體已廣泛用於譬如可攜式電話聽筒和數位相機之各種的電子裝置。典型為非揮發性記憶體之快閃記憶體包含NOR快閃記憶體和NAND快閃記憶體。用於程式化之小量的資料等以高速處理的情況，時常使用NOR快閃記憶體。於處裡譬如影像資料之大量資料之情況，時常使用NAND快閃記憶體。

NOR快閃記憶體包含胞陣列(cell array)，在該胞陣列中，記憶胞之源極係連接在一起。由一次性寫入或一次性讀取所存取之資料量係小至數十位元，而用於讀取之存取時間係短至10 ns。另一方面，NAND快閃記憶體具有記憶胞串聯連接於其上之串線(string)，並包含記憶胞陣列，該記憶胞陣列具有連接至個別串線之位元線。寫入和讀取係以頁(例如，2K位元組)為單位所共同實施。因此，NAND快閃記憶體具有用來保有頁資料之頁緩衝器，而該頁資料係從該頁緩衝器共同寫入至該記憶胞陣列。而且，該頁資料係從該記憶胞陣列共同讀取至該頁緩衝器。因為該記憶胞陣列之此結構，對於讀取之初始存取時間係長達50 μ s，但是能夠連續地輸出於一頁上之資料。NAND快閃記憶體通常所形成有之記憶胞係具有作為電荷累積層之浮置閘極。寫入至記憶胞中係藉由FN穿隧現象而實施，該FN穿隧現象係藉由在該浮置閘極上之控制閘極和基板之間產生高電位所導致。因此，一頁之大量資料得以立刻被寫入。

而且，複製回模式(copy back mode)已建議用於NAND快閃記憶體。於該複製回模式中，儲存於記憶胞中之頁資料讀入頁緩衝器中，以及頁資料寫入(複製)至頁於不同的位址。於此模式中，讀入頁緩衝器中之資料不輸出至外部，但是能在內側複製。因此，能縮短作業時間。複製回模式時常由主機側(外部電路)使用來管理稱之為垃圾收集(garbage collection)之檔案用於儲存於NAND快閃記憶體中之資料。於各頁區域中，係儲存有表示儲存之資料是否為有效或無效(旗標(flag)資料)之資訊。欲執行垃圾收集，主機側需要事先讀取旗標資料。

同時，美國專利第6,011,725號揭示一種矽－氧化物－氮化物－氧化物－矽(SONOS)快閃記憶體，以作為包含虛擬接地記憶胞之快閃記憶體，該虛擬接地記憶胞切換源極和汲極並以對稱方式起動(activate)該源極和汲極。此快閃記憶體為NOR快閃記憶體之一種形式，並藉由施加高電壓於記憶胞中電晶體之閘極及控制閘極並繼而注入熱電子至電荷累積層中而執行寫入至記憶胞中。

而且，國際公開第02/01574號傳單揭示一種具有劃分之位元線之快閃記憶體以便執行較習知的NAND快閃記憶體更快速之資料讀取。於此快閃記憶體中，記憶胞陣列係劃分成二個區域，一個在頁緩衝器側而一個在另一側。同樣情況，位元線亦被劃分。劃分之電晶體提供於二個區域之間。當劃分之電晶體被關斷(off)時，資料能以高速從頁緩衝器側上區域讀取。當劃分之電晶體被導通(on)時，資料能以正常速度從兩邊區域讀取。

於有時需要以高速處理資料以及有時需要以小的電子消耗(power consumption)處理大量資料之電子裝置中，必須分別準備NOR快閃記憶體和NAND快閃記憶體。而且，當主機側執行垃圾收集時，則必須事先讀取旗標資料。然而，於NAND快閃記憶體中，讀取旗標資料需要長時間週期。

業已完成本發明來克服上述先前技術之缺點，並且本發明提供一種半導體裝置以及控制該半導體裝置之方法，該半導體裝置能夠在一個非揮發性記憶體(memory)中選擇高速資料處理或具有小電子消耗之大量資料處理，以及控制此種半導體裝置之方法。

依照本發明之一態樣，提供一種半導體裝置，包含：含有非揮發性記憶胞(memory cell)之記憶胞陣列；包含於該記憶胞陣列中並儲存區域資料之區域；保有自該記憶胞陣列轉移來之資料並稍後輸出該資料至外部(outside)之第一儲存單元；以及控制電路，該控制電路在標準讀取模式與高速讀取模式之間作選擇，該標準讀取模式係用來導致該第一儲存單元保有自該記憶胞陣列轉移來之區域資料並輸出該區域資料至該外部，而該高速讀取模式係用來導致該第一儲存單元保有由劃分該區域資料所形成並自該記憶胞陣列轉移來之複數件劃分的資料並輸出該劃分的資料至該外部。

依照本發明之另一態樣，提供一種控制半導體裝置之方法，該半導體裝置具有包含非揮發性記憶胞之記憶胞陣列、在該記憶胞陣列中並儲存區域資料之區域、以及保有自該記憶胞陣列轉移來之資料並稍後輸出該資料至外部之第一儲存單元，該方法包含：標準讀取步驟，該步驟包含儲存自該記憶胞陣列轉移來之區域資料至該第一儲存單元，並從該第一儲存單元輸出該區域資料至外部；高速讀取步驟，該步驟包含儲存由劃分該區域資料所形成並自該記憶胞陣列轉移1之複數件劃分的資料至第一儲存單元中，並從該第一儲存單元輸出該劃分的資料至外部；以及於標準讀取模式與高速讀取模式之間作選擇。能於一個非揮發性記憶體中選擇用以高速處理資料之高速讀取模式、和用來以較小的電子消耗處理大量資料之標準讀取模式。

現將參照所附圖式而提出說明本發明之實施例。

(第一實施例)

本發明之第一實施例為虛擬接地快閃記憶體，但是具有NAND介面功能和能夠以頁(page)(2K位元組)為單位輸出資料至外部電路。再者，該快閃記憶體具有選擇標準讀取模式與高速讀取模式之功能，該標準讀取模式係以低電子消耗來輸出資料，而該高速讀取模式則係以大電子消耗來高速輸出資料。第1圖為顯示依照第一實施例之快閃記憶體之記憶胞陣列和周圍控制電路之方塊圖。第2圖顯示記憶胞之間的連接。

如第1圖中所示，記憶胞陣列10具有以矩陣(matrix)方式配置之記憶胞，符合朝橫方向(transverse direction)延伸之字元線(未圖示)及朝縱方向延伸之位元線(未圖示)。如第2圖中所示，字元線WL係連接至形成各記憶胞52之電晶體的控制閘極，而位元線BL則係連接至記憶胞52之源極和汲極。記憶胞52為虛擬接地記憶胞，而二個位元能儲存於記憶胞52之各其中之一。連接於該相同字元線(於實務上為二條字元線，如稍後說明)之區域相等於一個用以儲存頁資料的頁(區域)。回頭參照第1圖，幾頁之區域係安排在縱向方向。於此種方式，記憶胞陣列10包含數頁。該相等於一頁之區域包含一般記憶體區(Regular)、參考記憶體區(Ref)、和備用區(Spare)。該一般記憶體區為儲存將被寫入於快閃記憶體中之資料及一般資料的區域。該參考記憶體區為具有在讀取資料時將用作為參考之參考記憶胞的區域。該備用區為具有儲存檔案控制資料等之記憶胞的區域，以及為在複製回操作期間將表示頁資料為有效之旗標資料寫入其中之區域。

外部資料之輸入係以頁(page)為單位來執行。於第一實施例中，每一頁之資料大小為2K位元組。於一般的NAND快閃記憶體中，係使用FN穿隧現象來執行寫入資料至記憶胞中。另一方面，於虛擬接地快閃記憶體中，係使用熱電子現象來執行寫入資料。因此，雖對虛擬接地記憶胞需要較高的電流用於寫入，但是卻只能夠儲存於相同時間能寫入之較小量的資料。而且，因為虛擬接地快閃記憶體所使用的感測放大器與NOR快閃記憶體所使用的感測放大器且有相同類型，因此較小量之記憶胞也能立刻被感測到，以減少電流消耗。因此，於第一實施例中，記憶胞陣列10的寫入與讀取之執行係以子頁(sub page)資料單元為單位，該子頁資料單元係藉由劃分一頁之資料而獲得。於第一實施例中，一個子頁之資料大小為528位元(其中，512位元為一般資料，而16位元為備用資料)。於標準讀取模式中，一個子頁之記憶胞係於相同時間被感測。於高速讀取模式中，由劃分一個子頁所形成之一個單元之記憶胞係於相同時間被感測。

用來選擇該高速讀取模式或該標準讀取模式之命令將被輸入至控制電路34。依照此命令，控制電路34選擇該高速讀取模式或該標準讀取模式，並輸出FR或NR訊號。於該高速讀取模式之情況下，該FR訊號是在高位準。於該標準讀取模式之情況下，該NR訊號是在高位準。應注意的是，FRB或NRB分別表示該FR或NR訊號之互補訊號。稍後將說明控制電路34之操作。

X－dec_c 22為X－解碼器，並為選擇記憶胞陣列10之字元線之電路。Y－sel_c 12係經由位元線連接至記憶胞陣列10，並為選擇儲存一頁之一個子頁(528位元)之資料的記憶胞之電路。充電泵電路28和升壓器電路30為供應資料寫入、讀取、或拭除所需之高電壓的電路。當資料將從記憶胞讀取時，該FR或NR訊號係從控制電路34輸入至充電泵電路28和升壓器電路30。依照該FR或NR訊號，充電泵電路28和升壓器電路30依次供應高電壓至X－dec_c 22。

WR感測放大器區塊15係用DATAB連接至Y－sel_c 12。WR感測放大器區塊15為將資料從SRAM陣列16寫入至記憶胞陣列10或以該子頁為單位讀取資料之電路。於該高速讀取模式中，WR感測放大器區塊15為輸出資料至IO_SA(15：0)20之電路。WR感測放大器區塊15包含用來從記憶胞陣列10讀取資料之串聯電路(cascade circuit)和感測放大器，以及暫時地保有待寫入或從記憶胞陣列10讀取之資料之WR鎖存電路14。該串聯電路、該感測放大器、和WR鎖存電路14係提供用於一個子頁(528位元)之資料量。該FR或NR訊號係從控制電路34輸入至WR感測放大器區塊15，而待施行於該標準讀取模式和該高速讀取模式之操作稍後將作說明。

SRAM陣列16係用RAMDAT連接至WR感測放大器區塊15，並經由Y－sel_s 18連接到IO_SA(15：0)20。SRAM陣列16具有以陣列配置之SRAM記憶胞。連接到一條字元線之SRAM記憶胞(或於一列中之SRAM記憶胞)係等效於一個子頁之資料。換言之，等效於528個位元之SRAM記憶胞係配置在各一列，而於圖式中32列係配置於垂直方向。因此，等效於一頁之2K位元組之SRAM記憶胞係配置在SRAM陣列16中。如同記憶胞陣列10般，SRAM陣列16包含一般記憶體區(Regular)、參考記憶體區(Ref)、和備用區(Spare)。X－dec_s 24為用於SRAM陣列16之X－解碼器，並選擇SRAM陣列16之字元線WL0_s至WL31_s。依照來自Y－dec_s 26之指令、Y_sel_s 18選擇SRAM陣列16之位元線，並轉移資料至IO_SA(15：0)20。

FR_Sel 32係於該FR或NR訊號從控制電路34輸入以及選擇該高速讀取模式之情況下，從WR鎖存電路14輸出資料直接至IO_SA(15：0)20之電路，並未使用SRAM陣列16。IO_SA(15：0)20為每16位元便將資料IO DATA(15：0)從該外部輸入或將IO DATA(15：0)輸出至該外部之電路。

如第2圖中所示，8個記憶胞52構成一個記憶胞區塊，該記憶胞區塊為最小的解碼單位。二位元的資料能夠儲存在一個記憶胞之左和右側。如對於記憶胞區塊0中之記憶胞52，位址0至7係分配給該左等位元，而位址8至15係分配給該等右位元。如對於記憶胞區塊1中鄰接該記憶胞區塊0之記憶胞52，位址0至7係分配給該等右位元，而位址8至15係分配給該等左位元。以此種方式，該等位址係在各二個鄰接記憶胞區塊之間對稱，以便在該二個鄰接記憶胞區塊之間抑制漏電流。連接到一條字元線WL之記憶胞區塊之數目為528(等於一個子頁之資料量)。藉由將16位元乘以連接到二條字元線WL之胞區塊之數目(該數目為1056)所計算的資料量幾乎等於2K位元組，2K位元組係一頁之資料量。於個別記憶胞區塊之相同位址之資料(例如，於位址2之528個資料件(piece))構成528位元之子頁資料。於各記憶胞區塊中之位址係由SECY 11a和Y－sel_c 12所選擇，並經由DATAB連接至於WR感測放大器區塊15中之WR鎖存電路14a和14b。一個DATAB和一個WR鎖存電路14係提供給該等記憶胞區塊之每一個。因此，提供有528個DATAB和WR鎖存電路14。

現在說明一種位址2被選擇用來從記憶胞52讀取資料之範例情況。首先，由X－dec_c 2選擇標的記憶胞52所連接之字元線WL，以及用來讀取資料之電壓係施加到該控制閘極。於記憶胞區塊0中，該記憶胞之源極側於位址2和1之位元線BL變成“S”，而0V之電壓係施加到此位元線BL。該記憶胞之汲極側於位址2和3之位元線BL變成“D”，而1.4V之電壓係施加到此位元線BL。其他的位元線BL則仍維持浮置(F)。於記憶胞區塊1中，該記憶胞之源極側於位址2和3之位元線BL變成“S”，而0V之電壓係施加到此位元線BL。該記憶胞之汲極側於位址2和1之位元線BL變成“D”，而1.4V之電壓係施加到此位元線BL。其他的位元線BL則仍維持浮置(F)。以此方式，於各記憶胞區塊中從於位址2之記憶胞讀取資料。

第3圖為一個位元之WR感測放大器區塊15的方塊圖、和參考胞串聯電路100之方塊圖。如第3圖所示，WR感測放大器區塊15包含串聯電路70、感測放大器160、WR鎖存電路14、和寫入放大器170。記憶胞陣列10係經由DATAB連接至串聯電路70。串聯電路70為一種將該記憶胞之電流轉換至電壓的電流－電壓轉換電路。串聯電路70從參考胞串聯電路100接收REFBIAS，並且差動放大該記憶胞之電流與該參考胞之電流之間的差值。串聯電路70接著輸出電壓SAI至感測放大器160。感測放大器160差動放大串聯電路70之輸出SAI與參考胞串聯電路100之輸出SFREF之間的差值。感測放大器160亦判定輸出SAI是否係大於輸出SAREF和REFBIAS。根據該比較結果，感測放大器160判定該記憶胞之資料是否為“1”或“0”，然後輸出“1”或“0”至WR鎖存電路14。當從記憶胞陣列10讀取資料時，WR鎖存電路14保有記憶胞陣列10之資料，並且稍後輸出該資料至外部。當寫入資料時，WR鎖存電路14保有將被寫入之資料。於該高速讀取模式中，WR鎖存電路14將讀取自記憶胞陣列10之資料輸出至FROUT。於該標準讀取模式中，WR鎖存電路14將讀取自記憶胞陣列10之資料輸出至RAMDAT。

參考胞串聯電路100包含Ref串聯電路A 100a、Ref串聯電路B 100b、和平均電路130。Ref串聯電路A 100a係連接至參考胞A，參考胞A為用於資料“0”之參考。Ref串聯電路A 100a將流經參考胞A之電流轉換成電壓REFA。Ref串聯電路B 100b係連接至參考胞B，參考胞B為用於資料“1”之參考。Ref串聯電路B 100b將流經參考胞B之電流轉換成電壓REFB。平均電路130計算REFA與REFB之間之平均值，並輸出SAREF和REFBIAS。

第4圖為串聯電路70之電路圖。連接至記憶胞52之位元線係連接至DATAB。電流鏡差動放大器電路99係形成具有p－FET 71和72以及n－FET 76和77，並且係設置於電源供應Vcc和接地之間。DATAB係輸入至FET 77之閘極，而參考電壓CASREF(1.4V)則係輸入至FET 76之閘極。FET 78為用來調整流經差動放大器電路99之電流的電流源，而預定之參考電壓CASBIAS係輸入至FET 78之閘極。CASBIAS產生電路86產生用於該標準讀取模式之電壓CASBIAS_NR、以及用於該高速讀取模式之電壓CASBIAS_FR。依照從控制電路34所輸出之FR或NR訊號，開關84選擇電壓CASBIAS_NR或電壓CASBIAS_FR，並將該選擇之電壓轉換成CASBIAS。此處，電壓CASBIAS_NR為1.0V，而電壓CASBIAS_FR為1.5V。因為CASBIAS在該高速讀取模式中會變得較大，因此流經FET 78之電流會較高。相應地，差動放大器電路99之操作時間會因而縮短。n－FET 79係連接至差動放大器電路99。PDCASB_Gr(n)係輸入至FET 79之閘極。PDCASB_Gr(n)為用於起動串聯電路70之致能訊號(enabling signal)。於該標準讀取模式中，所有的528個串聯電路70均被啟動。於該高速讀取模式中，僅一些的串聯電路70被起動，這是因為讀取係由劃分一個子頁所形成的單元所施行。

用致能訊號PDCASB來切換導通和不導通之n－FET 75係連接於差動放大器電路99之輸出CASCTL與電源供應Vcc之間。差動放大器電路99之輸出CASCTL係連接至p－FET 74之閘極。FET 74之汲極係連接至DATAB。FET 74之源極係經由p－FET 73a及73b連接至Vcc。若DATAB之電壓係低於參考電壓CASREF，則FET 74允許較高之電流流過。若DATAB之電壓係高於參考電壓CASREF，則FET 74允許較低之電流流過。於此方式，該位元線係經由DATAB而被預先充電至參考電壓CASREF。FET 74與Vcc間之p－FET 73a的閘極係接地，並如電阻般作用著。與p－FET 73a平行設置之FET 73b具有相較於FET 73a之足夠大的W/L，而作為該FR訊號之互補訊號的訊號FRB係輸入至FET 73b之閘極。於該高速讀取模式中，FET 73b係導通，以便以高速預先充電該位元線。

差動放大器電路99之輸出CASCTL係連接至p－FET 80a和80b之閘極。再者，p－FET 91a和91b係分別連接於Vcc與FET 80a和80b之源極之間。SAI_SET係輸入至FET 91a和91b之閘極。當SAI_SET是在低位準時，FET 91a和91b被起動。FET 80a和80b之汲極係連接至串聯電路70之輸出SAI。由於FET 80a和80b之閘極亦為FET 74之閘極，因此FET 80a和80b於FET 74具有低阻抗時係具有低阻抗，以便讓高電流流過記憶胞52。相應地，流過記憶胞52之電流可被轉換成電壓SAI。

n－FET 81a和81b之汲極係連接至SAI，FET 81a和81b之源極係接地，而FET 81a和81b之閘極係經由開關90a和90b連接至參考胞串聯電路100之輸出REFBIAS。當該NR訊號被輸入並且該標準讀取模式被選用時，開關90a係導通。當該FR訊號被輸入並且該高速讀取模式被選用時，開關90b係導通。於該標準讀取模式，FET 81b係關斷。於該高速讀取模式，FET 81a係關斷。用於該高速讀取模式之FET 80b、81b和91b具有較用於該標準讀取模式之FET 80a、81a和91a為大之W/L。例如，於該高速讀取模式，可調整用於該高速讀取模式之FET 80b、81b和91b，而使得流經SAI之電流變成在該標準讀取模式之電流之8倍大。於此種方式，在該高速讀取模式中施加於串聯電路70之輸出SAI之電流可較在該標準讀取模式中施加於串聯電路70之輸出SAI之電流為高。

第5圖為參考串聯電路A(Ref cascode circuit A)100a之電路圖。當參考串聯電路B 100b具有與參考串聯電路A 100a相同的結構時，此處省略參考串聯電路B 100b之說明。參考串聯電路A 100a係連接至參考胞62，參考胞62為資料“0”之參考。差動放大器電路129和p－FET 103、104、和105分別具有與第5圖中所示之串聯電路70之差動放大器電路99和p－FET 73a、74、和75相同的功能。因此，連接至該參考胞之位元線之DATABREF係被預先充電至與CASREF相同的電壓。差動放大器電路129之輸出REFA係輸出至平均電路130。

第6圖為平均電路130之電路圖。平均電路130a和130b除了不同的輸出REFBIAS和SAREF之外，其餘為相同的電路。平均電路130a包含p－FEw13la、132a、133a、和134a以及n－FET 135a。FET 131a和132a為具有閘極接地之電流源。REFA和REFB分別被輸入到FET 133a和134a之閘極。FET 131a和132a分別係連接到FET 133a和134a之源極。FET 133a和134a之汲極係連接到REFBIAS。FET 135a之閘極和汲極係連接到REFBIAS，而其源極係接地。因此，FET 135a作用為二極體。用上述之結構，流經133a和134a之電流係結合然後輸出，133a和134a輸入有REFA和REFB。於此種方式，參考串聯電路A 100a之輸出(REFA)和參考串聯電路B 100b之輸出(REFB)之間的平均值係輸出作為參考胞串聯電路100之輸出，該輸出(REFA)和(REFB)為平均電路130之輸出。

因為平均電路130b與平均電路130a係相同，因此於此省略平均電路130b之解釋。平均電路130a之輸出訊號(REFBIAS)係輸出至串聯電路70，而平均電路130b之輸出訊號(SAREF)則係輸出至感測放大器160。也可能僅使用一個具有二個輸出REFBIAS和SAREF之平均電路。然而，二個平均電路能防止REFBIAS和SAREF之雜訊不利地影響到彼此。

第7圖為感測放大器電路160之電路圖。感測放大器電路160包含用p－FET 161和162以及n－FET 166、167、和168所形成的電流鏡差動放大器電路175、用p－FET 163和n－FET 169所形成的放大器電路176、以及用p－FET 165和n－FET 171所形成的反相器(inverter)177。FET 164、170、和172為分別藉由開關訊號PDCASB、PECAS_Gr(n)、和INVSW而導通感測放大器電路160之開關。

串聯電路70之輸出SAI和參考胞串聯電路100之輸出SAREF係輸入至差動放大器電路175。若SAI係低於SAREF，則放大器電路176輸出低位準訊號，而反相器177輸出高位準訊號至感測放大器電路160之輸出DSI。若SAI係高於SAREF，則放大器電路176輸出高位準訊號，而反相器177輸出低位準訊號至DSI。

如上所述，串聯電路70之輸出SAI係與參考胞串聯電路100之輸出SAREF相比較，以致於流動於記憶胞52之電流的值得以與流動於該參考胞之電流的值相比較。以此種方式，判定在記憶胞52中之資料是否為“1”或“0”。

CASBIAS係輸入至FET 168和169之閘極，FET 168和169為差動放大器電路175和放大器電路176之電流源。如於第4圖中所示具有FET 78之情況，CASBIAS為由開關178根據由CASBIAS產生電路86所產生的CASBIAS_FR和CASBIAS_NR而選擇之訊號。於該高速讀取模式中，來自該電流源之電流可製作得較於該標準讀取模式中者為高。因此，差動放大器電路175和放大器電路176之操作時間於該高速讀取模式中係被縮短。

第8圖為WR鎖存電路14之電路圖。WR鎖存電路14包含用反相器181和182所形成的正反器188。當從記憶胞52讀取資料時，感測放大器160之輸出DSI係從轉移閘184輸入至正反器188，並儲存於正反器188中。換言之，輸出DSI係儲存於WR鎖存電路14中。開關186根據該FR或NR訊號選擇用於該儲存資料之輸出目的地。於該標準讀取模式中，該儲存之資料係被反相器183所反相，並且輸出到RAMDAT。於該高速讀取模式中，該儲存之資料係輸出至FROUT。當資料被寫入到記憶胞52中時，RAMDAT(SRAM陣列16)上從SRAM陣列16所輸出之資料係從轉移閘185輸入到正反器188，並儲存在正反器188中。該資料然而被輸出至寫入放大器170。

第9圖為部分之X－dec_c 22之電路圖。產生自充電泵電路28的用於該標準讀取模式之電壓源VppL和產生自升壓器電路30的用於該標準讀取模式之電壓源VppH係分別經由p－FET 68和66連接至字元線WL。字元線WL係經由p－FET 64接地。NRB和FRB係分別輸入至FET 68和66。於此種方式，於該標準讀取模式中，VppL係經由字元線WL施加至記憶胞52之閘極。於該高速讀取模式中，高於VppL之VppH係經由字元線WL施加至記憶胞52之閘極。由於參考胞A和B係連接至記憶胞52所連接之字元線WL，因此高於VppL之VppH亦於該高速讀取模式施加至參考胞A和B。

第10A圖為充電泵電路28之電路圖。充電泵電路28包含FET 194和升壓步級(boosting step)192₁ 至192_n 。第10B圖顯示供應時脈訊號至充電泵電路28之振盪器之結構。該振盪器之部分196根據訊號Clock_en輸出時脈。反相器197c反相並放大此輸出至OSC0。反相器197a和197b反相並放大此輸出至OSC0B。此處，OSC0和OSC0B充作彼此互補之時脈訊號。如第10A圖中所示，FET 194係提供於電源供應Vcc和升壓步級192₁ 之間，而泵致能訊號PUMP_EN係輸入至FET 194之閘極。FET 194為依照該泵致能訊號PUMP_EN而導通子泵(sub pump)190之開關。於升壓步級192₁ 中，二極體D11係從電源供應Vcc朝順向方向(forward direction)連接至節點N10，而電容器C11係連接於節點N10和OSC0之間。二極體D12復朝順向方向從節點N10連接至次一個升壓步級192₂ 之節點N10。次一個升壓步級192₂ 除了電容器C11係連接至OSC0B之外，具有與升壓步級192₁ 相同的結構。於此相同的方式，連接了n個升壓步級，以便經由第n個升壓步級192_n 輸出Pump_outc。

升壓步級192₁ 之節點N10係由二極體D11預先充電至Vcc－Vth(該二極體之順向高電壓)。當OSC0切換至該高位準時，電容器C11被升壓。由於此處連接至次一個步級之電容器C11之OSC0B是在低位準，因此儲存在電容器C11之電荷係經由二極體D12轉移到次一個升壓步級192₂ 之電容器C11。同樣情況，當OSC0B切換至該高位準時，儲存於升壓步級192₂ 之電容器C11中之電荷係轉移到次一個升壓步級192₃ 之電容器C11。於此點，沒有電荷會經由二極體D12被轉移到前面的升壓步級192₂ 。於此種方式，節點N10之電壓於後面的升壓步級中會變成較高，而經由n個升壓步級升高的電壓會變成Pump_outc。Pump_outc係藉由調節電路(未圖示)而被維持在預定的高電壓。於此種方式，當從記憶胞陣列10讀取資料時，振盪器196操作以持續起動充電泵電路28，以便維持長時間週期之高電壓。然而，當該升壓需要約2 μ s，2 μ s為長時間，充電泵電路28大部分係用於該標準讀取模式。

第11圖顯示升壓器電路30之結構。脈波產生電路202係經由反相器204和升壓電容器203連接至節點A。節點A係經由開關206連接至電源供應Vcc。當開關206係導通時，節點A被Vcc所充電。當節點A被Vcc充電時，開關206係斷路以使節點A從Vcc脫離。然後升壓器電路30中之脈波產生電路202會產生正脈波。該正脈波係被反相器204反相和放大，並施加至升壓電容器203。當來自脈波產生電路202之正脈波之其中一個脈波被施加到升壓電容器203時，節點A藉由升壓電容器203之電容耦合而升壓至高於Vcc之位準。該升高之電壓為Boost_outc。升壓器電路30提升驅動升壓電容器203之脈波產生電路202和反相器204之性能。當該升壓所需要的時間約20 ns時(20 ns為短時間)，升壓器電路30幾乎係使用在該高速讀取模式。

第12圖為當從記憶胞12讀取資料時待實施的操作之時序圖。首先，由X_dec_c 22升壓字元線WL。如第9圖中所示，於該標準讀取模式中，產生自充電泵電路28之電壓VppL被施加到字元線WL。於該高速讀取模式中，產生自升壓器電路30之電壓VppH被施加到字元線WL。字元線WL於該高速讀取模式係被升壓器電路30所升壓，以致於字元線WL能以高速升壓。因此，於該高速讀取模式中，字元線WL被高速升壓。

當位元線WL被升壓時，PDCAS係切換到該低位準。結果，顯示於第4圖中之串聯電路70之差動放大器電路99被起動以經由DATAB預先充電位元線BL。此處，於該高速讀取模式中，為用於差動放大器電路99之電流源之FET 78供應高電流。於此方式，差動放大器所需之時間能較用於該標準讀取模式中縮短。由於顯示於第4圖中之FET 73b亦導通，因此位元線BL能以高速被預先充電。於完成該預先充電後，SAI_SET係切換至該低位準。顯示於第4圖中之FET 91a和91b接著被導通，並且串聯電路70之輸出SAI被輸出。此處，如上所述，於該高速讀取模式中，SAI之電流能夠較高。

第13圖顯示於字元線WL之升壓完成後，參考胞串聯電路100之輸出REFBIAS和SAREF、串聯電路70之輸出SAI、和感測放大器160之輸出DSI的波形。於第13圖中，虛線表示於該標準讀取模式中之波形，而實線表示於該高速讀取模式中之波形。當字元線WL之升壓完成後，參考胞串聯電路100讀取流經參考胞A和B之電流。此處，施加到於該高速讀取模式中的參考胞A和B之字元線WL的電壓要高於施加到於該標準讀取模式中的參考胞A和B之字元線WL的電壓。因此，流經參考胞A和B之電流能夠較高，而使得REFBIAS和SAREF能夠於短時間週期內穩定。於此方式，用來使SAI輸出自串聯電路70之訊號SAI_SET能夠於較早階段切換到該低位準。由於如上所述於該高速讀取模式中該電流源之電流為高，因此串聯電路70之輸出SAI在較早階段被穩定。於SAI穩定後，感側放大器160實施偵測。用於感側放大器160之電流源之電流為高。於該高速讀取模式中，SAI之電流為高。因為這些事實，感側放大器160能夠於較早階段將輸出DAI輸出。如第13圖中所示，於字元線WL被升壓後，於該高速讀取模式中輸出DSI所需之時間為於該標準讀取模式中所需時間之一半或更少。於此方式，於該高速讀取模式中，於記憶胞52中之資料能以高速被讀出，雖然電流消耗增加。

接著，說明由控制電路34所實施之操作。第14圖為由控制電路34所實施之控制操作之流程圖。首先，控制電路34決定是否該讀取模式為該標準讀取模式或該高速讀取模式(步驟S10)。於該標準讀取模式之情況下，該操作移至步驟S24。於該高速讀取模式之情況下，該操作移至步驟S12。

首先說明該標準讀取模式之情況。第15圖顯示在該標準讀取模式中從記憶胞陣列10讀取資料的情況下該資料的流程。於第15圖中，參考號碼10a表示於記憶胞陣列10中一個子頁中之資料，並表示顯示於第2圖中於位址0至15之其中一者之記憶胞。區域10a為528位元記憶區。由Y－sel_c 12選擇位址，而528個位元記憶胞係經由528個DATAB(n)連接至528個WR鎖存電路14。528個WR鎖存電路(n)14係經由528個RAMDAT(n)連接至SRAM陣列16。SRAM陣列16、Y－sel_s 18、和IO_SA(15：0)20具有與第1圖中所示者相同的功能，並於此處省略其說明。WR鎖存電路(n)14復連接至FROUT。頁資料(2K位元組)係分成32件之子頁資料0至31。第16A至16E圖顯示在該標準讀取模式中從記憶胞陣列10讀取資料之情況下該資料的流程。第16A至16E圖為記憶胞陣列10之記憶體區域、WR感測放大器區塊15中之WR鎖存電路14、和SRAM陣列16之示意圖。記憶胞陣列10包含超過一頁，並輸出於第16A至16E圖中所示範例情況中頁k之資料。如參照第2圖之說明，子頁之資料係分散於該記憶胞區塊之上。然而，為了容易說明，子頁之資料顯示共同在第16A至16E圖中。

回頭參照第14圖，控制電路34獲得待讀取之頁之位址(步驟S24)。控制電路34讀取第一子頁資料0，並儲存子頁資料0於WR鎖存電路14中(步驟S26)。如第15圖中所示，於記憶胞陣列10a中之頁資料(2K位元組)之各子頁之資料(528位元)係經由DATAB(n)儲存在WR鎖存電路(n)14中。如第16A圖所示，來自記憶胞陣列10之第一子頁資料0係儲存在WR鎖存電路14中(步驟S26a)。如第16B圖所示，儲存在WR鎖存電路14中之子頁資料0接著被移至用於SRAM陣列16中子頁資料0之區域(步驟S26b)。如第16C圖所示，次一個子頁資料1係從記憶胞陣列10轉移並儲存在WR鎖存電路14中(步驟S26c)。如第16D圖所示，儲存在WR鎖存電路14中之子頁資料1然後被移至用於SRAM陣列16中子頁資料1之區域(步驟S26d)。於此種方式，由將該頁資料除以32所形成之32件子頁資料係儲存在SRAM陣列16中。如第14圖和16E圖中所示，該頁資料從SRAM陣列16經由IO_SA(15：0)輸出至外部(步驟S28)。如第14圖中所示，該操作然後來至結束。

接著，將說明於該高速讀取模式中由控制電路34所執行的操作。第17圖和第18A至18E圖顯示在該高速讀取模式中從記憶胞陣列10讀取資料的情況下該資料之流程。第17圖顯示如第15圖中所示相同的流程，除了該528位元子頁資料係被分成各具有64位元之群(0)至群(7)和具有16位元備用資料之群(S)之外。於群(0)中之資料係從記憶胞陣列10a轉移並經由DATAB(0)至(63)而儲存在WR鎖存電路(0)至(63)中。同樣情況，於群(1)中之資料係經由DATAB(64)至(127)而儲存於WR鎖存電路(64)至(127)中。其後，於群(2)至(7)中之資料和於群(S)中之資料以如上相同的方式儲存。從WR鎖存電路14之輸出係經由FROUT而輸出。稍後將說明於第17圖中由方塊X所環繞之SRAM陣列16和Y－sel_s 18。於此種方式，藉由進一步劃分該子頁資料而形成之群(0)至(7)及(S)係相關於劃分的資料。第18A至18E圖顯示如第16A至16E圖所示相同的資料流程。

回頭參照第14圖，於該高速讀取模式中，控制電路34首先獲得待讀取之頁之位址(步驟S12)。如第14圖和第18A圖所示，如該第一個64位元劃分的資料(於子頁資料0之群(0)中劃分的資料)之子頁資料0G(0)係從記憶胞陣列10中頁資料讀取，並儲存於WR鎖存電路14中(步驟S14)。如第14圖和第18B圖中所示，儲存於WR鎖存電路14中之子頁資料0G(0)然後輸出至外部(步驟S16a)。同時，為該次一個劃分的資料之子頁資料0G(1)係從記憶胞陣列10轉移，並儲存於WR鎖存電路14中(步驟S16b)。參照第17圖，說明上述步驟S16。為儲存於64 WR鎖存電路(0)至(64)14中之劃分的資料之子頁資料0G(0)(於子頁資料0之群(0)中的資料)係經由FROUT和FR_Sel 32輸出至IO_SA(15：0)20。子頁資料0G(0)接著從IO_SA(15：0)20輸出至外部。同時，為該次一個劃分資料之子頁資料0G(1)(於子頁資料0之群(1)中之資料)係從記憶胞陣列10a轉移並經由DATAB(64)至(127)儲存於WR鎖存電路(64)至(127)。

回頭參照第14圖，控制電路34判定如該次一個劃分的資料之子頁資料0G(1)是否是該頁資料之最後一個劃分的資料(步驟S18)。因為子頁資料0G(1)並不是該最後一個劃分的資料，因此該位址係增值(步驟S20)，而該操作係回到步驟S16。其後，子頁資料0之劃分的資料係依序地輸出至外部。現在說明子頁資料0和子頁資料1之間之資料流程。如第18C圖所示，儲存於WR鎖存電路14中之子頁資料0G(7)係輸出至外部(步驟S16c)。於那段時間期間，子頁資料0G(s)係儲存於WR鎖存電路14中(步驟S16d)。如第18D圖所示，子頁資料0G(s)係從WR鎖存電路14輸出至外部(步驟S16e)。於那段時間期間(步驟S16e)，為該次一個子頁資料之第一個劃分的資料之子頁資料1G(0)係儲存於WR鎖存電路14中(步驟S16f)。如上之說明，於不同的子頁資料件之間，該次一個劃分的資料係從記憶胞陣列10轉移，該次一個劃分的資料並於該標的劃分的資料正被輸出到外部時儲存到WR鎖存電路14中，於如在相同子頁資料件中儲存劃分的資料情況相同的方式。回頭參照第14圖，於步驟S18中，若該次一個劃分的資料是該最後一個劃分的資料(該最後一個劃分的資料為子頁資料31G(s))，則該操作移至步驟S22。如第14和18E圖所示，為儲存於WR鎖存電路14中之最後一個劃分的資料之子頁資料31G(S)係輸出到外部。此處，控制電路34已完成該操作。

於上述中，於該高速讀取模式中資料係從該WR鎖存電路經由FR_Sel輸出至外部。於如第17圖中方塊X中所示之修改，資料可從WR鎖存電路14連續地轉移並儲存於SRAM陣列16中，同時資料正經由FR_Sel 32被輸出到IO_SA(15：0)20。於此種方式，一度輸出到外部之頁資料能夠再從SRAM陣列16經由Y－sel_s 18和IO_SA(15：0)20輸出到外部。因為於此時點該頁資料係儲存於SRAM陣列16中，因此，該資料可以縮短的忙碌時間再被輸出。

第19A和19B圖為用來解釋在該標準讀取模式和該高速讀取模式之間從記憶胞陣列10輸出資料至外部之所需之時間的差異之示意圖。如第19A圖所示，於該標準讀取模式中，“輸入”表示輸入至該快閃記憶體之訊號，“輸出”表示從該快閃記憶體或IO_SA(15：0)20輸出之資料，“資料轉移”表示待從記憶胞陣列10轉移至WR鎖存電路14之資料，而“R/B”表示送自外部的讀取忙碌訊號(指示該低位準是在忙碌狀態)。橫座標表示時間。首先，輸入用來選擇該標準讀取模式之命令OPI。然後輸入頁位址AD1。一頁(2K位元組)之資料D1至Dn從記憶胞陣列10被轉移至SRAM陣列16。這些過程所需之時間是初始存取時間。SRAM陣列16輸出資料D1至Dn。

如第19B圖中所示，於該高速讀取模式中，輸入用來選擇該高速讀取模式之命令OP2。然後輸入頁位址AD1。一頁(2K位元組)之資料之第一個劃分之資料D1(子頁資料0G(0))從記憶胞陣列10被轉移至WR鎖存電路14。這些過程所需之時間是該初始存取時間。當劃分之資料D1(子頁資料0G(0))正從WR鎖存電路14輸出時，次一個劃分之資料D2(子頁資料0G(1))係從記憶胞陣列10轉移至WR鎖存電路14。於此種方式，該資料輸出會一直執行，直到資料Dn被輸出為止。於該高速模式中，該次一個劃分之資料係從記憶胞陣列10轉移至WR鎖存電路14，同時該標的劃分之資料正輸出至外部。因此，能縮短該初始存取時間。換言之，能縮短於讀取忙碌狀態時間，以及能縮短從快閃記憶體輸出資料所需之時間。

於該第一實施例中，控制電路34導致WR鎖存電路14(該第一儲存單元)儲存轉移自記憶胞陣列10之頁資料(區域資料)，並接著在該標準讀取模式與該高速讀取模式之間作出選擇，該標準讀取模式係用於將該儲存之頁資料輸出至外部，而在該標準讀取模式中，該頁資料之劃分之資料係從記憶胞陣列10轉移並儲存於WR鎖存電路14之高速讀取模式之間之讀取模式，而該儲存之劃分的資料係輸出至外部。於該標準讀取模式中，所有的頁資料係從記憶胞陣列10中讀取，並在儲存於SRAM陣列16(如於NAND快閃記憶體中)後經由WR鎖存電路14輸出到外部。因此，於該標準讀取模式中之初始存取時間係相同於NAND快閃記憶體中之初始存取時間。另一方面，於該高速讀取模式中，該頁資料係劃分成劃分之資料，而該劃分之資料係於從記憶胞陣列10轉移至WR鎖存電路14之後連續地輸出至外部。該劃分之資料可於所有的頁資料從該記憶體裝置被讀出前被輸出至外部。因此，該初始存取時間係被縮短。於該第一個實施例中，於該高速讀取模式該頁資料係被輸出。然而，於該高速讀取模式中，也可能輸出一個子頁之資料(528位元)或記憶胞區塊之資料(16位元)。於此種方式，能以較高的速度讀出必要資料。如上所述，於一個快閃記憶體中，該讀取模式可在該高速讀取模式與該標準讀取模式之間作選擇，該高速讀取模式係用來以高速處理資料，而該標準讀取模式係用來以較小電力消耗處理大量資料。

並且，如於步驟S16，於該高速讀取模式中，當輸出多於一件劃分之資料之其中一件劃分資料(第一個劃分資料)至外部時，控制電路34會將來自記憶胞陣列10之多於一件劃分之資料之次一個劃分資料(第二個劃分資料)儲存至WR鎖存電路14中。於此種方式，能夠縮短從快閃記憶體於該高速讀取模式輸出資料所需之時間，如參照第19A和19B圖所述。

再者，如參照第13圖所述，於該高速讀取模式中從記憶胞陣列10轉移劃分之資料至WR鎖存電路14所需之時間要短於於該標準讀取模式從記憶胞陣列10轉移資料至WR鎖存電路14所需之時間。因此，能縮短於第19B圖中所示轉移第一個劃分之資料D1需要之時間。再者，當該劃分之資料正從WR鎖存電路14輸出至外部時，該次一個劃分之資料能從記憶胞陣列10被轉移至WR鎖存電路14。於此種方式，能進一步縮短於該高速讀取模式從快閃記憶體輸出資料所需之時間。

再者，依照該第一實施例之快閃記憶體係具有電荷泵電路28或升壓器電路30(高電壓產生電路)以產生將施加於記憶胞陣列10之字元線WL之電壓，以便從記憶胞陣列10讀取資料。於該高速讀取模式中，電荷泵電路28或升壓器電路30產生較於該標準讀取模式中為高之電壓。如第9圖中所示，X－dec_c 22於該標準讀取模式中施加電壓VppL至字元線WL，並於該高速讀取模式中施加高於VppL之VppH電壓至字元線WL。因此，於該高速讀取模式中，能夠製造較高之流經記憶胞52和參考胞A和B之電流，而串聯電路70之輸出SAI和參考胞串聯電路100之輸出REFBIAS和SAREF能夠於短時間內穩定。於此種方式，能夠縮短於該高速讀取模式從記憶胞陣列10轉移資料至WR鎖存電路14所需之時間。結果，能夠甚至更縮短從該快閃記憶體輸出資料所需的時間。而且，因為升壓器電路30係設計成在接收到一個脈波時以高速來升壓字元線WL，因此於該高速讀取模式輸出資料所需的時間得以縮短。

依照該第一實施例之快閃記憶體復包含用來從記憶胞陣列10讀取資料之串聯電路70和感側放大器160(該讀取電路)。於該高速讀取模式中，該電流源(譬如第4圖中所示的串聯電路70之差動放大器電路99之電流源FET 78和第7圖中所示的感測放大器160之差動放大器電路175之電流源FET 168)之電流係製得較於該標準讀取模式中者為高。用於預先充電位元線BL(譬如串聯電路70之FET 73b)之電流亦製得較高。再者，串聯電路70之輸出SAI之電流製得較高。因此，於該高速讀取模式中，串聯電路70和感側放大器160用較於該標準讀取模式中為大的電流消耗從記憶胞陣列10讀取資料。於此種方式，能夠縮短於該高速讀取模式中從記憶胞陣列10轉移資料至WR鎖存電路14所需之時間。於是，能夠甚至更縮短從該快閃記憶體輸出資料所需的時間。

如第4圖中所示，依照該第一實施例之快閃記憶體包含FET 73a(電晶體)，FET 73a係控制供應至連接至該記憶胞之位元線BL(DATAB)之電流，資料將從該記憶胞被輸出。FET 73a係切換至該高速讀取模式，並供應較該標準讀取模式中為高的電流至位元線BL。於此方式，於該高速讀取模式中，位元線BL能以高速被預先充電。

依照該第一實施例之快閃記憶體亦包含差動放大器電路99(該第一比較器電路)，差動放大器電路99係比較位元線BL之電壓DATAB與參考電壓CASREF。於該高速讀取模式中，設於差動放大器電路99之電流源FET(電晶體)78供應較該標準讀取模式中為高的電流至差動放大器電路99。因此，於該高速讀取模式中，位元線BL能以高速被預先充電。

如第7圖中所示，依照該第一實施例之快閃記憶體復包含差動放大器電路175和放大器電路176(該第二比較器電路)，差動放大器電路175和放大器電路176比較訊號SAI與訊號SAREF，其中，訊號SAI係表示記憶胞陣列10(資料將從記憶胞陣列10被讀出)之記憶胞之電流，後訊號SAI表示流經參考胞(該流經參考胞之電流將與流經該記憶胞之電流作比較)之電流。於該高速讀取模式中，提供用於差動放大器電路175和放大器電路176之電流源FET(電晶體)168和169供應較於該標準讀取模式中為高的電流至差動放大器電路175和放大器電路176。因此，流經記憶胞之電流能以高速與流經該參考胞之電流相比較。

依照該第一實施例之快閃記憶體復包含SRAM陣列16(該第二儲存單元)，SRAM陣列16於該標準讀取模式中儲存儲存於WR鎖存電路14中之頁資料並接著將該頁資料輸出至外部。

如第8圖中所示，依照該第一實施例之快閃記憶體復包含開關186，開關186於該標準讀取模式中將頁資料從WR鎖存電路14轉移至SRAM陣列16，並於該高速讀取模式中將劃分的資料從WR鎖存電路14輸出至外部，而不讓該劃分的資料通過SRAM陣列16。有了此開關186，便不需要經由SRAM陣列16輸出資料，而資料能以較高速度被輸出。

再者，如顯示於第17圖中方塊X之修改，開關186於該高速讀取模式可將劃分的資料轉移至SRAM陣列16，同時從WR鎖存電路14輸出劃分的資料至沒有SRAM陣列16之外部。

於該高速讀取模式中，從WR鎖存電路14輸出劃分的資料至外部所需的時間應最好較從記憶胞陣列10轉移劃分的資料至WR鎖存電路14所需的時間為長。因此，從記憶胞陣列10轉移該第一個劃分的資料至WR鎖存電路14所需的時間也許製得較從記憶胞陣列10轉移其他各件劃分的資料至WR鎖存電路14所需的時間為短。於此種方式，用來轉移該第一個劃分的資料所需的時間係製得較短，同時該其他的劃分的資料係以較低的速度轉移，以便減少於該高速讀取模式中之電力消耗。

(第二實施例)

本發明之第二實施例為快閃記憶體之例子，除了該第二實施例之快閃記憶體亦操作於複製回模式外，該快閃記憶體係相同於該第一實施例之快閃記憶體。對於該複製回模式，備用資料係包含用來判定頁資料之有效性之旗標資料。首先，於一頁上之資料中之備用資料係輸出至外部。外部CPU或類似物然後判定該頁資料之有效性。若該頁資料係有效，該頁資料則依照來自外部之指令被複製成另一頁。該第二實施例為於複製回模式情況之例子，該備用資料係以該高速讀取模式被輸出至外部。此處，藉由劃分於頁資料中之備用資料所形成之資料件係稱為劃分之備用資料。

現將說明藉由該第二實施例之控制電路34所執行的操作。第20A和20B圖顯示依照本發明之第二實施例之控制電路所實施之操作之流程圖。如同第16A至16E圖，第21A至21E圖顯示資料於該複製回模式讀出情況下該資料之流程。於第21A至21E圖所示例子情況，頁k將被複製回於記憶胞陣列10中頁之間之頁x上。如第20A和20B圖中所示，控制電路34首先判定該操作模式是否為該複製回模式(步驟S30)。若該操作模式並非該複製回模式，則控制電路34結束該操作。若該操作模式為該複製回模式，則控制電路34獲得待複製回之頁的位址(步驟S32)。如第20A和20B圖以及第21A圖所示，16位元子頁資料0G(s)(其為頁k之一頁之第一個劃分之備用資料)係從記憶胞陣列10轉移並儲存於WR鎖存電路14中(步驟S34)。子頁資料0G(s)接著從WR鎖存電路14轉移並儲存於SRAM陣列16中(步驟S36)。

如第20A和20B圖以及第21B圖所示，儲存於SRAM陣列16中之子頁資料0G(s)接著被輸出至外部(步驟S38a)。於那段時間期間，子頁資料1G(s)從記憶胞陣列10(其為該次一個劃分之備用資料)係轉移並儲存於WR鎖存電路14中(步驟S38b)。子頁資料1G(s)接著從WR鎖存電路14轉移並儲存於SRAM陣列16中(步驟S40)。回頭參照第20A和20B圖，控制電路34判定是否該次一個劃分之備用資料(子頁資料1G(s))為該最後劃分之備用資料(步驟S42)。若該次一個劃分之備用資料不是該最後劃分之備用資料，則該位址係被增值(步驟S44)，而該操作係回到步驟S38。於此種方式，該頁資料之備用資料係輸出至外部。若於步驟S42判定該次一個劃分之備用資料為該最後一個劃分之備用資料，則該操作係移至步驟S46。如第20A和20B圖以及第21C圖所示，子頁資料31G(s)(其為儲存於SRAM陣列16中之最後一個劃分之備用資料)係輸出至外部(步驟S46a)。於那段時間期間，子頁資料0G(s)(其為頁k之第一個劃分之資料)係自記憶胞陣列10轉移，並且儲存於WR鎖存電路14中(步驟S46b)。子頁資料0G(s)接著從WR鎖存電路14中轉移，並儲存於SRAM陣列16中(步驟S48)。

回頭參照第20A和20B圖，然後輸入由外部CPU或類似物在該資料有效性上所作的判定之結果。根據該結果，控制電路34判定於頁k資料的有效性(步驟S50)。若於頁k之資料無效，則控制電路34結束該操作。若於頁k之資料有效，則該操作移至步驟S52。如第20A和20B圖以及第21D圖所示，於步驟S52中，子頁資料0G(s)(其為該次一個劃分的資料)係從記憶胞陣列10轉移並且儲存於WR鎖存電路14中(步驟S52)。子頁資料0G(1)接著從WR鎖存電路14中轉移，並儲存於SRAM陣列16中(步驟S54)。如第20A和20B圖所示，控制電路34接著判定於步驟S54中所儲存之子頁資料是否是頁k之最後一個劃分的資料。若該子頁資料不是該最後一個劃分的資料，則該位址係被增值(步驟S58)，而該操作係回到步驟S52。於此種方式，於頁k之頁資料係劃分成劃分的資料並儲存於SRAM陣列16中。若該子頁資料於步驟S56中係被判定是該最後一個劃分的資料，則於頁k之頁資料係已經儲存於SRAM陣列16中。控制電路34獲得該頁(該頁資料將複製於該頁中)之位址(步驟S60)。如第20A和20B圖以及第21E圖所示，儲存於SRAM陣列16之資料係複製於記憶胞陣列10中於頁x(步驟S62)。此處，將資料從記憶胞陣列10中之頁k複製至頁x之操作已然完成。控制電路34接著結束操作。

依照該第二實施例之快閃記憶體可於將頁資料儲存至WR鎖存電路14或SRAM陣列16後執行該複製回操作，以將該頁資料寫入至另一頁。而且，各頁均具有備用區，以用於儲存含有該旗標資料的備用資料，該旗標資料將用來判定該頁資料(區域資料)之有效性。如於第20A和20B圖以及第21B圖所示步驟S38a，於該複製回操作中，控制電路34輸出該備用資料中含有該旗標資料的部份至外部。因此，該頁資料之有效性可從外部來加以判斷。

如於第20A和20B圖以及第21B圖之步驟S38，當將子頁資料0(s)(該第一個劃分的備用資料)(其為劃分的諸備用資料件之中的一個劃分的備用資料件)輸出至外部時，控制電路34將子頁資料1(s)(該第二個劃分的備用資料)(其為劃分的諸備用資料件之中的次一個劃分的備用資料件之)從記憶胞陣列10儲存至WR鎖存電路14中。因此，於該複製回模式中，輸出該備用資料所需的時間得以縮短。

再者，如於第20A和20B圖以及第21C圖之步驟S46，當輸出子頁資料31G(s)(其為劃分的諸備用資料件之中的最後一個劃分的備用資料件)至外部時，控制電路34將子頁資料0G(0)(其為來自記憶胞陣列10之頁k之頁資料(區域資料)中第一個劃分的資料之)儲存至WR鎖存電路14中。因此，於該複製回模式中，將子頁資料0G(0)儲存至WR鎖存電路14中所需的時間得以縮短。

(第三實施例)

本發明之第三實施例為於複製回模式中待複製回之區塊中之連續頁之備用資料被連續輸出至外部情況之例子。

現將說明依照該第三實施例由控制電路34執行的操作。第22圖為依照第三實施例由控制電路34所實施之操作之流程圖。相同於第21A至21E圖，第23A至23D圖顯示資料於該複製回模式中被讀出之情況下該資料的流程。於第23A至23D圖所示情況，儲存在記憶胞陣列10中之諸頁中包含頁k至頁l之區塊將要被複製回。現參照第22圖，控制電路34首先判定該操作模式是否為該複製回模式(步驟S70)。若該操作模式並非該複製回模式，則控制電路34結束該操作。若該操作模式為該複製回模式，則控制電路34獲得待複製回的區塊之位址(步驟S72)。如第22和23A圖所示，16位元子頁資料0G(s)(其為頁k至頁l之備用資料中之第一個劃分的備用資料)係從記憶胞陣列10轉移並儲存於WR鎖存電路14中(步驟S74)。子頁資料0G(s)接著從WR鎖存電路14被轉移並儲存於SRAM陣列16中(步驟S76)。

如第22圖和第23B圖所示，儲存於SRAM陣列16中之子頁資料0G(s)係輸出至外部(步驟S78a)。於那段時間期間，子頁資料1G(s)(其為該次一個劃分之備用資料)係從記憶胞陣列10轉移並儲存於WR鎖存電路14中(步驟S78b)。子頁資料1G(s)接著從WR鎖存電路14轉移並儲存於SRAM陣列16中(步驟S80)。回頭參照第22圖，控制電路34判定是否該次一個劃分之備用資料(子頁資料1G(s))為頁k之最後劃分之備用資料(步驟S82)。若該次一個劃分之備用資料不是該最後劃分之備用資料，則該位址係被增值(步驟S84)，而該操作係回到步驟S78。若該次一個劃分之備用資料為該最後一個劃分之備用資料，則該操作係移至步驟S86。於此種方式，輸出一頁之備用資料。

如第22圖和第23C圖所示，子頁資料31G(s)(其為頁k之最後一個劃分之備用資料)係在SRAM陣列16中。於步驟S86，控制電路34判定是否該現用頁為該最後一頁。若該現用頁不是該最後一頁，則該操作移至步驟S88。子頁資料31G(s)係從SRAM陣列16輸出至外部(步驟S88a)。於那段時間期間，子頁資料0G(s)(其為次一個頁k＋1之第一個劃分之備用資料)係從記憶胞陣列10轉移並儲存於WR鎖存電路14中(步驟S88b)。如第22圖中所示，該頁之位址係被增值(步驟S90)，而該操作係回到步驟S76。於此種方式，於該區塊中頁k至頁l之備用資料係輸出至外部。

若該現用頁於步驟S86被判定為該最後一頁，則該操作係移至步驟S92。如第22圖和第23D圖所示，子頁資料31G(s)(其為SRAM陣列16中最後頁之最後一個劃分之備用資料之頁l)係從SRAM陣列16輸出至外部(步驟S92)。

於上述方式，於記憶胞陣列10中頁k至頁l之備用資料係輸出至外部。於該第一實施例之標準讀取模式中或於該第二實施例中於相同的方式，藉由來自WR鎖存電路14之外部電路判定為有效而轉移資料並儲存該資料於SRAM陣列16中，然後複製該資料進入其為複製回目的地之頁而執行複製回操作。因此完成控制電路34之操作。

依照該第三實施例，如於第22圖和第23C圖中步驟S88，當輸出子頁資料31G(s)(該第一個劃分的備用資料)(其為諸備用資料件中的其中一個備用資料件之最後一個劃分的備用資料之頁k)至外部時，控制電路34將子頁資料0G(0)(該第二個劃分的備用資料)(其為不同於頁k之頁k＋1之第一個劃分的備用資料之頁k＋1)儲存至WR鎖存電路14中。因此，於該複製回模式中，輸出該備用資料之所需的時間得以縮短。

(第四實施例)

本發明之第四實施例為表示包含於待複製回之區塊中諸頁之備用資料中標的頁(旗標資料)有效性之資料連續輸出至外部之範例情況。

現在說明由該第四實施例之控制電路34所執行的操作。第24圖為依照該第四實施例之由控制電路34所執行操作之流程圖。相同於第23A至23D圖，第25A至25D圖顯示資料於該複製回模式被讀出情況下該資料的流程。參照第24圖，控制電路34首先判定該操作模式是否為該複製回模式(步驟S100)。若該操作模式並非該複製回模式，則控制電路34結束該操作。若該操作模式為該複製回模式，則控制電路34獲得待複製回的區塊之位址，和將該旗標資料儲存於該備用區域之旗標之位址(步驟S102)。如第24和25A圖所示，子頁資料0G(s)(其為頁k之旗標資料)係儲存於WR鎖存電路14中(步驟S104)。頁k之旗標資料接著從WR鎖存電路14被轉移並儲存於SRAM陣列16中(步驟S106)。

如第24圖和第25B圖所示，儲存於SRAM陣列16中之頁k之旗標資料被輸出至外部(步驟S108a)。於那段時間期間，為該次一頁之頁k＋1的旗標資料係從記憶胞陣列10轉移並儲存於WR鎖存電路14中(步驟S108b)。如第24圖和第25C圖所示，頁k＋1之旗標資料接著從WR鎖存電路14被轉移並儲存於SRAM陣列16中(步驟S110)。如第24圖所示，控制電路34判定是否頁k＋1之旗標資料為該最後一頁之旗標資料(步驟S112)。若頁k＋1不是該最後一頁，則該頁位址係被增值(步驟S114)，而該操作係移至步驟S108。於此種方式，於該區塊中之頁k至頁1之旗標資料係連續地輸出。

若該現用的頁於步驟S112中被判定是最後一頁1，則該操作係移至步驟S116。如第24圖和第25D圖所示，頁1(其為儲存於SRAM陣列16中最後一頁)之旗標資料係從SRAM陣列16輸出至外部。

於上述方式，於記憶胞陣列10中之頁k至頁1之旗標資料係輸出至外部。於該第一實施例之標準讀取模式中或於該第二實施例中於相同的方式，藉由來自WR鎖存電路14之外部電路判定為有效而轉移頁資料並儲存該資料於SRAM陣列16中，然後複製該資料進入其為複製回目的地之頁而執行複製回操作。因此，完成控制電路34之操作。

於第四實施例中，如第24圖和第25B圖所示，當輸出包含該旗標資料(該旗標資料係表示頁k之有效性)之子頁資料nG(s)(該第一個劃分之備用資料)至外部時，控制電路34將包含另一頁k＋1之旗標資料的子頁資料(該第二個劃分之備用資料)儲存至WR鎖存電路14中。當該劃分之備用資料包含該旗標資料，於該區塊中之該旗標資料可以高速輸出至外部。而且，僅包含該旗標資料之備用資料被輸出至外部，其非如該第三實施例之情況。因此，資料輸出得以較高速執行。

雖然該第一至第四實施例係相關於虛擬接地快閃記憶體，但是本發明亦可應用至SONOS快閃記憶體、浮置快閃記憶體、和其他的非揮發性記憶體。而且，於上述實施例中每一頁包含2K位元組，每一個劃分之資料件包含64位元，而每一個劃分之備用資料件包含16位元。然而，資料長度不限於上述例子。外部(或外部電路)可以是譬如於包含該第一至第四實施例之其中一者之快閃記憶體之半導體裝置中之CPU之運算電路，或者是譬如包含快閃記憶體之CPU外部半導體裝置之運算電路其中任一者。

最後，本發明之一些態樣總結如後：於上述半導體裝置中，於高速讀取模式中，當導致該第一儲存單元輸出其為複數件劃分的資料中之一件資料的第一個劃分的資料至外部時，該控制電路可導致該第一儲存單元保有第二個劃分的資料，該第二個劃分的資料為該複數件劃分的資料中之次一件劃分的資料件並可自該記憶胞陣列轉移而來。能夠縮短於該高速讀取模式中從該非揮發性記憶體輸出資料所需的時間。

於上述的半導體裝置中，於該高速讀取模式中從該記憶胞陣列轉移劃分的資料至該第一儲存單元所需之時間要短於於該標準讀取模式從該記憶胞陣列轉移區域資料至該第一儲存單元所需之時間。能夠縮短於該高速讀取模式中從該非揮發性記憶體輸出資料所需之時間。

上述半導體裝置可復包含高壓產生電路，該高壓產生電路於資料從該記憶胞陣列被讀取時產生將施加至該記憶胞陣列之電壓，而該高壓產生電路可於該高速讀取模式產生較於該標準讀取模式為高之電壓。能夠縮短於該高速讀取模式中從該記憶胞陣列轉移資料至該第一儲存單元所需之時間。因此，能夠甚至更縮短從該非揮發性記憶體輸出資料所需之時間。

上述半導體裝置可復包含讀取電路，該讀取電路從該記憶胞陣列讀取該資料，而該讀取電路在該高速讀取模式中可用較在該標準讀取模式中為大之電子消耗從該記憶胞陣列中讀取該資料。在該高速讀取模式中將資料從該記憶胞陣列轉移至該第一儲存單元所需之時間可被縮短。因此，從該非揮發性記憶體輸出資料所需之時間可被縮得可短。

上述半導體裝置可復包含位元線及電晶體，該位元線係連接至記憶胞，該資料可從該記憶胞輸出，該電晶體於該資料從該記憶胞輸出時控制將供應至該位元線之電流，而該電晶體可在該高速讀取模式中比在該標準讀取模式中供應較高之電流至位元線。該位元線在該高速讀取模式中可以高速被預先充電，而在該高速讀取模式中，將資料從該記憶胞轉移至該第一儲存單元所需之時間可被縮短。因此，從該非揮發性記憶體輸出資料所需之時間可甚至更縮短。

上述半導體裝置可復包含位元線、第一比較器電路、及電流源，該位元線係連接至記憶胞，該資料可從該記憶胞輸出，該第一比較器電路將該位元線之電壓與參考電壓相比較，而該電流源係設置用於該第一比較器電路，以在該高速讀取模式中提供較該標準讀取模式中為高的電流至該第一比較器電路。該位元線在該高速讀取模式中可以高速被預先充電，而在該高速讀取模式中，將資料從該記憶胞轉移至該第一儲存單元所需之時間可被縮短。因此，從該非揮發性記憶體輸出資料所需之時間可甚至更縮短。

上述半導體裝置可復包含第二比較器電路及電流源電晶體，該第二比較器電路將代表流經記憶胞之電流的訊號與代表流經參考胞之電流的訊號相比較，該資料係從該記憶胞輸出，該電流源電晶體係設置用於該第二比較器電路，用來在該高速讀取模式中供應較在該標準讀取模式中為高之電流至該第二比較器電路。流經記憶胞之電流在該高速讀取模式中係以高速與流經該參考胞之電流，而在該高速讀取模式中，將資料從該記憶胞轉移至該第一儲存單元所需之時間可被縮短。因此，從該非揮發性記憶體輸出資料所需之時間可甚至更縮短。

上述半導體裝置可復包含第二儲存單元，該第二儲存單元保有儲存在該第一儲存單元中的區域資料，並稍後輸出該區域資料至外部。

上述半導體裝置可復包含開關，該開關於該標準讀取模式將該區域資料從該第一儲存單元轉移至該第二儲存單元，並於該高速讀取模式將該劃分的資料從該第一儲存單元輸出至外部，而不需使用該第二儲存單元。於該高速讀取模式中，不需經由該第二儲存單元輸出資料，而資料可以較高速度輸出。

上述半導體裝置可復包含開關，該開關於該標準讀取模式將該區域資料從該第一儲存單元轉移至該第二儲存單元，並於該高速讀取模式將該劃分的資料從該第一儲存單元輸出至外部而不需使用第二儲存單元、及將該區域資料轉移至該第二儲存單元。於該高速讀取模式中，不需經由該第二儲存單元輸出資料，並且資料可以較高速度輸出。再者，當該資料再被輸出至外部時，該資料係經由該第二儲存單元輸出，並能實行高速資料輸出。

於上述半導體裝置中，從該記憶胞陣列轉移該第一個劃分的資料至該第一儲存單元所需之時間可以短於從該記憶胞陣列轉移該第二個劃分的資料至該第一儲存單元所需之時間。於該高速讀取模式之電力消耗可因而減少。

於上述半導體裝置中，於儲存該區域資料於該第一或第二儲存單元後，該半導體裝置也許能夠執行複製回操作，以將該區域資料寫入另一區域中；該區域可包含備用區域，該備用區域係用來儲存包含指示該區域資料之有效性之旗標資料的備用資料；而該控制電路可導致包含該旗標資料之該備用資料之一部分被輸出到外部。該旗標資料係輸出到外部，而使得能於外部判定該區域資料之有效性。

於上述半導體裝置中，於儲存該區域資料於該第一或第二儲存單元後，該半導體裝置也許能夠執行複製回操作，以將該區域資料寫入另一區域中；該區域包含備用區域，該備用區域係用來儲存包含指示該區域資料之有效性之旗標資料的備用資料；而於該複製回操作中，當導致該第一儲存單元輸出第一個劃分的備用資料(其為由劃分備用資料所形成之劃分的備用資料中之第一件資料)至外部時，該控制電路可導致該第一儲存單元保有第二個劃分的備用資料，該第二個劃分的備用資料為自該記憶胞陣列轉移來之次一個劃分的備用資料。於該複製回模式中能夠縮短輸出備用資料所需的時間。因此，該旗標資料能以高速被輸出。

於上述半導體裝置中，當導致該第一儲存單元輸出複數件劃分的備用資料件中之最後一個劃分的備用資料時，該控制電路可導致該第一儲存單元保有自該記憶胞陣列轉移來之區域資料之第一個劃分的資料。輸出該備用資料所需之時間甚至能夠更縮短。

於上述半導體裝置中，於將該區域資料儲存至該第一或第二儲存單元後，該半導體裝置也許能夠執行複製回操作，以將該區域資料寫入另一區域中；該區域包含備用區域，該備用區域係用來儲存包含指示該區域資料之有效性之旗標資料的備用資料；而於該複製回操作中，當導致該第一儲存單元輸出第一個劃分的備用資料(其為由劃分備用資料所形成之劃分的備用資料中之第一件資料)至外部時，該控制電路可導致該第一儲存單元保有第二個劃分的備用資料(其為另一區域之劃分的備用資料)，該第二個劃分的備用資料係自該記憶胞陣列轉移而來。輸出該備用資料所需的時間能夠縮短，同時連續地輸出複數件之備用資料。

於上述半導體裝置中，於將該區域資料儲存至該第一或第二儲存單元後，該半導體裝置也許能夠執行複製回操作，以將該區域資料寫入另一區域中；該區域包含備用區域，該備用區域係用來儲存包含指示該區域資料之有效性之旗標資料的備用資料；而於該複製回操作中，當導致該第一儲存單元輸出包含旗標資料且為由劃分該區域之備用資料所形成之複數件劃分的備用資料中之第一個劃分的備用資料至外部時，該控制電路可導致該第一儲存單元保有包含旗標資料且為由劃分另一區域之備用資料所形成之複數件劃分的備用資料中之第二個劃分的備用資料，該第二個劃分的備用資料為自該記憶胞陣列轉移而來。僅備用資料中包含旗標資料之資料係輸出到外部。因此，高速資料輸出得以執行。

於上述半導體裝置中，該非揮發性記憶胞可包含虛擬接地記憶胞。使用虛擬接地記憶胞，使得於一個非揮發性記憶胞中可選用用來高速處理資料之高速讀取模式和用來以較小電子消耗處理大量資料之標準讀取模式。

依照本發明之第二態樣，提供一種控制半導體裝置之方法，該半導體裝置具有包含非揮發性記憶胞之記憶胞陣列、在該記憶胞陣列中並儲存區域資料之區域、以及保有自該記憶胞陣列轉移來之資料並稍後輸出該資料至外部之第一儲存單元，該方法包含：標準讀取步驟，該標準讀取步驟包含將自該記憶胞陣列轉移來之區域資料儲存至該第一儲存單元，並從該第一儲存單元輸出該區域資料至外部；高速讀取步驟，該高速讀取步驟包含將由劃分該區域資料所形成並自該記憶胞陣列轉移來之複數件劃分的資料儲存至該第一儲存單元中，並從該第一儲存單元輸出該劃分的資料至外部；以及於該標準讀取模式與該高速讀取模式之間作選擇。能於一個非揮發性記憶體中選擇用以高速處理資料之高速讀取模式，和用來以小的電子消耗處理大量的資料之標準讀取模式。

於上述方法中，儲存該複數件劃分的資料可包含：從該第一儲存單元輸出第一個劃分的資料至外部，該第一個劃分的資料為該複數件劃分的資料中之一件劃分的資料；以及將自該記憶胞陣列轉移來之第二個劃分的資料儲存至該第一儲存單元，該第二個劃分的資料為該複數件劃分的資料中之次一件劃分的資料；以及當輸出該第一個劃分的資料正被執行時，儲存該第二個劃分的資料係被執行。於該高速讀取模式中從該非揮發性記憶體輸出資料所需之時間能夠被縮短。

上述方法可復包含複製回步驟，該複製回步驟包含：儲存該區域資料於該第一儲存單元中和寫入該區域資料於另一區域中，而該區域可包含儲存備用資料之備用區域，該備用資料包含指示該區域資料之有效性之旗標資料；而該複製回步驟可包含從該第一儲存單元輸出第一個劃分之備用資料至外部，該第一個劃分之備用資料為由劃分備用資料所形成之複數件劃分的資料中之一件資料，並儲存第二個劃分之備用資料於該第一儲存單元中，該第二個劃分之備用資料為該複數件劃分的資料中之次一件資料，該第二個劃分之備用資料係自該記憶胞陣列轉移而來；以及當輸出該第一個劃分的資料正被執行時，儲存該第二個劃分的資料可被執行。於該複製回模式中輸出該備用資料所需之時間能夠被縮短。

如上所述，本發明可提供能夠於該高速資料處理和具有較小電子消耗之大量資料處理之間作選擇之半導體裝置，以及控制此種半導體裝置之方法。

雖然已顯示和詳細說明了本發明之某些較佳實施例，但熟悉此項技術者應了解其中可作各種改變而不偏離本發明之原理和精神，本發明之範圍由所附申請專利範圍和其均等者所界定。

10．．．記憶胞陣列

10a．．．記憶胞陣列(子頁中之資料)

11a．．．SECY

12．．．Y－sel_c

14、14a、14b．．．WR鎖存電路

15．．．WR感測放大器區塊

16．．．SRAM陣列

18．．．Y－sel_s

20．．．IO_SA(15：0)

22．．．X－dec_c

24．．．X－dec_s

26．．．Y－dec_s

28．．．充電泵電路

30．．．升壓器電路

32．．．FR_Sel

34．．．控制電路

52．．．記憶胞

64、66、68．．．p－FET

70．．．串聯電路

71、72、73a、73b、74、80a、80b、91a、91b、103、104、105、131a、132a、133a、134a、161、162、163、165．．．p－FET

75、76、77、79、81a、81b、135a、166、167、168、169、171．．．n－FET

78、194．．．FET

84、90a、90b、164、170、172、178、186、206．．．開關

86．．．CASBIAS產生電路

99、175．．．電流鏡差動放大器電路

100．．．參考胞串聯電路

100a．．．Ref串聯電路A

100b．．．Ref串聯電路B

129．．．差動放大器電路

130、130a、130b．．．平均電路

160．．．感測放大器

170．．．寫入放大器

176．．．放大器電路

177、181、182、183、197a、197b、197c、204．．．反相器

184、185．．．轉移閘

188．．．正反器

190．．．子泵

192₁ 至192_n ．．．升壓步級

196．．．振盪器之部分

202．．．脈波產生電路

203．．．升壓電容器

A、N10．．．節點

BL．．．位元線

C11．．．電容器

D11、D12．．．二極體

S10、S12、S14...S28、S30、S32、S34...S48、S50、S52、S54...S62、S70、S72、S74...S92、S100、S102、S104...S116．．．步驟

Vcc．．．電源供應

VppL、VppH．．．電壓源

WL．．．字元線

WL0_s至WL31_s．．．字元線

第1圖為顯示依照本發明的第一實施例之快閃記憶體之記憶胞陣列和周圍控制電路之方塊圖；第2圖顯示記憶胞之間的連接；第3圖為WR感測放大器區塊和參考胞串聯電路之1位元部份之方塊圖；第4圖為串聯電路之電路圖；第5圖為參考串聯電路A之電路圖；第6圖為平均電路之電路圖；第7圖為感測放大器電路之電路圖；第8圖為WR鎖存電路之電路圖；第9圖為部分之X－dec_c電路之電路圖；第10A和10B圖為充電泵電路之電路圖；第11圖為升壓器電路之電路圖；第12圖為從記憶胞讀取資料之情況下之時序圖；第13圖顯示在標準讀取模式與高速讀取模式二者中REFBIAS、SAREF、SAI、和DSI之波形；第14圖為依照第一實施例之快閃記憶體之控制電路所實施之控制操作之流程圖；第15圖顯示在標準讀取模式從記憶胞陣列讀取資料情況下之資料的流程；第16A至16E圖顯示在標準讀取模式從記憶胞陣列讀取資料情況下之資料的流程；第17圖顯示在高速讀取模式從記憶胞陣列讀取資料情況下之資料的流程；第18A至18E圖顯示在高速讀取模式從記憶胞陣列讀取資料情況下之資料的流程；第19A和19B圖為用來解釋在標準讀取模式和高速讀取模式之間從記憶胞陣列輸出資料至外部所需之時間的差之示意圖；第20A和20B圖顯示依照本發明之第二實施例之快閃記憶體之控制電路所實施之控制操作之流程圖；第21A至21E圖顯示依照本發明之第二實施例從記憶胞陣列讀取資料情況下之資料的流程；第22圖為依照本發明之第三實施例之快閃記憶體之控制電路所實施之控制操作之流程圖；第23A至23D圖顯示依照本發明之第三實施例從記憶胞陣列讀取資料情況下之資料的流程；第24圖為依照本發明之第四實施例之快閃記憶體之控制電路所實施之控制操作之流程圖；第25A至25D圖顯示依照本發明之第四實施例從記憶胞陣列讀取資料情況下之資料的流程。