TWI466263B - 三維積體電路及其製作方法 - Google Patents

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Description

三維積體電路及其製作方法
本發明係有關於一種積體電路，特別是有關於一種包括中介層(interposer)之三維積體電路(three-dimensional integrated circuit，簡稱3DIC)和其製作方法。
自從積體電路的發明，由於各電子元件(例如電晶體、二極體、電容器等)之集成密度持續的改進，半導體工業係經歷快速的成長。一般來說，上述集成密度之改進係來自於最小尺寸的微縮，使更多的構件可整合至晶片區域上。
因為積體電路構件所佔據的是半導體晶圓的表面，上述積體電路的改進本質上是二維的。雖然微影技術的改進可對二微積體電路之製作造成相當大的改善，然而，二維所能達成之密度是有物理上之極限的，其中限制之一是製作元件之最小所需尺寸，此外，當更多的元件置入單一晶片中，需要更複雜的電路設計。另一限制是來自於當元件的數量增加，元件間內連線之長度和數量顯著的增加。當內連線之長度和數量增加，阻容延遲(RC delay)和功率之消耗會增加。
因此，業界係開發出三維積體電路，其中兩個晶粒(die)可堆疊，而晶粒中之一可形成穿基底插塞(through substrate via，簡稱TSV)，將其餘之晶粒連接至封裝基底。然而，形成於主動晶粒之穿基底插塞(TSV)會佔據可用的主動區域，而造成可用區域的損失。因此，需要一種三維積體電 路，其主動晶粒中不具有穿基底插塞(TSV)。
根據上述，本發明提供一種三維積體電路，包括：一第一中介層，包括穿基底插塞(through substrate via，TSV)位於其中，和電路位於其上；複數個第一主動晶粒，位於第一中介層之一第一側上方；複數個包括穿基底插塞之第一中間中介層，位於第一中介層之第一側上方；及一第二中介層，包括穿基底插塞位於其中，和電路位於其上，其中第一中間中介層支撐第二中介層。
本發明提供一種三維積體電路之製作方法，包括：提供一第一中介層，包括穿基底插塞(through substrate via，TSV)，位於其中，和電路，位於其上；將複數個第一主動晶粒接合第一中介層之第一側；將複數個包括穿基底插塞之第一中間中介層接合第一中介層之第一側；及將一第二中介層接合第一中間中介層，其中第二中介層包括穿基底插塞位於其中，和電路，位於其上。
為讓本發明之特徵能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：
以下詳細討論實施本發明之實施例。可以理解的是，實施例提供許多可應用的發明概念，其可以較廣的變化實施。所討論之特定實施例僅用來發明使用實施例的特定方法，而不用來限定發明的範疇。
以下根據第1A圖~第1D圖描述本發明一實施例包括 中介層(interposer)之三維積體電路(three-dimensional integrated circuit，簡稱3DIC)之製作方法。請參照第1A圖，提供一適用於積體電路製造的第一中介層102。第一中介層102可以半導體材料形成，例如矽、鍺化矽、碳化矽、砷化鎵或其它常用的半導體材料。在另一實施例中，第一中介層102可以由玻璃形成，第一中介層102較佳為矽。第一中介層102包括穿基底插塞103(through substrate via，簡稱TSV)，形成於其中，和電路151，形成於其上。第一中介層102大體上不包括積體電路元件和例如電晶體、二極體之主動元件。此外，第一中介層102可包括或可不包括被動元件，例如電容、電阻、電感、變容器或類似的元件。將第一主動晶粒106經由第一凸塊110接合至第一中介層102之第一側。第一主動晶粒106可不包括穿基底插塞(TSV)。在一實施例中，第一凸塊110可對準第一中介層102中之穿基底插塞(TSV)103。第一主動晶粒106可包括主動元件或被動元件，形成於其上或其中，舉例來說，第一主動晶粒106上或中可形成電晶體、二極體、電容、電阻、電感、變容器或相似的單元。將包括穿基底插塞(TSV)105之第一中間中介層104經由第二凸塊112接合至第一中介層102之第一側。第一中間中介層104之尺寸可小於第一中介層102。銲料凸塊108係接合至第一中介層102之第二側，其中銲料凸塊可對準第一中介層102中的穿基底插塞(TSV)103。
後續，請參照第1B圖，提供一適用於積體電路製造的第二中介層114，第二中介層114可以半導體材料形成， 例如矽、鍺化矽、碳化矽、砷化鎵或其它常用的半導體材料。在另一實施例中，第二中介層114可以由玻璃形成，第二中介層114較佳為矽。相類似的，第二中介層114包括穿基底插塞107，形成於其中和電路153，形成於其上。將第二主動晶粒116經由第三凸塊120接合至第二中介層114之第一側。第二主動晶粒116中可不包括穿基底插塞(TSV)。第二主動晶粒116可包括主動元件或被動元件，形成於其上或其中，舉例來說，第二主動晶粒116上或中可形成電晶體、二極體、電容、電阻、電感、變容器或相似的單元。後續，將包括穿基底插塞(TSV)109之第二中間中介層118經由第四凸塊122接合至第二中介層114之第一側。第二中間中介層118之尺寸可小於第二中介層114。接著，將第二中介層114與第二主動晶粒116和第二中間中介層118經由第五凸塊124一起接合至第一中間中介層104。如第1B圖所示，第一中間中介層104可用來支撐第二中介層114，且電訊號從第一主動晶粒106，經由第一中介層102上之電路151、第一中間中介層104中的穿基底插塞(TSV)105、第二中介層114中的穿基底插塞(TSV)107和第二中介層114上的電路153，傳送至第二主動晶粒116。
後續，請參照第1C圖，提供一適用於積體電路製造的第三中介層126，第三中介層126可以半導體材料形成，例如矽、鍺化矽、碳化矽、砷化鎵或其它常用的半導體材料。在另一實施例中，第三中介層126可以由玻璃形成，第三中介層126較佳為矽。相類似的，第三中介層126包 括穿基底插塞111，形成於其中和電路155，形成於其上。將第三主動晶粒128經由第六凸塊132接合至第三中介層126之第一側。第三主動晶粒128中可不包括穿基底插塞(TSV)。第三主動晶粒128可包括主動元件或被動元件，形成於其上或其中，舉例來說，第三主動晶粒128上或中可形成電晶體、二極體、電容、電阻、電感、變容器或相似的單元。後續，將包括穿基底插塞(TSV)113之第三中間中介層130經由第七凸塊134接合至第三中介層126之第一側。第三中間中介層130之尺寸可小於第三中介層126。接著，將第三中介層126與第三主動晶粒128和第三中間中介層130經由第八凸塊136一起接合至第二中間中介層118。如第1C圖所示，第二中間中介層118可用來支撐第三中介層126，且電訊號可從第二主動晶粒116，經由第二中介層114上之電路153、第二中間中介層118中的穿基底插塞(TSV)109、第三中介層126中的穿基底插塞(TSV)111和第三中介層126上的電路155，傳送至第三主動晶粒128。
後續，請參照第1D圖，提供一適用於積體電路製造的第四中介層148，第四中介層148可以半導體材料形成，例如矽、鍺化矽、碳化矽、砷化鎵或其它常用的半導體材料。在另一實施例中，第四中介層148可以由玻璃形成，第四中介層148較佳為矽。相類似的，第四中介層148包括穿基底插塞115(TSV)，形成於其中和電路157，形成於其上。將第四主動晶粒150經由第九凸塊154接合至第四中介層148之第一側。第四主動晶粒150中可不包括穿基 底插塞(TSV)。第四主動晶粒150可包括主動元件或被動元件，形成於其上或其中，舉例來說，第四主動晶粒150上或中可形成電晶體、二極體、電容、電阻、電感、變容器或相似的單元。後續，將包括穿基底插塞(TSV)117之第四中間中介層152經由第十凸塊156接合至第四中介層148之第一側。第四中間中介層152之尺寸可小於第四中介層148。接著，將第四中介層148與第四主動晶粒150和第四中間中介層152經由第八凸塊135一起接合至第三中間中介層130。如第1D圖所示，第三中間中介層130可用來支撐第四中介層148，且電訊號可從第三主動晶粒128，經由第三中介層126上之電路155、第三中間中介層130中的穿基底插塞(TSV)113、第四中介層148中的穿基底插塞(TSV)115和第四中介層148上的電路157，傳送至第四主動晶粒150。
由於有中介層和中間中介層，本實施例可在主動晶粒中不形成穿基底插塞的情形下，形成三維積體電路。因此，主動晶粒可用之主動區域可增加，且可避免由主動晶粒中之穿基底插塞(TSV)產生的問題。另外，雖然本實施例揭示4層之中介層，但本發明不限於此，本發明可根據上述排設，包括更多或更少的中介層及/或中間中介層。
第2圖顯示本發明另一實施例包括中介層(interposer)之三維積體電路。第2圖之三維積體電路與第3D圖之三維積體電路不同處在於第2圖之三維積體電路的第一主動晶粒202相較於第二主動晶粒204有不同的功能和尺寸。例如，如第2圖所示，第一主動晶粒202之尺寸大於第二 主動晶粒204之尺寸，且第一主動晶粒202可以是邏輯元件，而第二主動晶粒204可以是記憶元件。
以下根據第3A圖~第3C圖描述本發明又另一實施例包括中介層(interposer)之三維積體電路之其製作方法。請參照第3A圖，提供一適用於積體電路製造的第一中介層302。第一中介層302可以半導體材料形成，例如矽、鍺化矽、碳化矽、砷化鎵或其它常用的半導體材料。在另一實施例中，第一中介層302可以由玻璃形成，第一中介層302較佳為矽。第一中介層302包括穿基底插塞308，形成於其中，和電路316，形成於其上。第一中介層302大體上不包括積體電路元件，例如電晶體、二極體之主動元件。此外，第一中介層302可包括或可不包括被動元件，例如電容、電阻、電感、變容器或類似的元件。將第一主動晶粒304經由第一凸塊312接合至第一中介層302之第一側。在一實施例中，第一凸塊312可對準第一中介層302中之穿基底插塞(TSV)308。特別是，第一主動晶粒304可不包括穿基底插塞(TSV)308。第一主動晶粒304可包括主動元件或被動元件，形成於其上或其中，舉例來說，第一主動晶粒304上或中可形成電晶體、二極體、電容、電阻、電感、變容器或相似的單元。將包括穿基底插塞(TSV)310之第一中間中介層306經由第二凸塊314接合至第一中介層302之第一側。第一中間中介層306之尺寸可小於第一中介層302，且特別是第一中間中介層306之厚度大於第一主動晶粒304。銲料凸塊301係接合至第一中介層302之第二側，其中銲料凸塊301可對準第一中介層302中的 穿基底插塞(TSV)308。
後續，請參照第3B圖，提供一適用於積體電路製造的第二中介層312，第二中介層312可以半導體材料形成，例如矽、鍺化矽、碳化矽、砷化鎵或其它常用的半導體材料。在另一實施例中，第二中介層312可以由玻璃形成，第二中介層312較佳為矽。相類似的，第二中介層312包括穿基底插塞318，形成於其中，和電路326，形成於其上。將第二主動晶粒314經由第三凸塊321接合至第二中介層312之第一側。第二主動晶粒314中可不包括穿基底插塞(TSV)。第二主動晶粒314可包括主動元件或被動元件，形成於其上或其中，舉例來說，第二主動晶粒314上或中可形成電晶體、二極體、電容、電阻、電感、變容器或相似的單元。將第三主動晶粒313經由第三凸塊322接合至第二中介層312之第二側。第三主動晶粒313中可不包括穿基底插塞(TSV)。第三主動晶粒313可包括主動元件或被動元件，形成於其上或其中，舉例來說，第三主動晶粒313上或中可形成電晶體、二極體、電容、電阻、電感、變容器或相似的單元。後續，將包括穿基底插塞(TSV)320之第二中間中介層317經由第五凸塊324接合至第二中介層312之第一側。第二中間中介層317之尺寸可小於第二中介層312，第二中間中介層317之厚度大於第二主動晶粒314。
接著，將第二中介層312與第二主動晶粒314和第二中間中介層317經由第六凸塊319一起接合至第一中間中介層306。如第3B圖所示，第一中間中介層306可用來支撐第二中介層312，且電訊號從第一主動晶粒304，經由第 一中介層302上之電路316、第一中間中介層306中的穿基底插塞(TSV)310、第二中介層312中的電路316和第二中介層312中的穿基底插塞(TSV)，傳送至第二主動晶粒314和第三主動晶粒313。
後續，請參照第3C圖，提供一適用於積體電路製造的第三中介層328，第三中介層328可以半導體材料形成，例如矽、鍺化矽、碳化矽、砷化鎵或其它常用的半導體材料。在另一實施例中，第三中介層328可以由玻璃形成，第三中介層328較佳為矽。相類似的，第三中介層328包括穿基底插塞334，形成於其中，和電路340，形成於其上。將第四主動晶粒330經由第七凸塊335接合至第三中介層328之第一側。第四主動晶粒330中可不包括穿基底插塞(TSV)。第四主動晶粒330可包括主動元件，或被動元件，形成於其上或其中，舉例來說，第四主動晶粒330上或中可形成電晶體、二極體、電容、電阻、電感、變容器或相似的單元。將第五主動晶粒332經由第八凸塊336接合至第三中介層328之第二側。第五主動晶粒332中可不包括穿基底插塞(TSV)。第五主動晶粒332可包括主動元件，或被動元件，形成於其上或其中，舉例來說，第五主動晶粒332上或中可形成電晶體、二極體、電容、電阻、電感、變容器或相似的單元。
後續，將包括穿基底插塞(TSV)之第三中介層328與第四主動晶粒330和第五主動晶粒332經由第九凸塊338接合至第二中間中介層317之第一側。如第3C圖所示，第二中間中介層317可用來支撐第三中介層328，且電訊號可 從第二主動晶粒314，經由第二中介層312上之電路340、第二中間中介層中317的穿基底插塞(TSV)320、第三中介層328上的電路340和第三中介層328上的穿基底插塞(TSV)334，傳送至第四主動晶粒330和第五主動晶粒332。
雖然本實施例揭示3層之中介層，但本發明不限於此，本發明可根據上述排設，包括更多或更少的中介層及/或中間中介層。
本發明實施例之三維積體電路具有以下優點：由於有中介層和中間中介層，本發明可在主動晶粒中不形成穿基底插塞的情形下，形成三維積體電路。因此，主動晶粒可用之主動區域可增加，且可避免由主動晶粒中之穿基底插塞(TSV)產生的問題。
雖然本發明之較佳實施例說明如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧第一中介層
103‧‧‧穿基底插塞
104‧‧‧第一中間中介層
106‧‧‧第一主動晶粒
108‧‧‧銲料凸塊
109‧‧‧穿基底插塞
110‧‧‧第一凸塊
111‧‧‧穿基底插塞
112‧‧‧第二凸塊
113‧‧‧穿基底插塞
114‧‧‧第二中介層
115‧‧‧穿基底插塞
116‧‧‧第二主動晶粒
117‧‧‧穿基底插塞
118‧‧‧第二中間中介層
120‧‧‧第三凸塊
122‧‧‧第四凸塊
124‧‧‧第五凸塊
126‧‧‧第三中介層
128‧‧‧第三主動晶粒
130‧‧‧第三中間中介層
132‧‧‧第六凸塊
134‧‧‧第七凸塊
136‧‧‧第八凸塊
151‧‧‧電路
152‧‧‧第四中間中介層
153‧‧‧電路
155‧‧‧電路
156‧‧‧第十凸塊
157‧‧‧電路
202‧‧‧第一主動晶粒
204‧‧‧第二主動晶粒
301‧‧‧銲料凸塊
302‧‧‧第一中介層
304‧‧‧第一主動晶粒
306‧‧‧第一中間中介層
308‧‧‧穿基底插塞
310‧‧‧穿基底插塞
312‧‧‧第一凸塊
313‧‧‧第三主動晶粒
314‧‧‧第二凸塊
316‧‧‧電路
317‧‧‧第二中間中介層
318‧‧‧穿基底插塞
319‧‧‧第六凸塊
320‧‧‧穿基底插塞
321‧‧‧第三凸塊
322‧‧‧第三凸塊
324‧‧‧第五凸塊
326‧‧‧電路
328‧‧‧第三中介層
330‧‧‧第四主動晶粒
332‧‧‧第五主動晶粒
334‧‧‧穿基底插塞
335‧‧‧第七凸塊
336‧‧‧第八凸塊
338‧‧‧第九凸塊
340‧‧‧電路
第1A圖~第1D圖顯示本發明一實施例包括中介層之三維積體電路之製作方法各階段的剖面圖。
第2圖顯示本發明另一實施例包括中介層之三維積體電路之剖面圖。
第3A圖~第3C圖顯示本發明又另一實施例包括中介層之三維積體電路之製作方法各階段的剖面圖。
102‧‧‧第一中介層
103‧‧‧穿基底插塞
104‧‧‧第一中間中介層
106‧‧‧第一主動晶粒
108‧‧‧銲料凸塊
109‧‧‧穿基底插塞
110‧‧‧第一凸塊
111‧‧‧穿基底插塞
112‧‧‧第二凸塊
113‧‧‧穿基底插塞
114‧‧‧第二中介層
115‧‧‧穿基底插塞
116‧‧‧第二主動晶粒
117‧‧‧穿基底插塞
118‧‧‧第二中間中介層
120‧‧‧第三凸塊
122‧‧‧第四凸塊
124‧‧‧第五凸塊
126‧‧‧第三中介層
128‧‧‧第三主動晶粒
130‧‧‧第三中間中介層
132‧‧‧第六凸塊
134‧‧‧第七凸塊
136‧‧‧第八凸塊
151‧‧‧電路
152‧‧‧第四中間中介層
153‧‧‧電路
155‧‧‧電路
156‧‧‧第十凸塊
157‧‧‧電路

Claims (19)

  1. 一種三維積體電路，包括：一第一中介層，包括穿基底插塞(through substrate via，TSV)位於其中，和電路位於其上；複數個第一主動晶粒，位於該第一中介層之一第一側上方且沿著平行於該第一中介層之一第一方向排列；複數個包括穿基底插塞之第一中間中介層，其中該複數個第一中間中介層的每一者位於該第一中介層之該第一側上方且位於相鄰的該第一主動晶粒之間；複數個銲料凸塊，位於該第一中介層之一第二側上，其中位於該複數個第一中間中介層中之該等穿基底插塞的每一者對準位於該第一中介層中之該等穿基底插塞的其中一者以及該複數個銲料凸塊的其中一者；及一第二中介層，包括穿基底插塞位於其中，和電路位於其上，其中該第一中間中介層支撐該第二中介層。
  2. 如申請專利範圍第1項所述之三維積體電路，尚包括複數個第二主動晶粒，位於該第二中介層之一第一側上方。
  3. 如申請專利範圍第2項所述之三維積體電路，其中該第一主動晶粒係經該第一中介層上之電路、該第一中間中介層中之穿基底插塞、該第二中介層中之穿基底插塞和該第二中介層上之電路電性連接該第二主動晶粒。
  4. 如申請專利範圍第2項所述之三維積體電路，尚 包括複數個具有穿基底插塞之第二中間中介層，位於該第二中介層之第一側上方。
  5. 如申請專利範圍第4項所述之三維積體電路，尚包括一第三中介層被該第二中間中介層支撐，該第三中介層具有穿基底插塞，位於其中，和電路，位於其上。
  6. 如申請專利範圍第5項所述之三維積體電路，尚包括複數個第三主動晶粒和包括穿基底插塞之第三中間中介層，位於該第三中介層之第一側上方。
  7. 如申請專利範圍第6項所述之三維積體電路，尚包括一第四中介層被該第三中間中介層支撐，該第四中介層具有穿基底插塞位於其中，和電路，位於其上。
  8. 如申請專利範圍第7項所述之三維積體電路，尚包括複數個第四主動晶粒和包括穿基底插塞之第四中間中介層，位於該第四中介層之第一側上方。
  9. 如申請專利範圍第2項所述之三維積體電路，其中該第一主動晶粒和該第二主動晶粒具有不同的功能。
  10. 如申請專利範圍第1項所述之三維積體電路，尚包括複數個第二主動晶粒，位於該第二中介層之第一側上方，和複數個第三主動晶粒，位於該第二中介層之第二側上方。
  11. 如申請專利範圍第10項所述之三維積體電路，其中該第一中間中介層之厚度大於該第一主動晶粒之 厚度。
  12. 如申請專利範圍第10項所述之三維積體電路，尚包括複數個第二中間中介層，位於該第二中介層之第一側上方。
  13. 如申請專利範圍第12項所述之三維積體電路，尚包括一第三中介層被該第二中間中介層支撐，該第三中介層具有穿基底插塞，位於其中，和電路，位於其上。
  14. 如申請專利範圍第13項所述之三維積體電路，尚包括複數個第四主動晶粒和第五主動晶粒，該些第四主動晶粒位於該第三中介層之第一側上方，該些第五主動晶粒位於該第三中介層之第二側上方。
  15. 一種三維積體電路之製作方法，包括：提供一第一中介層，包括穿基底插塞(through substrate via，TSV)，位於其中，和電路，位於其上；將複數個第一主動晶粒接合該第一中介層之第一側，其中該複數個第一主動晶粒沿著平行於該第一中介層之一第一方向排列；將複數個包括穿基底插塞之第一中間中介層接合該第一中介層之該第一側，且其中該複數個第一中間中介層的每一者位於相鄰的該第一主動晶粒之間；形成複數個銲料凸塊，位於該第一中介層之一第二側上，其中位於該複數個第一中間中介層中之該等穿基底插塞的每一者對準位於該第一中介層中之該等穿基 底插塞的其中一者以及該複數個銲料凸塊的其中一者；及將一第二中介層接合該第一中間中介層，其中該第二中介層包括穿基底插塞位於其中，和電路，位於其上。
  16. 如申請專利範圍第15項所述之三維積體電路之製作方法，尚包括將複數個第二主動晶粒和複數個第二中間中介層接合該第二中介層之第一側。
  17. 如申請專利範圍第16項所述之三維積體電路之製作方法，其中該第一主動晶粒和該第二主動晶粒具有不同的功能。
  18. 如申請專利範圍第15項所述之三維積體電路之製作方法，尚包括將複數個第二主動晶粒設置於該第二中介層之第一側，和將複數個第三主動晶粒設置於該第二中介層之第二側。
  19. 如申請專利範圍第15項所述之三維積體電路之製作方法，其中該第一中間中介層之厚度大於該第一主動晶粒之厚度。
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