TWI457423B - A polishing composition, and a method for manufacturing a semiconductor integrated circuit device - Google Patents

A polishing composition, and a method for manufacturing a semiconductor integrated circuit device Download PDF

Info

Publication number
TWI457423B
TWI457423B TW098133642A TW98133642A TWI457423B TW I457423 B TWI457423 B TW I457423B TW 098133642 A TW098133642 A TW 098133642A TW 98133642 A TW98133642 A TW 98133642A TW I457423 B TWI457423 B TW I457423B
Authority
TW
Taiwan
Prior art keywords
polishing
copper
acid
polishing composition
layer
Prior art date
Application number
TW098133642A
Other languages
English (en)
Other versions
TW201018721A (en
Inventor
Iori Yoshida
Hiroyuki Kamiya
Original Assignee
Asahi Glass Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Glass Co Ltd filed Critical Asahi Glass Co Ltd
Publication of TW201018721A publication Critical patent/TW201018721A/zh
Application granted granted Critical
Publication of TWI457423B publication Critical patent/TWI457423B/zh

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K3/00—Materials not provided for elsewhere
    • C09K3/14—Anti-slip materials; Abrasives
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K3/00—Materials not provided for elsewhere
    • C09K3/14—Anti-slip materials; Abrasives
    • C09K3/1409—Abrasive particles per se
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09G—POLISHING COMPOSITIONS; SKI WAXES
    • C09G1/00—Polishing compositions
    • C09G1/02—Polishing compositions containing abrasives or grinding agents
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K3/00—Materials not provided for elsewhere
    • C09K3/14—Anti-slip materials; Abrasives
    • C09K3/1454—Abrasive powders, suspensions and pastes for polishing
    • C09K3/1463—Aqueous liquid suspensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Description

研磨用組合物及半導體積體電路裝置之製造方法
本發明係關於一種適用於半導體積體電路等之新穎的研磨用組合物。
近年來，對半導體積體電路之高積體化之需求高漲，與此相呼應而開發出了半導體元件之薄化、配線之多層化等各種微細加工技術。因此，在與配線形成相關之化學機械研磨(Chemical Mechanical Polishing，以下稱為CMP)中，對新穎的研磨用組合物之需求較大。此外，CMP用之研磨用組合物與單純之機械研磨用組合物相比，要求精度非常高之研磨，故必須進行非常細緻之調整。
作為對於新穎的研磨用組合物之具體需求，有表面之凹凸防止。
所謂配線之多層化，係指在已形成電路後採用微影術等形成新電路，但若下層電路之表面有凹凸，則位於其上的新形成電路之表面亦會出現凹凸，超出微影術之焦點深度，而無法形成如設計般之配線，因此近年來之半導體積體電路之設計中，要求以極高之精度對形成有電路之表面進行平坦化，以不對其上之層之表面的平坦性造成影響。
又，於品質方面，亦由於表面之凹凸會影響配線之電氣特性，因此為抑制品質上之偏差而應儘可能抑制凹凸。
例如，於電路形成表面之平坦化之同時形成電路之配線的金屬鑲嵌法中，於半導體積體電路裝置之對象表面上形成配線用之凹槽圖案，於該凹槽中嵌埋用以形成配線之鋁或金屬銅等比電阻低的金屬，以此種方式形成配線。金屬係首先藉由鍍敷法或濺鍍法而於表面上形成為膜，大多情況下，利用CMP技術研磨該膜，去除配線部以外之金屬，形成對應於凹槽之配線。此時，同時進行研磨面之平坦化。
該情形時，於對在絕緣層上經由阻障層而設置之銅層進行研磨，交替地形成嵌銅配線與絕緣層之圖案形成中，直至與銅層鄰接之阻障層露出為止之階段(所謂第1研磨步驟)中，於阻障層上殘留銅之問題(殘銅)或銅配線上之凹坑(凹處)會作為表面之凹凸而成問題。
若存在殘銅，則該部分與無殘銅之部分相比成為凸起之狀態，即便於此後之所謂第2研磨步驟中亦容易維持該凸起形狀，結果容易產生表面之凹凸。圖1係示意性地表示存在殘銅21之部分與無殘銅之部分22相比成為凸起狀態的剖面圖。上述殘銅於配線密度高之部位容易產生，於此情形時，可能會導致該部位之銅配線之厚度較其他部位更厚。於圖2及3中示意性地表示其狀況。圖2係表示在配線密度較高之部位23存在殘銅21之狀態。於此種情形時，若於其後之第2研磨步驟中其影響亦殘留，則部位23之銅配線之厚度容易變得較無殘銅之部分22的銅配線之厚度更厚。此外，圖2及3中省略表示阻障層。
銅配線上之凹坑可能係銅之腐蝕之一種，且係以數萬倍程度之倍率而勉強可見之微細者。
作為用於銅之研磨的CMP用之研磨用組合物，揭示有使用松香之研磨劑。然而，該研磨用組合物無法完全應對殘銅，或無法充分降低阻障層之研磨速度(例如參照專利文獻1)。
此外，作為表面之凹凸之問題，除上述以外，亦已知後述之凹陷或磨蝕。以下，所謂「平坦性改善」或「平坦化」，係指凹陷及磨蝕中之至少任一者改善。
[先前技術文獻] [專利文獻]
[專利文獻1]國際公開編號WO 2007/072918(申請專利範圍)
本發明之目的在於提供一種可解決上述問題之新穎的研磨用組合物。本發明之進而其他之目的及優點將由以下之說明而清楚明白。
根據本發明之第1態樣，提供一種研磨用組合物，其係用於對隔著阻障層設置在絕緣層上之銅層進行研磨，交替地形成嵌銅配線與絕緣層之圖案形成中，進行研磨直至與上述銅層鄰接之上述阻障層露出為止之步驟(第1研磨步驟)中者；且其包含：脂環族樹脂酸；於研磨用組合物中之含量為0.1~1.5質量%，且平均一次粒徑為10~40nm，平均二次粒徑為30~80nm，且平均二次粒徑×含量在10~40之範圍內之膠體氧化矽；及四甲基銨離子。
根據本發明之第2態樣，提供如上述態樣1之研磨用組合物，其進而含有鉀離子。
根據本發明之第3態樣，提供如上述態樣1或2之研磨用組合物，其中以氫氧化四甲基銨換算，於研磨用組合物中之四甲基銨離子含量為0.1~1.4質量%。
根據本發明之第4態樣，提供如上述態樣2或3中任一項之研磨用組合物，其中以氫氧化鉀換算，於研磨用組合物中之鉀離子含量為0.6質量%以下。
根據本發明之第5態樣，提供如上述態樣2至4中任一項之研磨用組合物，其中以氫氧化四甲基銨/氫氧化鉀換算，四甲基銨離子/鉀離子之質量比為0.3以上。
根據本發明之第6態樣，提供如上述態樣1至5中任一項之研磨用組合物，其中上述脂環族樹脂酸為松香。
根據本發明之第7態樣，提供如上述態樣1至6中任一項之研磨用組合物，其進而含有氧化劑。
根據本發明之第8態樣，提供如上述態樣1至7中任一項之研磨用組合物，其進而含有錯合物形成劑。
根據本發明之第9態樣，提供一種半導體積體電路裝置之製造方法，其中該半導體積體電路裝置包含具有凹槽之絕緣層、及形成於該凹槽中之嵌銅配線，上述半導體積體電路裝置之製造方法包括：使用如上述態樣1至8中任一項之研磨用組合物，對在該絕緣層上依序形成有阻障層及銅層之該半導體積體電路裝置用之多層結構體進行研磨，直至與上述銅層鄰接之上述阻障層露出為止。
根據本發明之第10態樣，提供如上述態樣9之半導體積體電路裝置之製造方法，其中上述阻障層含有選自由Ta、TaN、Ti、TiN及Ru所組成之群中之至少一種。
根據本發明之第11態樣，提供如上述態樣9或10之半導體積體電路裝置之製造方法，其中上述多層結構體於上述絕緣層與上述阻障層之間具備覆蓋層。
根據本發明之第12態樣，提供如上述態樣9至11中任一項之半導體積體電路裝置之製造方法，其中上述具有凹槽之絕緣層具有二氧化矽膜或3以下之相對介電常數。
根據本發明，可獲得第1研磨步驟用之新穎的研磨用組合物，其可使第1研磨步驟中之銅配線之研磨速度良好並可消除殘銅之問題，並且可抑制阻障層之研磨速度。
針對研磨半導體積體電路之具有配線用凹槽之表面的銅膜之情形，說明本發明之研磨用組合物之作用。以下，以尤其好之用途即應用於具有銅配線之半導體積體電路裝置的情形為中心進行說明，但本發明之研磨用組合物只要係銅配線研磨用，則當然亦可用於其他情形。又，以下說明係本發明之例示，並未限制本發明之範圍，只要符合本發明之主旨，則其他實施態樣當然亦可屬於本發明之範疇。
本發明之研磨用組合物係於對在絕緣層上經由阻障層而設置之銅層進行研磨，交替地形成嵌銅配線與絕緣層之圖案形成中，進行研磨直至與銅層鄰接之阻障層露出為止之步驟中所用者，即第1研磨步驟用之研磨用組合物。此外，於第1研磨步驟去除銅配線以外之銅部分，於第2研磨步驟中去除阻障層並且於通常情況下研磨絕緣層、必要情況下研磨極少一部分之銅，而形成包含絕緣層與銅層之平坦面。
<所使用之材料>
以下，對本發明中所使用之材料進行說明。研磨前之附圖案晶圓之概略剖面示於圖4(a)。於圖4(a)中，於Si基板1上形成有絕緣層2、阻障層3及配線金屬層(銅層)4。
<絕緣層>
作為絕緣層，可為以下記載之所有構成：使用了四乙氧基矽烷、矽烷等之由電漿化學氣相沈積(plasma chemical vapor deposition，plasma CVD)所得之SiO2 膜，低介電常數材料膜(SiOF膜、有機SOG膜等)，進一步將該等膜與覆蓋層組合之構成。
構成作為本發明之研磨用組合物的研磨對象之一的絕緣層之材料可使用公知之任意者。作為此種材料，可例示二氧化矽膜。作為二氧化矽膜，一般使用包含Si與O之交聯結構、且Si與O之原子數比為1:2者，亦可使用其以外者。作為此種二氧化矽膜，通常已知有使用四乙氧基矽烷(tetraethoxysilane，TEOS)或矽烷氣體(SiH4 )藉由電漿CVD堆積而成者。
又，近年來，以抑制信號之延遲為目的，除該二氧化矽膜之外，將包含相對介電常數為3以下之低介電常數材料之膜用作絕緣層。作為此種低介電常數材料膜，已知有包含氟氧化矽(SiOF)之膜、有機SOG膜(利用Spin on glass(旋塗式玻璃法)所獲得之含有機成分之膜)、多孔二氧化矽膜等低介電常數材料膜或主要由Si-O鍵構成且含有CH3 鍵的有機矽材料(一般表示為SiOC)膜。該等膜亦可較好地用作應用本發明之研磨用組合物之絕緣層。
有機矽材料係由先前技術發展成為製程技術，藉由進行適當之製程調整而可達成適應範圍廣之量產技術。因此，迫切需要對使用該低介電常數材料之膜進行平坦化之技術，可較好地使用本發明之研磨用組合物。
作為低介電常數材料之有機矽材料可列舉：商品名Black Diamond(相對介電常數2.7，APPLIED MATERIALS公司技術)、商品名：Coral(相對介電常數2.7，Novellus Systems公司技術)、Aurora2.7(相對介電常數2.7，日本ASM公司技術)等，尤其好的是使用具有Si-CH3 鍵之化合物。
<覆蓋層>
本發明之研磨用組合物於圖4中未示出而在絕緣層上形成有覆蓋層之情況下亦可較好地使用。例如，亦可應用於如下情況：於低介電常數絕緣層上依序層疊有覆蓋層、阻障層及金屬配線層而成之多層結構中，完全去除覆蓋層後，研磨絕緣層而進行平坦化。
覆蓋層係於絕緣層中使用低介電常數材料之情形時為實現以下目的而設置之層：提高絕緣層與阻障層之密著性，或用作藉由蝕刻而形成用以將金屬配線層嵌埋至化學機械性脆弱之低介電常數絕緣層中的凹槽時的罩材，或防止低介電常數材料之變質。
作為覆蓋層，於絕緣膜中使用作為Low-k(低介電值)材料之SiOC之情形時，一般係使用以矽及氧作為構成要素之膜。作為此種膜，可例示二氧化矽膜。作為二氧化矽膜，一般係使用包含Si與O之交聯結構、且Si與O之原子數比為1:2者，亦可為其以外者。作為此種二氧化矽膜，通常已知有使用四乙氧基矽烷(TEOS)或矽烷氣體(SiH4 )利用電漿CVD堆積而成者。
<阻障層>
所謂阻障層，係指於絕緣層上利用例如濺鍍法而製膜之含有選自由Ta、TaN、Ti、TiN、Ru等所組成之群中的至少一種之層，係以阻止銅自銅層向絕緣層擴散為目的而配置，於本發明中，在銅層之研磨中，亦發揮作為用以找出其配線部露出之時間點之擋止層的作用。
<銅層>
銅層係於絕緣層上經由阻障層而製膜。作為其製膜方法，可例示如下方法：於阻障層製膜後利用濺鍍法製造厚度100nm左右之Cu籽晶層，進而於該Cu籽晶層上利用電解鍍敷法形成Cu層。
根據本發明，於使用銅作為配線用金屬之情形時，可實現高精度之表面平坦化。因此，可獲得具有凹陷或磨蝕較少、平坦性優異之表面狀態之半導體積體電路，對於半導體積體電路之多層化、薄化而言極為有效。其更詳細之說明如下。
通常而言，於研磨大孔徑晶圓之情形時，無法避免面內之膜厚分布或對研磨墊之研磨壓力的不均一等，故難以均勻地研磨面內全面。因此，若對在絕緣層上經由阻障層而設置之銅層進行研磨，則首先晶圓面內之一部分中與銅層鄰接的阻障層露出。繼而，為去除阻障層上之銅膜而遍及晶圓全面繼續進行研磨(稱為過研磨)時，使用先前技術之研磨劑的研磨中存在依序露出之嵌銅配線之凹陷加深的問題。
即，阻障層露出之時間點之凹陷量較大，或結束第1研磨步驟而藉由過研磨去除了剩餘銅層之時間點凹陷量較大而產生不均一，進而，視情形不同亦會發生磨蝕。因此，先前於第2研磨步驟中，於磨去阻障層後，必須進一步研磨絕緣層與銅配線之一部分而將銅配線與絕緣層加工得較為平滑。然而，若加大第2研磨步驟之研磨量，則有由於研磨之面內分布而產生配線凹槽之深度不足的部位、或新產生銅配線之凹陷之虞。此外，所謂磨蝕，於細配線部或密集之配線部容易產生，係指如圖5所示般與無配線圖案之絕緣層部分(全域(Global)部)相比，配線部之絕緣層受到過度研磨，絕緣層局部變薄之現象。亦即，產生較全域部20受到進一步研磨之磨蝕部分18。此外，於圖5中省略阻障層。
相對於此，若使用本案發明之研磨用組合物，則銅配線不會由於過研磨而受到必要以上程度之研磨，故可於第1研磨步驟中不加深凹陷、或不產生磨蝕，留有餘地而進行過研磨。藉此，可獲得以下顯著效果：即便係8吋以上之大孔徑晶圓，亦可藉由過研磨而遍及晶圓面內全面平滑且均勻地去除剩餘銅層，使結束第1研磨步驟之時間點之凹陷量為55nm以下。
進而，於第2研磨步驟中不會過分地研磨絕緣層與銅層而較好，故可使絕緣層、銅層較薄，使溝槽加工量(配線凹槽之磨削量)較淺，減少研磨量。藉此亦可獲得以下效果：可於短時間內進行所有步驟，故可降低成本，且可抑制配線凹槽深度之不均或銅配線之凹陷。
<研磨用組合物>
以下，對本發明之研磨用組合物中可使用之各種材料進行說明。
<錯合物形成劑>
本研磨用組合物亦可含有錯合物形成劑。所謂錯合物形成劑，係指與銅形成錯合物之物質。藉由含有錯合物形成劑，雖然其機理並不明確但銅之研磨速度增大。具體如下。
具有含氮雜環基之羧酸(一元羧酸，多元羧酸)：2-吡啶羧酸、3-吡啶羧酸、4-吡啶羧酸、2,3-吡啶二羧酸、2,4-吡啶二羧酸、2,5-吡啶二羧酸、2,6-吡啶二羧酸、3,4-吡啶二羧酸、3,5-吡啶二羧酸、吡羧酸、2,3-吡二羧酸、2-喹啉羧酸(喹哪啶酸)、3-喹啉羧酸、4-喹啉羧酸、8-喹啉羧酸。
具有胺基之羧酸(胺基酸等)：丙胺酸、甘胺酸、脯胺酸、苯丙胺酸。
具有羥基之羧酸(羥基羧酸等)：乳酸、蘋果酸、檸檬酸、異檸檬酸、酒石酸、甘醇酸、葡萄糖酸、水楊酸。
上述以外之多元羧酸：草酸、丙二酸、琥珀酸、反丁烯二酸、順丁烯二酸、草乙酸、戊二酸、己二酸、檸康酸、衣康酸、二甘醇酸、硫二甘醇酸、鄰苯二甲酸。
具有巰基之羧酸：硫代甘醇酸、硫代水楊酸。
錯合物形成劑特別好的是具有含氮雜環基之多元羧酸或一元羧酸、或者草酸等脂肪族多元羧酸，尤其好的是2-吡啶羧酸、2,3-吡啶羧酸。藉由使用2-吡啶羧酸等具有含氮雜環基之羧酸，特別可發揮如下效果：銅之研磨速度增大，並且防止銅錯合物等附著或殘留於研磨墊上。
本發明之研磨用組合物中之錯合物形成劑的含量較好的是相對於研磨用組合物為0.1~5質量%，尤其好的是0.3~3質量%，進而好的是0.5~1.5質量%。當未達0.1質量%時，有銅之研磨速度下降之虞，當超過5質量%時，有產生銅表面之腐蝕或凹陷之虞。
<脂環族樹脂酸>
本研磨用組合物含有脂環族樹脂酸。所謂樹脂酸係指於天然樹脂中游離或作為酯而存在之有機酸(羧酸)，所謂脂環族樹脂酸係指該樹脂酸中具有脂環結構之化合物(參照共立出版(股)發行「化學大辭典4」之「樹脂酸」之項)。作為本發明中之脂環族樹脂酸，有含有脂環族樹脂酸之天然樹脂、以由天然樹脂純化(亦存在同時引起異構化等之情況)之脂環族樹脂酸作為主成分的純化樹脂酸、作為自天然樹脂萃取之單一化合物的脂環族樹脂酸或其2種以上的混合物等。
作為上述純化樹脂酸，有由松脂等所得之松香、高油、高油松香等。尤其好的是被稱為松香之以松香酸或其異構物、海松脂酸或其異構物、氫化松香酸等脂環族樹脂酸作為主成分的純化樹脂酸，可使用市售之松香作為本發明中之脂環族樹脂酸。又，松香係根據其所來源之天然樹脂的種類不同而所含有之化合物或其組成比例變化，但只要以脂環族樹脂酸作為主成分，則可使用任意種類之松香。
市售之松香中有含有少量之脂肪族樹脂酸者。該脂肪族樹脂酸主要為油酸或亞麻油酸等不飽和高級脂肪酸，其含量相對於松香全體通常為10質量%左右。
作為單一化合物之脂環族樹脂酸有：松香酸，作為松香酸之異構物的新松香酸、長葉松酸、左旋海松脂酸等，作為松香酸之氫化物的二氫松香酸或四氫松香酸，作為松香酸之脫氫化物的脫氫松香酸、開環脫氫松香酸等。此外，有海松脂酸、異海松脂酸、香松膠脂酸、瓔柏酸、二氫貝殼杉萘甲酸等。
於研磨用組合物中，亦可含有2種以上之上述脂環族樹脂酸。松香等純化樹脂酸原本係2種以上之脂環族樹脂酸(單一化合物)的混合物，但本發明中視為1種脂環族樹脂酸。因此，於研磨用組合物中，既可含有2種以上之松香，亦可含有松香與1種以上之作為單一化合物的脂環族樹脂酸。
又，作為脂環族樹脂酸，亦可為上述純化樹脂酸或作為單一化合物之脂環族樹脂酸的衍生物、或者包含其之混合物，上述衍生物為具有至少1個羧基之化合物。作為衍生物，有由天然樹脂所萃取之脂環族樹脂酸以外的對異構化物、氫化物、脫氫化物、多聚物、脂環族樹脂酸之不飽和基進行不飽和化合物(例如順丁烯二酸酐、反丁烯二酸或丙烯酸等不飽和羧酸(或其酸酐))等之狄耳士-阿德爾加成而獲得之改質物等。較好的是選自由順丁烯二酸酐加成物(順丁烯二酸改質物)、反丁烯二酸加成物(反丁烯二酸改質物)、及脫氫化物所組成之群中之1種以上。作為上述脫氫化物，亦包含藉由脫氫而脂環之一部分成為芳香環者。
又，松香酸(包括作為松香酸之異構物的新松香酸、作為松香酸之氫化物的二氫松香酸或四氫松香酸、松香酸之脫氫化物等)之含量較好的是於研磨劑組合物中為0.005~5質量%，進而好的是0.005~2質量%，更好的是0.01~0.5質量%，進而更好的是0.01~0.1質量%，其原因在於可有效地保護銅之表面。
脂環族樹脂酸中亦包括脂環族樹脂酸之鹽。作為脂環族樹脂酸之鹽，較好的是亦被稱為松香的松香之鹼金屬鹽(特別是鉀鹽)、松香之銨鹽、松香之有機胺鹽。又，作為單一化合物之脂環族樹脂酸的鹽例如有如下之鹽，亦可使用該等之2種以上之混合物。松香酸鉀鹽、脫氫松香酸鉀鹽、四氫松香酸鉀鹽、二氫松香酸鉀鹽、海松脂酸鉀鹽，松香酸銨鹽、脫氫松香酸銨鹽、四氫松香酸銨鹽、二氫松香酸鍍鹽、海松脂酸銨鹽，松香酸有機胺鹽、脫氫松香酸有機胺鹽、四氫松香酸有機胺鹽、二氫松香酸有機胺鹽、海松脂酸有機胺鹽。
研磨用組合物藉由含有脂環族脂肪酸而可獲得抑制凹陷量之效果。可獲得此種效果之機理雖不明確，但可認為，該脂環族脂肪酸於研磨時作為如下表面保護劑而發揮作用：與半導體積體電路銅膜之表面發生某些化學作用或物理作用，於銅膜表面形成保護層。該表面保護層並非堅固至完全阻礙銅膜之研磨之程度，於半導體積體電路基板上之銅膜中，於研磨墊之按壓力較大之凸部中進行研磨，於按壓力較小之配線部分之凹部中不進行研磨。可認為藉此而實現高平滑之研磨表面性狀。
研磨用組合物中之脂環族樹脂酸之含量較好的是0.005~5質量%，更好的是0.01質量%~1質量%，進而好的是0.01質量%~0.5質量%。當未達0.005質量%時，可認為銅膜表面之保護作用不充分，於研磨中容易產生腐蝕及凹陷。又，當超過5質量%時，有銅之研磨速度下降之虞。
又，就可使研磨速度良好之觀點而言，錯合物形成劑與脂環族樹脂酸之含量比(質量比)較好的是50：1~10：1，尤其好的是40：1~10：1。
<氧化劑>
氧化劑之機理雖不明確，但其發揮將銅等金屬氧化而生成金屬離子或氧化物之作用。可認為，由利用氧化劑之反應所生成之銅離子與錯合物形成劑形成錯合物，藉此進行研磨。
本發明之研磨用組合物中可添加氧化劑。作為氧化劑，具有氧-氧鍵之過氧化物由於表現出較強之氧化力故較好，上述具有氧-氧鍵之過氧化物藉由熱或光等外部能量而氧-氧鍵解離，生成自由基。作為此種過氧化物系氧化劑之例，可列舉：過氧化氫、過硫酸鹽類、過氧碳酸鹽類、過氧硫酸鹽類、過氧磷酸鹽類等無機過氧化物，或過氧化苯甲醯、氫過氧化第三丁基、氫過氧化異丙苯、氫過氧化二異丙苯、過甲酸、過乙酸等有機過氧化物等。較好之氧化劑為過氧化氫、過硫酸銨或過硫酸鉀。該等氧化劑之中，若使用銨鹽類、特別是過硫酸銨，則可獲得對銅膜之較高之研磨速度，故更好。其次好之氧化劑為過氧化氫及過硫酸鉀。
相對於研磨用組合物之氧化劑的含量較理想的是0.1~5質量%，尤其理想的是0.5~3質量%。當未達0.1質量%時，有銅之研磨速度下降之虞。當超過5質量%時，容易產生銅表面之腐蝕或凹陷。為抑制凹陷並高速地研磨銅膜，較好的是使用選自過硫酸銨、過氧化氫及過硫酸鉀中之至少一種氧化劑。尤其好的是使用過硫酸銨。
<水>
本發明之研磨用組合物中之主要的液狀介質為水，較好的是僅為水或包含水與水溶性溶劑之混合物。作為水，較好的是使用進行離子交換而去除了異物之純水。作為水溶性溶劑，可使用水溶性醇、水溶性多元醇、水溶性酯、水溶性醚等。本發明之研磨用組合物中之液狀介質較好的是僅為水、或含80質量%以上之水的水與水溶性有機溶劑之混合溶劑，最好的是實質上僅包含水。又，本發明之研磨用組合物中之液狀介質之比例較好的是90質量%以上，尤其好的是95質量%以上。較好的是該液狀介質之實質總量係由水構成，於此情形時，本發明之研磨用組合物中之水含量較好的是90質量%以上，尤其好的是95質量%以上。
上述本發明之研磨用組合物之各成分比例係指進行研磨時的組成比例。於在研磨之前稀釋研磨用濃縮組合物而將其稀釋物用於研磨之情形時，上述及後述之各成分之比例係於該稀釋物中之比例。研磨用濃縮組合物通常係以液狀介質(特別是水)稀釋，因此該情形時，液狀介質除外之各成分之相對比例於稀釋之前後通常無變化。
<四甲基銨離子>
已判明，若本研磨組合物包含脂環族樹脂酸，於研磨用組合物中之含量為0.1~1.5質量%、且平均一次粒徑為10~40nm、平均二次粒徑為30~80nm、並且平均二次粒徑×含量在10~40(單位=nm×質量%)範圍內之膠體氧化矽，及四甲基銨離子，則可使第1研磨步驟中之銅配線之研磨速度良好並可抑制阻障層之研磨速度。估計可認為，由於四甲基銨離子具有蓬鬆之立體結構，故陽離子性之四甲基銨離子電荷吸附於在鹼性下帶負電之膠體氧化矽表面，藉此對銅研磨維持所需之最低限度之磨削力，並且亦對阻障層充分降低磨削力。此外，銅層之研磨速度/阻障層之研磨速度(比)較好的是150以上。
四甲基銨離子係藉由將氫氧化四甲基銨添加至本研磨組合物中而獲得。四甲基銨離子之相對離子並無特別限制，但由於四甲基銨化合物本身亦作為後述之pH調整劑而發揮功能，故較好的是考慮最終的pH值而選擇。作為四甲基銨化合物，一般可列舉氫氧化四甲基銨(TMAH，tetramethyl ammonium hydroxide)等。
已判明，以氫氧化四甲基銨換算，於研磨用組合物中之四甲基銨離子含量較好的是0.1~1.4質量%，尤其好的是0.2~1.2質量%。當未達0.1質量%時，則會由於阻障層之研磨速度上升而使相對於銅之阻障層的研磨速度比(銅研磨速度/阻障層研磨速度)變小，於圖案晶圓中容易發生阻障層之薄膜化或阻障層被去除而底層之絕緣膜層露出。
又，當超過1.4質量%時，則會由研磨組合物之pH值上升導致銅膜發生腐蝕或磨削力大幅下降，由此容易產生銅研磨速度之下降或殘銅。
<pH調整劑>
本發明之研磨用組合物之pH值為7.5~12，尤其好的是8~11，進而好的是8.5~10.5，更好的是9~10。若pH值低於7.5，則有本發明之研磨用組合物中所含有的脂環族樹脂酸在研磨用組合物中分離而變得不均一之虞。為高速地研磨銅，較好的是將pH值設為8.0以上。若pH值高於12，則銅膜之腐蝕變得明顯而欠佳。為充分抑制銅膜之研磨殘餘或腐蝕，較好的是將pH值設為11以下。
為了將本發明之研磨用組合物調整為上述pH值，可使用pH調整劑。於向鹼性側調整之情形時，較好的是使用氫氧化鉀或其他鉀化合物、有機胺、氨。可使用該等中之任一種，若使用與銅形成錯離子之有機胺或氨，則可獲得對銅膜之較高研磨速度而較佳。又，當pH調整成較所需pH值更鹼性側後，亦可添加硝酸、硫酸、磷酸等向酸性側調整而調整為所需之pH值。
此外，上述其他鉀化合物並無特別限制，可自公知之物質中適宜選擇。一般可列舉碳酸鉀、乙酸鉀等。
在製備本發明之研磨用組合物之一系列步驟中，混合pH調整劑之步驟之順序不限，但若在不預先製成鹽而含有脂環族樹脂酸等時，於液狀介質中混合pH調整劑而製成呈鹼性之液狀介質(亦可已含有其他成分之一部分或全部)，則脂環族樹脂酸等之溶解至混合變容易並且不易分離，故較佳。
<鉀離子>
於本研磨組合物中，若除上述四甲基銨離子之外共存有鉀離子，則對於提昇研磨劑之濃縮度為有效。於該研磨劑組合物之領域中，將研磨劑濃縮而使用之需求非常高，故其效果較大。
鉀離子係藉由將氫氧化鉀或其他鉀化合物添加至本研磨組合物中而獲得。鉀化合物中之鉀之相對離子並無特別限制，但由於鉀化合物本身作為上述之pH調整劑而發揮功能，故較好的是考慮最終的pH值而選擇。可使用之鉀化合物係如上所述。此外，鉀離子本身當然亦可不來源於pH調整劑。
以氫氧化鉀換算，於研磨用組合物中之鉀離子含量較好的是0.6質量%以下。當超過0.6%時，會產生殘銅抑制效果及阻障膜抑制效果變得不充分之傾向。當該含量為0.1%以下時，雖可充分獲得殘銅抑制效果及阻障膜抑制效果，但有研磨劑之濃縮度變低之傾向。就研磨劑濃縮之觀點而言，更好的是含有0.2%以上。
此外，以氫氧化四甲基銨/氫氧化鉀換算，四甲基銨離子/鉀離子之質量比較好的是0.3以上，更好的是3以上。0.3以上之範圍可容易地同時獲得充分的阻障層研磨速度之抑制效果與充分的殘銅之消除效果。
<研磨粒>
調配於本發明之研磨用組合物中之研磨粒係膠體氧化矽。於氧化矽之中，膠體氧化矽就分散性、穩定性、研磨力等方面而言更為優異。
膠體氧化矽之平均一次粒徑為10~40nm，平均2次粒徑為30~80nm。當平均2次粒徑超過80nm時，研磨粒之粒徑過大，提高研磨粒之濃度變困難，當未達30nm時，研磨速度之提昇變困難。較好的是在30~70nm之範圍內。
又，研磨粒之比表面積較好的是30~300m2 /g，更好的是在60~260m2 /g之範圍內。若比表面積未達30m2 /g則平均一次粒徑過大，若比表面積超過300m2 /g則一次粒徑過小。研磨粒之平均一次粒徑不過小，由此可獲得充分之研磨速度，平均一次粒徑不過大，由此可獲得平滑且平坦之研磨面。
關於相對於本發明之研磨用組合物之研磨粒的含量，就藉由與四甲基銨離子共同動作而可兼顧殘銅與研磨速度之方面而言，已判明較好的是於研磨用組合物中之含量為0.1~1.5質量%、且平均一次粒徑為10~40nm、平均二次粒徑為30~80nm、並且平均二次粒徑×含量在10~40(單位：nm×質量%)之範圍內的膠體氧化矽。
研磨粒之含量更好的是0.1~0.75質量%。平均二次粒徑×含量特別是在10~25之範圍內為更好。
關於研磨速度，可認為，相對於化學作用起支配性作用之銅，機械作用起支配性作用之阻障層研磨中，研磨速度依存於研磨粒尺寸，尺寸小時研磨速度較慢，若變大則有研磨速度上升之傾向。關於銅層之研磨殘餘，可認為其依存於平均二次粒徑尺寸，有尺寸小時容易殘留、尺寸大時不易殘留之傾向。因此，為無殘銅且維持銅層之研磨速度、降低阻障層研磨速度，平均二次粒徑×含量為必要條件，作為其理由，估計可認為其原因在於：若即便平均二次粒徑較小但濃度仍較高，則表現出與平均二次粒徑更大之情形相同之效果，相反，若即便平均二次粒徑較大但濃度仍較低，則表現出與平均二次粒徑更小之情形相同之效果。此外，若超出該等任一者之範圍的下限或上限，則阻障層之研磨速度會變大，或產生殘銅之問題。
<防銹劑>
本研磨用組合物較好的是含有防銹劑。作為防銹劑，具體而言，就特別可防止凹坑之觀點考慮，較好的是咪唑衍生物。所謂咪唑衍生物，具體而言係咪唑及以下的衍生物：對於咪唑，下式所示之1~5位可經甲基取代，4、5位亦可成為可帶有取代基的苯環之一部分。
作為咪唑衍生物，具體可列舉：苯并咪唑、咪唑、1-甲基咪唑、2-甲基咪唑、4-甲基咪唑、1,2-二甲基咪唑等。該等物質可單獨使用，亦可將2種以上混合而使用。就研磨特性之方面而言，咪唑衍生物相對於研磨用組合物之總質量較好的是含有0.001~0.5%，更好的是含有0.003~0.3%。
<其他成分>
本發明之研磨方法所用之研磨用組合物中，只要不違反本發明之主旨，則除上述成分之外亦可適宜調配還原劑、黏度調整劑、分散劑、防腐劑等。其中，該等之含量通常較好的是合計為10質量%以下，尤其好的是5質量%以下，進而好的是3質量%以下。
以上述方式構成之研磨用組合物可使第1研磨步驟中之銅配線之研磨速度良好並可消除殘銅之問題，且可抑制阻障層之研磨速度。因此，可獲得具有非常平坦之表面狀態的半導體積體電路表面，對於半導體積體電路之多層化、薄化而言極為有效。
本研磨用組合物就黏度較低之方面而言較好。黏度於CMP之類的技術領域中係較預想更重要之要素。亦即，一般而言，將研磨時之條件設為固定對於進行穩定之研磨而言非常重要。然而，若研磨用組合物之黏度過高，則可能會在研磨劑之輸送系統中發生堵塞、或研磨劑殘留。因此，是否可於長時間之研磨中一直以相同條件進行研磨，多取決於研磨劑之黏度。此外，為了使黏度良好，較好的是不含有水溶性高分子，具體而言，於研磨用組合物中為0.1質量%以下、尤其為0.05質量%以下、進而為0.03質量%以下時，可防止過分地降低研磨速度而較好。所謂水溶性高分子，係指分子量為5000以上之水溶性之高分子。
本發明之研磨用組合物適合於作為研磨劑而研磨在具有配線用之凹槽之表面上所形成的銅膜。亦可於本發明之研磨用組合物中進而添加其他構成成分而用作研磨劑。更具體而言，可使銅配線之研磨速度良好並可消除殘銅之問題，且可抑制阻障層之研磨速度，因此，於例如利用金屬鑲嵌法形成銅配線之半導體積體電路裝置之製造方法中可有效地抑制凹陷或磨蝕之加深，故可獲得具有非常平坦之表面狀態之半導體積體電路表面。
<研磨方法>
本發明之研磨用組合物較好的是用於以下之研磨方法中：其係用以進行對在絕緣層上經由阻障層而設置之銅層進行研磨，交替地形成嵌銅配線與絕緣層之圖案形成者；且其包括：第1研磨步驟，利用上述研磨用組合物即第1研磨用組合物進行研磨；及第2研磨步驟，其後，對在絕緣層上經由阻障層而設置之銅層進行研磨而交替地形成嵌銅配線與絕緣層之圖案形成中，利用第2研磨用組合物進行研磨。
藉由分開使用該等兩種研磨用組合物之本研磨方法，於使用銅作為配線用金屬之情形時，可面內均一性良好地實現凹陷或磨蝕較少的非常平坦之表面。因此，對於半導體積體電路之多層化、薄化而言極為有效。
上述第1研磨步驟與第2研磨步驟一般而言較好的是於第1研磨步驟之後立即進行第2研磨步驟，由此完成研磨，視需要亦可在第1研磨步驟與第2研磨步驟之間、第1研磨步驟之前或第2研磨步驟之後包括其他步驟。第1研磨步驟之結束時間、第2研磨步驟之開始時間及結束時間並無特別限制，可視研磨實際情況而適宜決定，通常較好的是於在絕緣層上經由阻障層而設置之銅層於配線以外之部分被去除之時間點停止第1研磨步驟，進入第2研磨步驟，在獲得預定之表面平坦性之時間點停止第2研磨步驟。即，於第1研磨步驟中去除銅配線以外之銅之部分，於第2研磨步驟中去除阻障層並且於通常情況下研磨絕緣層、必要情況下研磨極少一部分之銅，而形成包含絕緣層與銅層之平坦面。
[實施例]
以下使用實施例對本發明進行說明，但本發明不限定於以下之記載。例6~11、13~15、17~20、26~29、31~34及39~42為實施例，例1~5、12、16、21~25、30及35~38為比較例。
例1~42之各例之研磨用組合物的組成係如表1~4中歸納所述。各成分之含量係以相對於所混合之研磨用組合物總體的質量%而記載。pH值係利用橫河電機公司製造之pH計、pH81-11進行測定。
膠體氧化矽之平均一次粒徑係由利用BET(brunauer-emmett-tellern method，布厄特法)所得之比表面積換算而求出。
又，膠體氧化矽之平均二次粒徑係使用NIKKISO公司製造之Microtrac UPA-ST150粒度分析計藉由動態光散射法進行測定。測定樣本係以純水稀釋至於測定中可獲得適當之散射、反射光強度的裝置所規定之適當濃度範圍內而進行測定。
研磨用組合物係以如下方式製作：將預定量之作為錯合物形成劑的2-吡啶羧酸添加至離子交換水中，其次，視需要添加作為pH調整劑之氫氧化鉀及氫氧化四甲基銨以達到如表1~4所記載之pH值，充分攪拌。進而，一面攪拌一面添加荒川化學公司製造之產品名：KR614(含有約80%之脫氫松香酸之松香)、平坦性改善劑油酸、及作為氧化劑之APS(過硫酸銨)，其次添加作為研磨粒之膠體氧化矽。此外，除氫氧化鉀以外不存在鉀離子之供給源，除氫氧化四甲基銨以外不存在四甲基銨離子之供給源。
研磨用組合物之研磨特性係利用下述方法進行評價。
<被研磨物>
作為被研磨物，係使用毯覆式晶圓與附圖案晶圓。
作為毯覆式晶圓，為評價第1研磨步驟中之銅配線之研磨速度，而使用在Si基板上以濕式鍍敷而成膜有厚度為1500nm之銅膜的8吋晶圓(Sematech公司製造000CUR015)。
對於阻障層之研磨速度之評價用，係使用在Si基板上以濺鍍而成膜有厚度為300nm之鉭膜的8吋晶圓(山一公司製造)。
作為附圖案晶圓，係使用Sematech公司製造之8吋晶圓(商品名：854CMP225)。研磨前之附圖案晶圓之概略剖面示於圖4(a)。該附圖案晶圓係於形成在Si基板1上之形成有嵌埋配線所嵌入之凹部及凸部的包含SiO2 的絕緣層2上，層疊包含藉由濺鍍而成膜之厚度為25nm之鉭膜的阻障層3、以及包含進一步於該阻障層3上藉由濺鍍法而製膜之100nm銅籽晶層與藉由濕式鍍敷而成膜之預定膜厚之銅膜的配線金屬層4，而形成配線寬度為100μm至180nm之各種寬度之配線圖案。
<研磨特性之評價>
作為研磨機，係使用APPLIED MATERIALS公司製造之全自動CMP裝置MIRRA。作為研磨墊，係使用2層墊IC1400之XYK-groove(Nitta Haas公司製造)，並使用MEC100-PH3.5L(三菱綜合材料公司製造)進行調整。
研磨係將研磨用組合物之供給速度設為200ml/分，將研磨頭(Head)及研磨壓盤(Platen)之轉速分別設為123rpm、117rpm，將研磨壓力設為1.5psi即10.4kPa來進行。
(1)完整膜(未經圖案化之平坦膜)之研磨速度
使用毯覆式晶圓之銅研磨速度及鉭研磨速度之測定係使用膜厚計RS-75(KLA-Tencor公司製造)進行。即，對於銅之毯覆式晶圓及鉭之毯覆式晶圓，測定研磨前之膜厚及研磨1分鐘後之膜厚，根據其差而分別求出銅研磨速度(nm/分)及鉭研磨速度(nm/分)。
銅研磨速度較好的是400nm/分以上，鉭之研磨速度較好的是5nm/分以下。
(2)銅層之研磨殘餘之評價
附圖案晶圓之研磨係一面利用光學式研磨終點檢測法監控研磨終點一面進行。即，自伴隨著研磨之進行而包含鉭之阻障層開始露出所產生之反射率的下降基本停止而達到固定值之研磨終點起，進一步進行相當於研磨終點時間之20%的過(Over)研磨。
此後，利用SEM(Scanning Electron Microscope，掃描式電子顯微鏡)照片進行評價。具體而言，將加速電壓設為2KV，以2000倍之倍率對整個面檢查於線寬為0.18μm之銅線間部分是否有銅殘留。將3名觀察者之觀察結果中完全觀察不到殘銅之情況評價為「無」，將即便殘銅較少亦觀察到的情況評價為「有」。
評價結果示於表1~4中。
實施例係全部無殘銅，且阻障層之研磨速度亦全部良好，為5nm/分以下。進而，銅配線之研磨速度/阻障層之研磨速度之比亦良好，為180~674。
相對於此，不含有THAM之例1~5、21~25、37、38(有一部分在平均二次粒徑×含量之範圍外)產生了殘銅，或銅配線之研磨速度/阻障層之研磨速度之比為179以下。
根據例4、5、22~24、37之結果可理解，即便滿足脂環族樹脂酸及研磨粒之必要條件，但若不存在THAM，則銅配線之研磨速度/阻障層之研磨速度之比不充分。
又，膠體氧化矽量及平均二次粒徑×含量超出下限之例12中，雖然銅配線之研磨速度/阻障層之研磨速度之比增大，但產生了殘銅。
進而，膠體氧化矽之平均二次粒徑×含量超出上限之例16、35、36中，雖無殘銅，但銅配線之研磨速度/阻障層之研磨速度之比變小。
進而，不添加氫氧化鉀、且膠體氧化矽之平均二次粒徑×含量超出下限之例30中，雖然銅配線之研磨速度/阻障層之研磨速度之比增大，但產生了殘銅。
此外，所有實施例與比較例中凹陷為55nm以下。
關於膠體氧化矽，若於研磨用組合物中之含量為0.1~1.5質量%、且平均一次粒徑為10~40nm、平均二次粒徑為30~80、並且平均二次粒徑×含量在10~40之範圍內，則可使第1研磨步驟中之銅配線之研磨速度良好並可抑制阻障層之研磨速度。
參照特定之實施態樣詳細說明了本發明，但業者應明確，可不偏離本發明之精神及範圍而加以各種變更或修正。
本申請案係基於2008年11月10日申請之日本專利申請案2008-287404及2009年4月21日申請之日本專利申請案2009-102942，其內容以參照之方式而併入至本申請案中。
 [產業上之可利用性]
根據本發明，可獲得第1研磨步驟用之新穎的研磨用組合物，其可使第1研磨步驟中之銅配線之研磨速度良好並可解決殘銅之問題，並且可抑制阻障層之研磨速度。
1．．．Si基板
2．．．絕緣層
3．．．阻障層
4．．．配線金屬層
6．．．嵌銅配線
7．．．凹陷量
8．．．銅膜之初期膜厚
9．．．銅膜之初期階差
17．．．凹陷部分
18．．．磨蝕部分
19．．．最大階差
20．．．全域部
21．．．殘銅
22．．．無殘銅之部分
23．．．配線密度高之部位
圖1係示意性地表示有殘銅之部分與無殘銅之部分相比成凸起狀態之剖面圖；
圖2係示意性地表示於配線密度高之部位有殘銅之狀態之剖面圖；
圖3係示意性地表示將圖2狀態之剖面供於第2研磨步驟後之狀態的剖面圖；
圖4(a)至(c)係於嵌銅配線形成步驟中之CMP步驟前後的附圖案晶圓之模式性剖面圖；圖4(a)係研磨前之半導體積體電路之剖面圖，圖4(b)係由於研磨而產生了凹陷之半導體積體電路之剖面圖，圖4(c)係經理想研磨之半導體積體電路的研磨後之剖面圖；及
圖5係用以說明磨蝕之附圖案晶圓之概略剖面圖。
21．．．殘銅
22．．．無殘銅之部分

Claims (9)

  1. 一種研磨用組合物，其係用於對隔著阻障層設置在絕緣層上之銅層進行研磨，交替地形成嵌銅配線與絕緣層之圖案形成中，進行研磨直至與上述銅層鄰接之上述阻障層露出為止之步驟中者；且其包含：脂環族樹脂酸；於研磨用組合物中之含量為0.1~1.5質量%，且平均一次粒徑為10~40nm，平均二次粒徑為30~80nm，且平均二次粒徑×含量在10~40之範圍內之膠體氧化矽；四甲基銨離子；及鉀離子；以氫氧化鉀換算，於研磨用組合物中之鉀離子含量為0.2質量%以上、0.6質量%以下；以氫氧化四甲基銨/氫氧化鉀換算，四甲基銨離子/鉀離子之質量比為0.3以上。
  2. 如請求項1之研磨用組合物，其中以氫氧化四甲基銨換算，於研磨用組合物中之四甲基銨離子含量為0.1~1.4質量%。
  3. 如請求項1之研磨用組合物，其中上述脂環族樹脂酸為松香。
  4. 如請求項1之研磨用組合物，其進而含有氧化劑。
  5. 如請求項1之研磨用組合物，其進而含有錯合物形成劑。
  6. 一種半導體積體電路裝置之製造方法，其中 該半導體積體電路裝置包含具有凹槽之絕緣層、及形成於該凹槽中之嵌銅配線；上述半導體積體電路裝置之製造方法包括：使用如請求項1之研磨用組合物，對在該絕緣層上依序形成有阻障層及銅層之該半導體積體電路裝置用之多層結構體進行研磨，直至與上述銅層鄰接之上述阻障層露出為止。
  7. 如請求項6之半導體積體電路裝置之製造方法，其中上述阻障層含有選自由Ta、TaN、Ti、TiN及Ru所組成之群中之至少一種。
  8. 如請求項6之半導體積體電路裝置之製造方法，其中上述多層結構體於上述絕緣層與上述阻障層之間具備覆蓋層。
  9. 如請求項6之半導體積體電路裝置之製造方法，其中上述具有凹槽之絕緣層具有二氧化矽膜或3以下之相對電容率。
TW098133642A 2008-11-10 2009-10-02 A polishing composition, and a method for manufacturing a semiconductor integrated circuit device TWI457423B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008287404 2008-11-10
JP2009102942 2009-04-21

Publications (2)

Publication Number Publication Date
TW201018721A TW201018721A (en) 2010-05-16
TWI457423B true TWI457423B (zh) 2014-10-21

Family

ID=42152793

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098133642A TWI457423B (zh) 2008-11-10 2009-10-02 A polishing composition, and a method for manufacturing a semiconductor integrated circuit device

Country Status (7)

Country Link
US (1) US8304346B2 (zh)
EP (1) EP2352167B1 (zh)
JP (1) JP5533664B2 (zh)
KR (1) KR20110090920A (zh)
CN (1) CN102210013B (zh)
TW (1) TWI457423B (zh)
WO (1) WO2010052983A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5381701B2 (ja) * 2007-02-27 2014-01-08 日立化成株式会社 金属用研磨液及び研磨方法
JP5613067B2 (ja) * 2011-01-27 2014-10-22 日本化学工業株式会社 半導体ウエハ研磨用組成物、その製造方法、及び研磨方法
JP6050934B2 (ja) * 2011-11-08 2016-12-21 株式会社フジミインコーポレーテッド 研磨用組成物並びにそれを用いた研磨方法及び基板の製造方法
WO2013098657A1 (en) * 2012-01-01 2013-07-04 Ramot At Tel-Aviv University Ltd. Nanostructure and process of fabricating same
CN103205205B (zh) * 2012-01-16 2016-06-22 安集微电子（上海）有限公司 一种碱性化学机械抛光液
CN104371553B (zh) * 2013-08-14 2017-10-13 安集微电子（上海）有限公司 一种化学机械抛光液以及应用
CN104371551B (zh) * 2013-08-14 2018-01-12 安集微电子（上海）有限公司 一种碱性阻挡层化学机械抛光液
CN104371552B (zh) * 2013-08-14 2017-09-15 安集微电子（上海）有限公司 含硅有机化合物在延长化学机械抛光液中研磨颗粒稳定性中的应用
CN104371550B (zh) * 2013-08-14 2018-02-09 安集微电子（上海）有限公司 一种用于抛光硅材料的化学机械抛光液
CN104745087B (zh) * 2013-12-25 2018-07-24 安集微电子（上海）有限公司 一种化学机械抛光液以及抛光方法
CN104745083B (zh) * 2013-12-25 2018-09-14 安集微电子（上海）有限公司 一种化学机械抛光液以及抛光方法
CN105097425A (zh) * 2014-04-18 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种化学机械研磨的方法
CN105802511A (zh) * 2014-12-29 2016-07-27 安集微电子（上海）有限公司 一种化学机械抛光液及其应用
US10147619B2 (en) * 2015-08-27 2018-12-04 Toshiba Memory Corporation Substrate treatment apparatus, substrate treatment method, and etchant
US10138396B2 (en) * 2015-09-30 2018-11-27 Fujimi Incorporated Polishing composition
JP6646436B2 (ja) * 2015-12-21 2020-02-14 花王株式会社 シリカ分散液の製造方法
JPWO2018088370A1 (ja) * 2016-11-09 2019-10-03 株式会社フジミインコーポレーテッド 研磨用組成物及びシリコンウェーハの研磨方法
CN115820127A (zh) * 2022-11-07 2023-03-21 上海交通大学 一种适用于铜钴互连结构的化学机械抛光液及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040226918A1 (en) * 2003-04-24 2004-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Polymeric particle slurry system and method for improved planarity
EP0967260B1 (en) * 1998-06-22 2005-05-11 Fujimi Incorporated Method of polishing a silicon wafer using a polishing composition and a surface treating composition
EP1965417A1 (en) * 2005-12-21 2008-09-03 Asahi Glass Company, Limited Polishing composition, polishing method, and method for forming copper wiring for semiconductor integrated circuit
US20080261400A1 (en) * 2005-12-21 2008-10-23 Asahi Glass Company, Limited Polishing composition, polishing method, and method for forming copper wiring for semiconductor integrated circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030061766A1 (en) * 2000-03-31 2003-04-03 Kristina Vogt Polishing agent and method for producing planar layers
JP3440419B2 (ja) * 2001-02-02 2003-08-25 株式会社フジミインコーポレーテッド 研磨用組成物およびそれを用いた研磨方法
DE10164262A1 (de) * 2001-12-27 2003-07-17 Bayer Ag Zusammensetzung für das chemisch-mechanische Polieren von Metall- und Metall/Dielektrikastrukturen
US7513920B2 (en) * 2002-02-11 2009-04-07 Dupont Air Products Nanomaterials Llc Free radical-forming activator attached to solid and used to enhance CMP formulations
JP4776269B2 (ja) * 2005-04-28 2011-09-21 株式会社東芝 金属膜ｃｍｐ用スラリー、および半導体装置の製造方法
JPWO2007060869A1 (ja) * 2005-11-24 2009-05-07 Jsr株式会社 化学機械研磨用水系分散体および化学機械研磨方法
US20070249167A1 (en) * 2006-04-21 2007-10-25 Cabot Microelectronics Corporation CMP method for copper-containing substrates
JP2008251939A (ja) * 2007-03-30 2008-10-16 Fujifilm Corp 金属用研磨液及びそれを用いた研磨方法
JP2008287404A (ja) 2007-05-16 2008-11-27 Hitachi Ltd 読み出しによる非アクセスメモリセルのデータ破壊を検出及び回復する装置、及びその方法
EP2161737A4 (en) * 2007-06-20 2010-06-23 Asahi Glass Co Ltd POLISHING COMPOSITION AND METHOD FOR MANUFACTURING INTEGRATED SEMICONDUCTOR ELEMENT COMPONENTS
JP2009102942A (ja) 2007-10-25 2009-05-14 Asahi Bussan Kk 節水具

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0967260B1 (en) * 1998-06-22 2005-05-11 Fujimi Incorporated Method of polishing a silicon wafer using a polishing composition and a surface treating composition
US20040226918A1 (en) * 2003-04-24 2004-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Polymeric particle slurry system and method for improved planarity
EP1965417A1 (en) * 2005-12-21 2008-09-03 Asahi Glass Company, Limited Polishing composition, polishing method, and method for forming copper wiring for semiconductor integrated circuit
US20080261400A1 (en) * 2005-12-21 2008-10-23 Asahi Glass Company, Limited Polishing composition, polishing method, and method for forming copper wiring for semiconductor integrated circuit

Also Published As

Publication number Publication date
EP2352167A4 (en) 2013-06-19
EP2352167B1 (en) 2017-02-15
US8304346B2 (en) 2012-11-06
JP5533664B2 (ja) 2014-06-25
KR20110090920A (ko) 2011-08-10
JPWO2010052983A1 (ja) 2012-04-05
US20110212621A1 (en) 2011-09-01
TW201018721A (en) 2010-05-16
WO2010052983A1 (ja) 2010-05-14
EP2352167A1 (en) 2011-08-03
CN102210013B (zh) 2014-07-09
CN102210013A (zh) 2011-10-05

Similar Documents

Publication Publication Date Title
TWI457423B (zh) A polishing composition, and a method for manufacturing a semiconductor integrated circuit device
JP4277930B2 (ja) 研磨用組成物、研磨方法および半導体集積回路用銅配線の作製方法
JP5327427B2 (ja) 化学機械研磨用水系分散体調製用セット、化学機械研磨用水系分散体の調製方法、化学機械研磨用水系分散体および化学機械研磨方法
TWI387642B (zh) 化學機械研磨用水系分散體及化學機械研磨方法，暨用以調製化學機械研磨用水系分散體之套組
WO2010024404A1 (ja) 研磨用組成物および半導体集積回路装置の製造方法
TW201336977A (zh) 用於鈷應用之漿料
JP2012004588A (ja) 銅基材に有益な化学機械的研磨スラリー
KR20070001994A (ko) 연마제 및 연마 방법
US20100099259A1 (en) Polishing composition and method for manufacturing semiconductor integrated circuit device
JP5333744B2 (ja) 化学機械研磨用水系分散体、化学機械研磨方法および化学機械研磨用水系分散体の製造方法
JP2008124377A (ja) 化学機械研磨用水系分散体および化学機械研磨方法、ならびに化学機械研磨用水系分散体を調製するためのキット
JP2006287207A (ja) 化学機械研磨用水系分散体および化学機械研磨方法、ならびに化学機械研磨用水系分散体を調製するためのキット
JP2006352096A (ja) 化学機械研磨用水系分散体および化学機械研磨方法、ならびに化学機械研磨用水系分散体を調製するためのキット
US20050009714A1 (en) Process and slurry for chemical mechanical polishing
JP2010161201A (ja) 化学機械研磨用水系分散体およびそれを用いた化学機械研磨方法、化学機械研磨用水系分散体の製造方法
TW201331349A (zh) 化學機械研磨用水系分散體及化學機械研磨方法
JP5413571B2 (ja) 化学機械研磨用水系分散体およびその製造方法、ならびに化学機械研磨方法
JP4984032B2 (ja) 化学機械研磨用水系分散体および化学機械研磨方法
JP2013065858A (ja) 化学機械研磨用水系分散体および化学機械研磨方法、ならびに化学機械研磨用水系分散体を調製するためのキット
JP5333742B2 (ja) 化学機械研磨用水系分散体およびその製造方法、ならびに化学機械研磨方法
JP2006287002A (ja) 化学機械研磨用水系分散体及び化学機械研磨方法
JP2010028078A (ja) 化学機械研磨用水系分散体およびその製造方法、ならびに化学機械研磨方法
JP2007273621A (ja) 化学機械研磨用水系分散体および化学機械研磨方法
JP2010028075A (ja) 化学機械研磨用水系分散体およびその製造方法、ならびに化学機械研磨方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees