TWI447842B - 判定對準誤差的裝置、器件和方法 - Google Patents

判定對準誤差的裝置、器件和方法 Download PDF

Info

Publication number
TWI447842B
TWI447842B TW100143195A TW100143195A TWI447842B TW I447842 B TWI447842 B TW I447842B TW 100143195 A TW100143195 A TW 100143195A TW 100143195 A TW100143195 A TW 100143195A TW I447842 B TWI447842 B TW I447842B
Authority
TW
Taiwan
Prior art keywords
map
alignment
stress
contact surface
strain
Prior art date
Application number
TW100143195A
Other languages
English (en)
Other versions
TW201234516A (en
Inventor
Markus Wimplinger
Original Assignee
Ev Group E Thallner Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ev Group E Thallner Gmbh filed Critical Ev Group E Thallner Gmbh
Publication of TW201234516A publication Critical patent/TW201234516A/zh
Application granted granted Critical
Publication of TWI447842B publication Critical patent/TWI447842B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67259—Position monitoring, e.g. misposition detection or presence detection

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Length Measuring Devices By Optical Means (AREA)

Description

判定對準誤差的裝置、器件和方法
本發明係關於一種如請求項1所主張之用於判定局部對準誤差(歸因於在一第一基板接合至一第二基板時該第一基板相對於該第二基板之應變及/或畸變而引起)之裝置。此外，本發明係關於一種用於偵測及/或預測畸變、尤其用於對準影響基板之畸變及基板之器件，以及一種如請求項4所主張之用於對準一第一基板之第一接觸表面與一第二基板之一第二接觸表面及/或檢驗該對準之器件，及一種如請求項8所主張之方法。此外，本發明係關於如請求項9或10所主張之一用途。
在早期歐洲專利申請案09012023.9中，對準期間存在之基本問題描述於1至3頁。
歸因於變得越來越重要之3D技術與發展小型化組合，在結合程序中實施一校正對準程序變得越來越重要，尤其與在實際結合程序前經由一可分離連接使晶圓互相連接之一所謂預結合步驟耦合。此主要在申請案中係重要的，其中對於晶圓上的所有位置需要優於2微米之對準精確度。對準技術及預結合程序之精確度之重要性及需求大幅增加以達到小於1微米(尤其小於0.5微米或小於0.25微米)之所需精確度。
基於結構變得越來越小，但同時晶圓變得越來越大之事實，在對準標記附近可有彼此對準良好之結構，而在晶圓之其他位置處，該等結構彼此無法正確地接合或彼此至少未最佳接合。為使該晶圓之兩側上的結構彼此最佳接合，正在開發耦合至經非常好監測及最佳化之結合技術(尤其預結合技術)之非常複雜對準技術。
當前技術意欲每次將一些對準標記記錄於兩個晶圓之一側上及隨後使用此等對準標記來對準該兩個晶圓且結合該兩個晶圓。此時取決於用於對準之各自技術而可產生若干問題。
歐洲申請案EP 09012023.9之申請者已申請一種方法，使用該方法可量測一晶圓之整個表面以獲得關於各晶圓之表面上的結構之位置之資訊。
本發明之目標在於開發一種通用器件或一種通用方法，使得尤其關於晶圓之整個表面之較高偵測達成更準確對準且最小化偵測位置或稍後對準時之誤差。此外，本發明之目標在於增加偵測位置及晶圓之對準時的處理量。
此目標係藉由技術方案1、4及8之特徵而達成。於獨立技術方案中給定本發明之有利開發。說明書中所給定之該等特徵之至少兩者、技術方案及/或圖之所有組合亦落入本發明之框架中。在所給定之值之範圍中，所指示之限制內的值亦被揭示為邊界值且主張於任意組合中。
本發明係基於在對準基板之前、對準基板期間及/或對準基板之後記錄該等基板(尤其晶圓)之位置圖、應變圖及/或應力圖之觀點，尤其透過該等基板之至少一者之至少一透明區域以觀察其等且視情況尤其現場校正該兩個基板對於彼此之相對位置而對準。
圖被定義為沿著一表面之該等基板之某些X-Y位置處的性質，尤其值。
基本觀點在於：在接合該等基板之後判定沿著該等基板之至少一者之應變值之至少一應變圖，且以該等經判定之應變值可判定局部對準誤差。局部對準誤差較佳係關於局部結構或該等基板之局部結構群組。
如本發明所主張，該基板或該兩個基板之一位移圖係為由接合該等基板所引起之位移作準備。該等位移尤其係由該等基板之畸變及/或應變而引起。
該基本觀點在於能估計尤其在各自基板上的複數個局部位置處(較佳在該各自基板之一位置圖所指定之位置處)之由預結合步驟或接合步驟所引入之畸變有多嚴重(→畸變向量)。可使用透明視窗量測在預結合之後實際所達成之對準精確度，但如下文所描述，歸因於此等畸變可降級結果，故此指示關於整個晶圓上的實際所達成之精確度之僅一小部分。由於該等晶圓對紅外線輻射不透明，故無法直接量測對準精確度。根據本發明，此經由偵測應力圖及/或應變圖而估計。
一重要態樣在於：一較佳實施例中，如本發明所主張之裝置(或量測器件)經提供與對準器件分離作為一獨立模組。
在一較佳實施例中，該模組分割為如下：
1)用於在接合(結合或預結合)前偵測一應力圖及/或應變圖之模組
2)尤其根據歐洲專利申請案EP 09012023.9之對準模組。但晶圓對準亦可使用僅兩個對準標記而發生。在此情況中，位置圖將藉由真實量測而偵測，但亦可基於晶圓佈局而已知。
3)用於在結合之後偵測應力圖之至少一量測模組。
除本申請案以外，如本發明所主張，在本發明之下文中同樣描述之另一實施例亦可想到，其中該兩個晶圓之一者未大規模結構化(亦即，具有最大對準標記)。在此情況中，能估計結構化之晶圓之畸變係一問題。在此實例中，沒有「經量測之」位置圖，但僅有關於曝露場之現有畸變之資訊或資料及關於此等曝露場位於該晶圓上之資訊。此等資料被「讀取」且一方面自晶圓佈局(位置)已知。用適於此目的之一量測器件量測該等已現有之畸變(出於此目的，通常使用微影系統)。
在此實施例中，可能對對準(準確對準)(該等晶圓之一者未大規模結構化)關注較少，但僅結構化之晶圓之畸變係相關的。兩個晶圓之間的對準此處僅為不精確對準(機械的-邊緣至邊緣)或為光學對準(經由應用至未大規模結構化之晶圓之對準標記)。
然而，對光學對準之需求通常相當低。
於有利版本中記錄/偵測該等位置圖，如本文再次描述之早期申請案EP 09012023.9中。
早期申請案EP 09012023.9描述一種方法，其中可在獨立於該等基板之移動之至少一X-Y座標系統中偵測或量測待對準之兩個基板之對準鍵之X-Y位置，使得可藉由一第二基板之相關對準鍵之相關性使一第一基板之對準鍵對準於對應對準位置。因此，準備待對準之各基板之一位置圖。
換言之：尤其完全在一X方向及Y方向上，該器件使用用於偵測基板之移動之構件，該等構件指定至少一固定(尤其局部固定)參考點及因此至少在一X方向及Y方向上致使能夠準確對準該等對應對準鍵。
可依下列步驟記錄該位置圖：
-　配置一第一X-Y平面中的第一接觸表面及平行於該第一平面X-Y之一第二X-Y平面中的第二接觸表面，
-　藉由第一偵測構件偵測沿著獨立於該第一基板之移動之一第一X-Y座標系統中的第一接觸表面定位之第一對準鍵之X-Y位置及藉由第二偵測構件偵測沿著第二接觸表面定位且對應於獨立於該第二基板之移動之一第二X-Y座標系統中的該第一對準鍵之第二對準鍵之X-Y位置，
-　對準基於該等第一X-Y位置判定之一第一對準位置中的第一接觸表面且對準相對於該第一接觸表面鋪置且基於該等第二X-Y位置判定之一第二對準位置中的第二接觸表面。
相反，若此處未描述任何事物，則此亦尤其應用於記錄及移動平台上的晶圓及座標系統及可用於記錄/偵測應變圖及/或應力圖之其等彼此之間的關係。
藉由組合位置圖、應變圖及/或應力圖(尤其結合透明區域)，尤其在預結合步驟之後或在預結合步驟期間，可偵測在接觸晶圓之後或歸因於接觸晶圓而引起之有缺陷對準且可再次使該等晶圓彼此分離或可自生產程序分離其等。
一問題在於：藉由現有技術，按照慣例，僅偵測一非常有限之對準標記數。按照慣例，僅使用2個對準標記實施對準。接著此可導致上文所描述之反效應：該等對準標記之位置處及直接鄰近於該等對準標記之區域中的位置處的對準可為良好的，而該晶圓之剩餘區域中的對準可能為不適當的。
另一問題在於：取決於預結合該等晶圓時及最後結合該等晶圓時兩者中的經選擇之結合程序，機械畸變可發生於一或兩個晶圓上，其可局部或甚至全面導致對準精確度之降級。相對於該等晶圓之成功對準之此等畸變之重要性/效應隨著所需對準精度而增加，尤其可達到優於2微米之所需精確度。對於對準精確度大於2微米，此等畸變不足夠小以表示關於對準結果之一顯著效應。
此等畸變不僅在結合兩個結構化基板時產生一問題，亦可在將一結構化基板結合至一未大規模結構化之基板上時導致主要問題。在結合後，將實施需要至該結構化基板一非常精確對準之其他程序步驟之情況很特別。特定言之，結構之額外層對準於該結構上已現有之結構之微影技術此時應施加高需求。此等需求隨著減少所生產之結構之結構尺寸而提高。此應用產生於(例如)所謂的「背部照明CMOS影像感測器」之生產中。此時，具有已結構化之表面之一第一晶圓係結合於尤其未大規模結構化之一載體晶圓上。在形成一永久結合連接之後，移除該結構化晶圓之大部分晶圓材料使得該結構化表面(尤其光敏感位點)變得可自背部接達。隨後，此表面必須經受其他程序步驟(尤其微影)以(例如)應用操作影像感測器所需之彩色濾光器。
此等結構之畸變對可在此微影步驟中達成之對準精確度造成不利影響。為當前產生具有(例如)1.75微米或1.1微米之一像素大小之影像感測器，一步驟之一曝露場(高達26×32 mm)及重複曝露系統容許之畸變為粗略為100 mm，更好為70 nm或50 nm。
此文件中的預結合指定結合連接，其在完整的預結合步驟之後在未對表面造成無法彌補之損害之情況下亦容許分離基板(尤其晶圓)。因此，此等結合連接亦可稱為可逆結合。基於該等表面之間的結合強度/黏著度仍相對較低之事實，此分離習知係可能的。此分離習知係可能的直至該結合為永久的(亦即，不再分離(非可逆))。此尤其係藉由歷時某一時間間隔及/或經由實體參數及/或能量自外部對晶圓之作用而達到。此時，尤其經由一壓縮力壓縮該等晶圓或加熱該等晶圓至某一溫度或使該等晶圓曝露於微波輻射係合適的。此預結合之一實例為具有熱產生氧化物之一晶圓表面與具有原生氧化物之一晶圓表面之間的一連接、此時在室溫下引起之該等表面之間的凡德瓦(van-der-Waals)連接。此等結合連接可藉由溫度處理轉換成永久結合連接。有利地是，此等預結合連接亦容許在形成該永久結合連接之前檢驗結合結果。在此檢驗中所確定之不足之情況中，該等基板可再次分離且重新接合。
在最簡單的實施例中，本發明為一量測器件及致使能夠偵測一晶圓或一晶圓對中由預結合步驟所引入之應力之量測方法。此經由分析結合之前及結合之後之應力圖而發生。根據下列描述自其產生一應力差異圖。
該應力差異圖致使能夠尤其根據經驗估計由預結合步驟引入之畸變/應變。自其產生一畸變向量場或一畸變圖/應變圖。
如本發明中所主張，此畸變向量場使晶圓對成為可能，其中除了在結合之前已存在之與理想形狀之偏差外，兩個晶圓之一者經結構化以判定某些位置處產生之畸變，尤其在曝露場之中央上，較佳在用於微影器件之對準標記之位置處。
替代地，該畸變向量場使具有兩個經結構化之晶圓之晶圓對預測除了已在理論上所期望(基於該兩個晶圓之位置圖作為經選擇之理想對準位置之結果)之偏差向量外在該等位置圖中所偵測之點處所期望之額外對準偏差。此產生一偏差向量場或一位移圖。
在一較佳實施例中，此所期望之偏差向量場係疊加或添加至已基於透明窗口中的量測而判定之偏差。接著，此導致該位置圖之所有對應提供之位置最終期望之對準結果。藉由此結果，可作出是否再次分離接合晶圓之一決策。
此外，本發明係基於設計一器件及一方法之觀點，其中：
-　可判定兩個晶圓對於彼此之各對準位置，其中該等晶圓之接觸表面上的所有結構對於彼此之設定在經濟上或在技術上對於彼此為最適宜。此相對位置可(但非必然)與對準標記之一極佳對準彼此相關。當然，該等對準標記大部分亦總是在最適宜位置中(亦即，至少相對於緊鄰之微米範圍，但甚至非必然極佳)。
-　對於已完成之「預結合」程序，因此，在亦可使該兩個晶圓彼此分離之一狀態中，可檢查預結合步驟中所產生之應力及可能起源於其之畸變(尤其機械畸變)是否處於一可接受量級。此尤其用於申請案中，其中該兩個晶圓之一者經結構化及第二個晶圓未大規模結構化。
-　對於已完成之「預結合」程序，因此，在亦可使該兩個晶圓彼此分離之一狀態中，可檢查定位該兩個晶圓之精確度或該等晶圓對於彼此之個別結構之精確度實際上是否亦對應於規範。以此方式，可判定該等晶圓以z軸之方向互相接近彼此時發生之位移或(甚至更糟)在接觸程序期間發生之對理想位置之偏差。特定言之，歸因於偵測預結合步驟中所引入的應力，亦可尤其根據經驗估計所期望之畸變之預測及與理想位置之所得偏差。
運用此器件及此方法，藉由在產生最後結合連接之前可視情況控制及校正之上文所描述之畸變，可完成小於25微米(尤其小於0.15微米，較佳小於0.1微米)之對準精確度而具有良好的可靠性及良率。
換言之，因此，該器件至少使用用於在預結合步驟之前及/或之後偵測晶圓之應力性質之構件。基於此等應力性質之知識及尤其在預結合步驟之前及之後之該等應力性質之一比較，可關於已在預結合期間引入至該晶圓中的應變/畸變做預測。
在另一實施例中，尤其對於兩個結構化晶圓之檢驗及/或對準，該器件使用用於偵測基板尤其單獨在一X及Y方向上的移動之構件，該等構件指定至少一固定(尤其局部固定)參考點且因此致使能夠準確對準至少一X及Y方向上的對應對準鍵，不僅參考該等各自基板之位置，亦參考該等應變及/或應力性質。
此處提呈之本發明之特徵在一方面在於：可判定、量測及/或檢查兩個晶圓之所有結構對於彼此之在經濟上及/或在技術上最適宜之對準。此包括：尤其根據早期歐洲專利申請案09012023.9將晶圓會聚在一起之前記錄該兩個晶圓之結構之一位置圖；及經由對準標記對該兩個晶圓之位移之一連續尤其現場監測之程序。對於有缺陷預對準及預結合，一般非常貴之結構晶圓可再次彼此分離且重新對準。
在本發明之一有利實施例中，其提供：該裝置經製造以尤其在判定時藉由評估構件來考慮第一對準鍵之第一位置圖及/或第二對準鍵之第二位置圖。對準鍵尤其為應用至該基板或該等基板之一者之對準標記及/或結構。
該等應力圖及/或應變圖藉由反射量測自各自檢驗側予以記錄，輻射被反射。特定言之，無法得到遍及層厚度之應力/應變之一平均值，但如本發明所主張，可得到關於接近表面之區域、紅外光或藉由透射量測而來自各自背部之資訊。在運用紅外光或x射線之量測中，判定遍及可偵測層厚度的應力或應變之一平均值。無需透過透明區域而記錄一應力-應變圖。尤其單獨地藉由反射量測、較佳藉由使用可見光判定位置圖。可尤其藉由相同偵測構件通過上述量測同時偵測該等第一對準鍵及該等第二對準鍵。
根據本發明之另一有利實施例，其提供：可尤其現場檢查在接觸及/或結合基板期間該等基板之對準。此現場檢查牽涉的優點在於：可排除在接觸或結合期間尤其藉由移動基板所引起之對準誤差。
在一定程度上，提供四個對應對準鍵用於檢查，尤其透過透明區域進行檢查，亦可進行現場同時監測基板對於彼此之相對位置。
本發明之其他優點、特徵及細節將自較佳例示性實施例之下列描述且使用圖式而變得顯而易見。
在該等圖中，具有相同功能之相同組件及部件以相同參考符號識別。
圖1a展示由具有一表面1o之一第一基板1(尤其一晶圓1)及具有一表面2o之一第二基板2(尤其一晶圓)組成之一典型晶圓系統。在該等表面1o、2o上的為結合至接觸表面1k、2k之不同結構50、50'。該等結構50、50'可為(例如)空穴，其中有MEMS器件。在3D積體晶片堆疊之情況下，該等結構亦可為用於產生電連接之金屬表面。為了簡單起見，該等結構50、50'展示為黑色矩形。圖1b及圖1c展示該兩個晶圓1、2之表面1o、2o。該晶圓2具有擁有第二對準鍵4.1至4.4之四個區域40。
該等區域40對某一波長或某一波長範圍之電磁輻射為透明的。一第一偵測構件7(尤其光學器件)可透過該等透明區域40使該第一基板1之第一對準鍵3.1至3.4與該等對應第二對準鍵4.1至4.4相關。有利地是，此等透明區域可藉由對此等區域避免摻雜矽或尤其摻雜之程度保持相對較低值及沒有金屬層應用於此等區域中或尤其產生相對較少之金屬結構而對矽晶圓有用。此可達成(例如)在於僅對準標記及可尤其由金屬組成之可能有關結構置於該等透明區域中。遵守此等先決條件，矽對具有大於1微米(尤其大於1050奈米)之一波長之紅外光為透明。
該等結構50、50'可突出於該等表面1o、2o上或可相對於其等重新設定，出於此原因，該等接觸表面1k、2k無需與該等晶圓1、2之表面1o、2o重合。
對準鍵3.1至3.n或4.1至4.n亦可為該等結構50、50'或該等結構50、50'之部分。
該方法以記錄位置圖開始。一位置圖被定義為(在空間上儘可能完全)儘可能多的結構元件之位置偵測，尤其對該等晶圓1、2之表面上的該等第一對準鍵3.1至3.n及/或該等第二對準鍵4.1至4.n及/或結構50、50'或該等結構50、50'之部分之位置偵測。
圖2a展示藉由光學器件7對第一晶圓1之表面1o進行位置偵測，因此記錄一第一位置圖。藉由使該晶圓1相對於該光學器件7移動或使該光學器件7相對於該晶圓1移動，在該晶圓1之頂部1o上量測第一對準鍵3.1至3.4之位置。在一較佳實施例中，使該光學器件7固定於記錄構件12上，而使該晶圓1相對於該光學器件7移動。
在尤其繼第一步驟後或與第一步驟同時進行之一第二步驟中，根據圖2b，經由一第二偵測構件(尤其為光學器件8)對該第二晶圓2之頂部2o實施相同程序。
由於在此量測程序中，記錄位置圖係重要的，故亦可想到僅使用光學器件7作為偵測構件，因此省略光學器件8且在該光學器件7之方向上對其等結構化頂部1o、2o量測該兩個晶圓1、2。對於稍後對準及結合步驟，接著翻轉該兩個晶圓1、2之一者且將其固定於記錄構件12或22上。
根據上文所描述之步驟，該器件現已知該等晶圓1、2之頂部1o、2o上的所有經記錄之結構50、50'或經記錄之第一對準鍵3.1至3.n及第二對準鍵4.1至4.n之X-Y位置，尤其亦已知該等結構50、50'相對於該等第一對準鍵3.1至3.n及該等第二對準鍵4.1至4.n之位置。其等以該第一基板1之一第一位置圖之形式及該第二基板2之一第二位置圖之形式予以儲存。
如本發明所主張，在量測步驟期間，不僅將記錄第一位置圖及第二位置圖，亦記錄尤其在不同模組中或同時在一模組中的第一及第二初始應變圖及/或第一及第二應力圖，且其等表示基板1、2之基本應力或初始應力。此時，記錄應變值及/或應力值作為根據位置圖之X-Y位置之一函數。可使用能判定經局部解析之應力及/或應變之各量測器件，尤其紅外線量測器件。尤其有利地使用基於Raman光譜之量測器件。替代地，如本發明所主張，可使用紅外線方法「Grey-Field Polariscope」《Review of Scientific Instruments 76,045108(2005)》「Infrared grey-field polariscope: A tool for rapid stress analysis in microelectronic materials and devices」。藉由該等光學器件7、8對該等晶圓1、2之相對運動繼而記錄應力圖及/或應變圖。在一有利實施例中，有分離光學器件或額外整合於該等光學器件7、8中的光學器件。
在一定程度上，為偵測時間之最佳化而備製僅應變圖或僅應力圖應力圖可經由彈性原理之基本等式轉換成對應應變圖，且反之亦然。如本發明所主張，可想到較佳具有根據有限元素之方法之起始點之一數學(尤其數值)轉換。
對於已針對尤其準確偵測位置圖及/或應變圖而最佳化之器件，兩個不同偵測構件係用於偵測位置圖及/或應變圖。
根據本發明且為排除其他有缺陷源，其提供：根據基板1、2之對準而偵測應力圖及/或應變圖。
用於同時在一有利組態中記錄位置圖之各自偵測構件包括用於偵測應力圖及/或應變圖之偵測構件，使得具有相同驅動之各自偵測構件發生移動。
替代地，為加速且就此而言更多成本有利實施例，可想到提供一或多個分離模組中的應力圖及/或應變圖之偵測，尤其藉由各自分離晶圓處置構件(較佳為機械臂)而提供。
圖3展示經極佳對準之第一及第二對準鍵3.1至4.1，以及經極佳對準之結構50、50'，該結構50'歸因於極佳重疊而被該結構50覆蓋。不切實際的情況係，來自圖3之狀態導致已在一極佳結合程序中參考該等對準鍵3.1至3.n及4.1至4.n如此極佳地產生兩個晶圓1、2上的所有結構50、50'。實際上，無法如此準確地產生該等結構50、50'。即使該等結構50、50'被如此極佳地產生，在接近程序期間或當開始接觸時晶圓1、2亦可相對於彼此移動。在預結合步驟中，額外應變亦可引入至晶圓中，其導致應變/畸變且作為對理想對準偏差之一進一步結果。如本發明所主張，個別位置處的極佳對準因此非必然為目標。確切言之，如本發明所主張，應謹慎，晶圓1、2上的所有對應結構50、50'完全關於經濟及/或技術態樣對準，使得對於待結合及對準之各晶圓對，晶粒廢料為儘可能小。
由於已知該等晶圓1、2之所有經偵測之結構50、50'及/或該等第一對準鍵3.1至3.4及該等第二對準鍵4.1至4.4之位置，故可藉由計算構件判定該等晶圓1、2彼此之最適宜相對位置或所有結構50、50'彼此之最適宜相對位置。此藉由基於第一位置圖之值且基於第二位置圖之值判定第一接觸表面1k之一第一對準位置及第二接觸表面2k之一第二對準位置而發生。在接觸期間及亦在接觸之後及在結合程序期間以及該結合程序之後，藉由光學器件7且透過透明區域40出於正確性可現場連續檢查該等晶圓1、2彼此之此相對位置及/或該第一對準位置及該第二對準位置。以此方式，可現場檢查對準。
例如，藉由計算各自對應結構50、50'彼此之尤其二次偏差(quadratic deviation)之一最小總和而產生該兩個晶圓1、2彼此之最適宜相對位置或該等結構50、50'彼此之最適宜相對位置。
如本發明所主張，同樣可想到：容許經濟態樣亦被包含於理想對準位置之此計算中。因此，在半導體產業之許多領域中，尤其在記憶體產業(例如，RAM、NAND快閃記憶體)中，習知晶圓內的某些區域上(尤其在晶圓中央之區域中)的晶片具有較小的品質相關參數之變異數。因此，源於此區域之晶片能達到較高的銷售價格使得考慮分類程序(此程序稱為「分級」)，其中此等晶片被有意地分成不同品質籃。有利地是，因此，如本發明所主張，該等晶圓之理想對準位置不僅基於該兩個晶圓之位置圖而計算，一經濟計算/配置亦包含於此，其中應尤其謹慎：尤其以較低值晶片之區域中的一較低良率之成本來達成較高品質晶片之區域中的一較高良率。
圖4及圖6展示組成一上部結構50之邊角之X-Y位置與一對應下部結構50'之該等之差異之一差異向量u。例如，自位置圖之最小化計算而產生該差異向量u。當然，在透明區域40之各者中，可辨識其自身差異向量u。在此點處，若兩個晶圓彼此接近，則連續檢查差異向量u。若在接近期間或在接觸或結合期間，差異向量u改變，則對該兩個晶圓1、2彼此之經判定相對位置之偏差發生。即使該兩個晶圓1、2接觸，光學器件7仍可透過該等透明區域40檢查至少四個差異向量u。若在接觸之後，應實現太大之一偏差，則立即分離該晶圓1、2以再次實施對準及預結合程序。為實施同時檢查若干透明區域40，對於各透明區域40而言，有其自身之光學器件7使得在結合期間之處理量未藉由對準之現場偵測而減少。
替代地，如本發明所主張亦可想到：在一分離模組之預結合之後實施檢查步驟，使得未減少對準構件之處理量及預結合模組之處理量。檢查步驟之後的晶圓之可能分離可發生於意欲檢查之模組中，然而亦可同樣發生於一分離模組中。亦可想到：並非所有模組係連接於一單一器件中，但尤其藉由此時分離之晶圓處理構件形成分離器件。
圖3展示對準標記3.1及4.1之接近區域之一放大圖。為能夠在疊置期間偵測結構50及50'，僅展示邊緣。若在此點處，該等結構50及50'彼此且對該等對準標記3.1及4.1極佳定向，則於一結合程序中將建立該兩個結構50及50'之一極佳覆蓋。
圖4展示相同情況，其中結構50及50'不具有覆蓋，然對準標記3.1及4.1彼此已進行極佳對準。在該結構50及該對應結構50'之放大圖中，可認知：差異向量u具有可用於向量計算之一X分量及一Y分量。
本發明之一重要構成要素在於：上文所提及之量測儀器或一分離模組中所提供之量測儀器可在預結合或結合之後用於應力量測及/或應變量測，以判定該經結合之晶圓堆疊之應力及/或應變。藉由量測將兩個晶圓1、2結合至晶圓堆疊前之該等晶圓1、2之初始應力圖及/或初始應變圖且量測該晶圓堆疊之應力圖及/或應變圖，可關於瞬間接觸時的變形得出結論或不久之後得出結論。換言之，因此可量測由預結合程序所引入之應力及可尤其基於根據經驗判定之關係來判定/估計/預測或有利計算所得應力/畸變。
儘管不再以光學器件7、8觀看該等晶圓1、2之內部區域，然由於在此區域中不具有透明區域，故亦可藉由應變圖及/或應力圖得出關於此區域中的狀態、位置或變形之結論。若(例如)在一區域中，一應力盛行超過一臨界值(例如，一比較應力之值)，則可藉由軟體自動標記此區域為一問題區。因此，晶粒可被分成品質類別。具有低內在應力之晶粒具有一良好品質類別以及長時間的服務壽命，而具有高應力集中之晶粒可被分類成一低品質類別。
基於此等應力圖/應變圖，對於整個晶圓表面及存在於其上之所有結構，估計且根據經驗判定已達成之對準精確度。此可按如下在實踐中完成。
1)偵測對應於如上文所描述之第一晶圓及第二晶圓之第一位置圖及第二位置圖。
2)根據技術及/或經濟準則基於此第一位置圖及第二位置圖計算理想對準位置。此計算同樣產生理想對準位置及用於透明區域40中的對準標記之對應偏差向量。即，非必然極佳對準該等透明區域40中的對準標記來達成對於整個晶圓所觀看到之最適宜結果。此外，基於此經計算之所需對準位置，計算出於此原因(見圖6)所期望之至少主要數量(較佳為包含於位置圖中的所有位置)之個別差異向量之二維差異向量場v'。此處，較佳地，沒有結構50、50'之位點被省略以不攙雜量測結果。例如，由於有對準標記(而非結構50、50')，故對準位置為對準鍵3.1至3.4及4.1至4.4之位置。
3)在預結合步驟之前偵測對應於該第一晶圓及該第二晶圓之第一初始應力圖及第二初始應力圖，尤其平行偵測第一位置圖及第二位置圖。
4)以一合適方法預結合晶圓。對於大多數變化結合連接，此等方法以基本形式為熟習此項技術者所知。
5)偵測透明區域40中的實際對準精確度及判定透明區域40中的實際偏差向量u。
6)判定來自用於透明區域之實際偏差向量u與經計算之偏差向量之間的差異。
7)考慮該經判定之差異，可計算所得差異向量圖v"，其中對於至少主要數量，尤其對於包含於第一位置圖及第二位置圖中的各位置，有一偏差向量。對應於個別位置之此等偏差向量u現係藉由基於在步驟6下所判定之偏差向量及各自點之座標位置及透明場之座標位置而對各自個別位置計算之一校正向量而調適。
8)在預結合之後偵測該第一應力圖及該第二應力圖。
9)比較在預結合之前及之後之該第一應力圖與在預結合之前及之後之第二應力圖。
10)基於在預結合之前及之後之應力差異預測個別點所期望之額外對準誤差/偏差向量。
11)將由在預結合中所引入之應力引起之額外偏差向量加至理論上期望且於步驟7中計算之偏差向量。
12)判定該對準精確度是否為所期望(此處，基於步驟11中的計算對於個別點中的偏差向量如前述對應於技術及經濟成功準則)，或判定是否實施該等晶圓之重新處理/分離。
對於晶圓堆疊，其中預結合之前之一或兩個晶圓僅具有低初始應力或尤其不具有初始應力或已知結合之前之初始應力，此係因為其(例如)在大規模生產中僅經受非常低的變化，在步驟3時，出於最佳化處理量及成本之目的，可省略結合之前之應力圖之偵測。如本發明所主張，應力僅經受一低的變化以在結合之前僅晶圓之一部分經受應力圖之偵測之情況亦尤其可能。在此連接中，低應力被定義為與在預結合步驟中所產生之應力相比較而可忽略之應力值。此尤其係當該等應力差異為3倍、較佳差異為5倍、甚至更好地差異為10倍之情況。相對於該晶圓堆疊之僅部分量測，(例如)使一批量之第一晶圓堆疊及最後晶圓堆疊經受檢驗且對剩餘晶圓堆疊採用該第一晶圓堆疊所判定之應力圖以用於計算尤其可行。亦可想到：即時實施計算偏移以接著基於該計算(例如)對該第一晶圓堆疊及該最後晶圓堆疊計算平均應力圖。在此情況中，亦可有利地額外檢驗其他晶圓堆疊以達成計算平均值時的較高可靠性。根據所描述之程序，亦可使形成晶圓堆疊之兩個晶圓之僅一者經受應力圖之偵測。此在該兩個晶圓之僅一者不滿足上文所描述之準則時尤其有利，其證明省略應力圖偵測合理。
對於結構化該兩個晶圓之僅一者之應用，該方法可類似於結合兩個結構化晶圓進行。具體言之，在此實施例中該程序為如下：
1)藉由合適偵測構件來偵測對理想形狀之位於結構化晶圓上的個別曝露場之已現有之畸變/偏差向量。特定言之，亦意欲稍後處理經結合之晶圓之步驟及重複曝露系統以合適器件(諸如，一測試標記)之輔助而致使能夠進行此量測。對理想形狀之此偏差係以一向量場之形式予以表示且經儲存用於進一步計算。特定言之，此向量場包含一主要部分之向量，尤其包含習知位於該等曝露場之隅角之對準標記之所有位置。
2)藉由來自與接觸表面1k(若晶圓1為結構化晶圓)或接觸表面2k(若晶圓2為結構化晶圓)相對之側之合適偵測構件來偵測預結合程序之前之結構化晶圓之初始應力圖。
3)以用於晶圓位置之合適偵測構件及對準構件之輔助使該兩個晶圓彼此對準。
4)預結合該兩個晶圓。
5)經由來自與該接觸表面1k/2k相對之側之合適偵測構件來偵測預結合步驟之後之結構化晶圓之應力圖。
6)判定預結合步驟之前之應力圖與預結合步驟之後之應力圖之間的差異。
7)基於步驟6中所判定之應力差異而導出所期望之畸變向量/所期望之畸變向量場。有利地是，針對與來自已在步驟1中判定之向量場之向量之位置相關之位置來判定此向量場中的向量，尤其至少大規模相符。有利地是，此配置優於500微米，但更理想地優於200微米或700微米。
8)相加該畸變向量場與步驟1中判定之向量場。
9)檢查自步驟8中計算所得之向量場是否如前述對應於技術及經濟成功準則或是否發生該等晶圓之分離及重新處理。
相對於在結合之前省略應力圖之偵測之前文陳述或用於經選擇之晶圓及/或晶圓堆疊之應力圖之僅部分偵測在此時進行近似應用。
如本發明所主張，基於複數個合適方法，可自應力圖導出畸變向量場且可尤其發生預結合之前與預結合之後之間的應力差異圖。自應力圖之偵測及尤其是否在該晶圓之某些區域中之前/之後之應力差異係顯而易見的，已在結合期間額外產生一壓力或拉伸應力。在此基礎上，可得出關於在該晶圓之任何點處的個別向量之方向之結論。同樣自量測及/或計算已知之個別區域中的應力差異之位準容許得出關於向量之量之結論。然而，由於該晶圓之個別組件區域習知地被額外影響該晶圓之應變/畸變之其他區域環繞，故此等關係非必然為線性。因此，必須使用適於實踐之完整計算模組以能夠估計該等向量之實際量及方向。某些輪廓條件(某些應力值等)之另一可能性亦使用根據經驗之方法，其中利用來自過去已完成之測試之發現。
如圖5a至圖5c中所展示，在沒有透明區域40之情況下，接觸及/或結合期間之對準之現場量測限於應變場及/或應力場之量測。圖5a至圖5c之實例展示一方法及一器件，其中一結構晶圓2'相對於一載體晶圓1'對準，而非兩者皆完全結構化之兩個晶圓1、2。
藉由使用已知光學系統使對準標記3.1至3.n與對準標記4.1至4.n相關。若光學器件7及/或8具有上文所提及之對應感測器構件，則其等可用於量測應變場及/或應力場。若所使用之電磁輻射可穿透該結構晶圓2'，而該載體晶圓1'已自視覺區域移除(圖5b)，則可藉由該光學器件8或該光學器件7量測該晶圓2'之頂部2o上的應力場及/或應變場。藉由計算構件必須考慮：若在藉由該光學器件7之透射量測中，該應力沿著層厚度改變(所謂層厚度中的應力梯度)，則可獲得一平均應變及/或應力值。參考圖5c，為量測該載體晶圓1'之表面1o上的應變場及/或應力場，已對上文所描述之應用作了必要的改變。
在量測各自初始應變場及/或應力場之後，可對準且結合該兩個晶圓1'、2'。在完成結合之後，經由該光學器件7及/或8判定該等應變場及/或應力場。在結合之後，由於電磁輻射必須穿透該兩個晶圓1'、2'，故該等表面1o、2o之應變場及/或應力場之僅一個透射量測係可能的。因此，透射量測與反射量測之間的前述區別為較佳。如本發明所主張，為更好地比較，透射量測為較佳。若透射量測及反射量測應產生類似應變圖及/或應力圖，則可推斷：該等應變場及/或應力場僅在該等表面1o、2o上且遍及厚度沒有應力梯度。接著，之前/之後的比較繼而容許得出關於該等應變場及/或應力場之改變之一結論及關於系統之可能存在之缺點之一結論。若發現極限應變區域及/或應力區域或其等超過一比較值，則晶圓系統在其等彼此被永久結合之前可再次分解成之個別晶圓。
對於對用於偵測應力圖之電磁波不透明之結構化晶圓，一反射量測可為較佳，因為該晶圓之結構化表面(尤其該接觸表面1k或2k)之透明度不發揮作用。對於具有透明度之此等晶圓，亦可在與該等表面1o及2o相對之表面上有利地量測應力。為達成量測結果之更好比較，預結合及/或結合步驟之前及之後兩者量測此等表面係一良好構想。由於相較於晶圓厚度，在橫向方向上觀看之晶圓中的應力場具有一更大擴展，該量測之此版本亦產生非常好的結果。特定言之，需要具有某一最小擴展之橫向應力來引起明顯畸變之環境有利於精確度。可期望相對於該晶圓厚度擴展，橫向方向(X/Y)上的應力場必須具有至少3至5倍，甚至可能10、15或20倍，以導致相關應變/畸變。
如本發明所主張，可使用之最重要之晶圓材料組合為：Cu-Cu、Au-Au、混合結合、Si、Ge、InP、InAs、GaAs；及容許此之其等材料之組合及材料之各自可分配氧化物。
有利地是，位置圖、應變圖及應力圖皆關於相同X-Y座標系統。因此，尤其在根據圖6判定第一對準位置及第二對準位置且判定位移圖時，簡化向量計算。
1．．．第一基板
1'．．．載體晶圓
1k．．．第一接觸表面
1o．．．表面/頂部
2．．．第二基板
2'．．．結構晶圓
2k．．．第二接觸表面
2o．．．表面/頂部
3.1至3.n．．．第一對準鍵
4.1至4.n．．．第二對準鍵
7．．．第一偵測構件
8．．．第二偵測構件
40．．．透明區域
50、50'．．．結構
u．．．差異向量
v'、v"．．．偏差向量
圖1a展示如本發明所主張之已對準之一晶圓對之一橫截面示意圖；
圖1b展示根據圖1a之晶圓對之一上部晶圓之一示意態樣；
圖1c展示根據圖1a之晶圓對之一下部晶圓之一示意態樣；
圖2a展示如本發明所主張之偵測一第一晶圓之程序步驟之一示意圖；
圖2b展示如本發明所主張之偵測一第二晶圓之程序步驟之一示意圖；
圖2c展示晶圓接觸時如本發明所主張現場偵測晶圓之對準之一示意圖；
圖3展示用於一經極佳對準及接觸之晶圓對之一對準標記之一放大圖；
圖4展示用於一經有瑕疵對準及接觸之晶圓對之一對準標記之一放大圖與彼此對準之晶圓對之兩個結構之中央之一放大圖；
圖5a至圖5c展示用於偵測一晶圓對之對準之一替代方法；及
圖6展示如本發明所主張之一位移圖之判定之一示意圖。
1．．．第一基板/晶圓
1k．．．接觸表面
1o．．．表面
2．．．第二基板/晶圓
2k．．．接觸表面
2o．．．表面
3.1．．．第一對準鍵
3.3．．．第一對準鍵
4.1．．．第二對準鍵
4.3．．．第二對準鍵
7．．．第一偵測構件
40．．．透明區域
50．．．結構
50'．．．結構

Claims (14)

  1. 一種用於判定局部對準誤差之裝置，該等局部對準誤差歸因於在一第一基板(1)接合至一第二基板(2)時該第一基板(1)相對於該第二基板(2)之應變及/或畸變而引起，其具有下列特徵：藉由初始偵測構件偵測沿著該第一基板(1)之一第一接觸表面(1k)之應變值之一第一應變圖及/或沿著該第一接觸表面(1k)之應力值之一第一應力圖；及/或藉由該偵測構件偵測沿著一第二接觸表面(2k)之應變值之一第二應變圖及/或沿著該第二接觸表面(2k)之應力值之一第二應力圖；及可藉由用於評估該第一應變圖及/或該第二應變圖及/或該第一應力圖及/或該第二應力圖之評估構件判定該等局部對準誤差。
  2. 如請求項1之裝置，其經製造以尤其在判定時藉由該評估構件考慮第一對準鍵(3.1至3.n)之第一位置圖及/或第二對準鍵(4.1至4.n)之第二位置圖。
  3. 一種用於判定局部對準誤差之器件，該等局部對準誤差歸因於在一第一基板(1)接合至一第二基板(2)時該第一基板(1)相對於該第二基板(2)之應變及/或畸變而引起，其具有以下特徵：可藉由初始偵測構件偵測沿著該第一基板(1)之一第一接觸表面(1k)之應變值之一第一初始應變圖及/或沿著該第一接觸表面(1k)之應力值之一第一初始應力圖；及/或可藉由初始偵測構件偵測沿著一第二接觸表面(2k)之應變值之一第二初始應變圖及/或沿著該第二接觸表面(2k)之應力值之一第二初始應力圖；及如請求項1之裝置，在判定該等局部對準誤差時可藉由該評估構件考慮該第一初始應變圖及/或該第二初始應變圖及/或該第一初始應力圖及/或該第二初始應力圖。
  4. 一種用於接合可容納於一第一平台(10)上之一第一基板(1)之一第一接觸表面(1k)與可容納於一第二平台(20)上之一第二基板(2)之一第二接觸表面(2k)之器件，其具有以下特徵：可藉由位置偵測構件(7、8)偵測沿著該第一接觸表面(1k)定位之第一對準鍵(3.1至3.n、50')之一第一位置圖，可藉由位置偵測構件(7、8)偵測沿著該第二接觸表面(2k)定位之第二對準鍵(4.1至4.n、50)之一第二位置圖，如請求項1或2之裝置或如請求項3之器件，用於基於該第一位置圖之值及該第二位置圖之值判定該第一接觸表面(1k)之一第一對準位置及該第二接觸表面(2k)之一第二對準位置之計算構件，用於將該第一接觸表面(1k)對準於該第一對準位置及將該第二接觸表面(2k)對準於該第二對準位置之對準構件，用於連接該第一基板(1)及該第二基板(2)之構件，及如請求項1或2之裝置或如請求項3之器件。
  5. 如請求項4之器件，其中有用於在尤其現場接合該等基板(1、2)期間檢查該第一對準位置及/或該第二對準位置之偵測構件。
  6. 如請求項5之器件，其中透過該第一基板(1)之透明區域及/或該第二基板(2)之透明區域(40)進行檢查。
  7. 如請求項5或6之器件，其中在檢查時有至少兩個、較佳為四個對應對準鍵(3.1至3.4、4.1至4.4)。
  8. 一種用於判定局部對準誤差之方法，該等局部誤差歸因於在一第一基板(1)接合至一第二基板(2)時該第一基板(1)相對於該第二基板(2)之應變及/或畸變而引起，該方法具有以下步驟，尤其具有以下序列：藉由偵測構件偵測沿著該第一基板(1)之一第一接觸表面(1k)之應變值之一第一應變圖及/或沿著該第一接觸表面(1k)之應力值之一第一應力圖；及/或藉由偵測構件偵測沿著一第二接觸表面(2k)之應變值之一第二應變圖及/或沿著該第二接觸表面(2k)之應力值之一第二應力圖；及藉由評估構件評估該第一應變圖及/或該第二應變圖及/或該第一應力圖及/或該第二應力圖及判定局部對準誤差。
  9. 如請求項8之方法，其中在評估時，尤其在判定時考量第一對準鍵(3.1至3.n、50')之第一位置圖及/或第二對準鍵(4.1至4.n、50)之第二位置圖。
  10. 如請求項8或9之方法，其中有下列額外步驟：在接合之前藉由初始偵測構件偵測沿著一第一接觸表面(1k)之應變值之一第一初始應變圖及/或沿著該第一接觸表面(1k)之應力值之一第一初始應力圖；及/或在接合之前藉由該初始偵測構件偵測沿著該第二接觸表面(2k)之應變值之一第二初始應變圖及/或沿著該第二接觸表面(2k)之應力值之一第二初始應力圖；及在判定局部對準誤差時藉由評估構件考慮該第一初始應變圖及/或該第二初始應變圖及/或該第一初始應力圖及/或該第二初始應力圖。
  11. 如請求項8或9之方法，其中有下列進一步步驟：在接合之前藉由位置偵測構件(7、8)偵測沿著該第一接觸表面(1k)定位之第一對準鍵(3.1至3.n、50')之一第一位置圖，在接合之前藉由位置偵測構件(7、8)偵測沿著該第二接觸表面(2k)定位之第二對準鍵(4.1至4.n、50)之一第二位置圖，基於該第一位置圖之值及該第二位置圖之值藉由計算構件判定該第一接觸表面(1k)之一第一對準位置及該第二接觸表面(2k)之一第二對準位置，藉由對準構件將該第一接觸表面(1k)對準於該第一對準位置及將該第二接觸表面(2k)對準於該第二對準位置；及接合該第一基板(1)及該第二基板(2)。
  12. 如請求項8或9之方法，其中有下列進一步步驟：藉由偵測構件，尤其透過該第一基板(1)及/或該第二基板(2)之透明區域(40)，在尤其現場接合該等基板(1、2)期間檢查該第一對準位置及/或該第二對準位置。
  13. 一種如請求項1之裝置或如請求項4之器件對於可再加工或不可再加工之結合晶圓(1、2)之用途。
  14. 一種如請求項8之方法對於可再加工或不可再加工之結合晶圓(1、2)之用途。
TW100143195A 2010-12-13 2011-11-24 判定對準誤差的裝置、器件和方法 TWI447842B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP10015569A EP2463892B1 (de) 2010-12-13 2010-12-13 Einrichtung, Vorrichtung und Verfahren zur Ermittlung von Ausrichtungsfehlern

Publications (2)

Publication Number Publication Date
TW201234516A TW201234516A (en) 2012-08-16
TWI447842B true TWI447842B (zh) 2014-08-01

Family

ID=43828308

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100143195A TWI447842B (zh) 2010-12-13 2011-11-24 判定對準誤差的裝置、器件和方法

Country Status (8)

Country Link
US (1) US8640548B2 (zh)
EP (1) EP2463892B1 (zh)
JP (1) JP5611371B2 (zh)
KR (1) KR101313909B1 (zh)
CN (1) CN102656678B (zh)
SG (1) SG181435A1 (zh)
TW (1) TWI447842B (zh)
WO (1) WO2012079786A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109964307A (zh) * 2016-11-29 2019-07-02 科磊股份有限公司 接合晶片计量
US11782411B2 (en) 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool
US11829077B2 (en) 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2913841B1 (en) * 2012-10-26 2020-05-06 Nikon Corporation Substrate bonding apparatus, aligning apparatus, substrate bonding method, aligning method, and laminated semiconductor device manufacturing method
JP6098148B2 (ja) * 2012-12-11 2017-03-22 株式会社ニコン アライメント装置、貼り合わせ装置および位置合わせ方法
JP6188123B2 (ja) 2012-12-28 2017-08-30 芝浦メカトロニクス株式会社 貼合装置および貼合処理方法
TWI496238B (zh) * 2013-02-23 2015-08-11 Univ Nat Changhua Education 對準系統及其方法
CN109390221B (zh) 2013-05-29 2023-09-22 Ev 集团 E·索尔纳有限责任公司 用以接合衬底的装置及方法
US9058974B2 (en) * 2013-06-03 2015-06-16 International Business Machines Corporation Distorting donor wafer to corresponding distortion of host wafer
SG11201509961SA (en) * 2013-06-05 2016-01-28 Ev Group E Thallner Gmbh Measuring device and method for ascertaining a pressure map
KR101708143B1 (ko) * 2013-06-17 2017-02-17 에베 그룹 에. 탈너 게엠베하 기판 정렬 장치 및 방법
US9059039B2 (en) * 2013-09-06 2015-06-16 International Business Machines Corporation Reducing wafer bonding misalignment by varying thermal treatment prior to bonding
JP6111943B2 (ja) * 2013-09-11 2017-04-12 富士通セミコンダクター株式会社 半導体装置の検査装置、及び半導体装置の製造方法
US20150155211A1 (en) * 2013-12-03 2015-06-04 Kulicke And Soffa Industries, Inc. Systems and methods for bonding semiconductor elements
KR101741384B1 (ko) 2013-12-06 2017-05-29 에베 그룹 에. 탈너 게엠베하 기질들을 정렬하기 위한 장치 및 방법
US9553054B2 (en) * 2014-10-23 2017-01-24 Globalfoundries Inc. Strain detection structures for bonded wafers and chips
DE112014007212A5 (de) 2014-12-23 2017-08-24 Ev Group E. Thallner Gmbh Verfahren und Vorrichtung zur Vorfixierung von Substraten
DE102015108901A1 (de) * 2015-06-05 2016-12-08 Ev Group E. Thallner Gmbh Verfahren zum Ausrichten von Substraten vor dem Bonden
US9466538B1 (en) * 2015-11-25 2016-10-11 Globalfoundries Inc. Method to achieve ultra-high chip-to-chip alignment accuracy for wafer-to-wafer bonding process
CN108352343B (zh) 2015-12-30 2022-04-08 玛特森技术公司 毫秒退火系统中的衬底支承件
EP3417477B1 (de) 2016-02-16 2020-01-29 EV Group E. Thallner GmbH Verfahren zum bonden von substraten
DE202016000967U1 (de) 2016-02-16 2016-03-31 Ev Group E. Thallner Gmbh Aufnahmeeinrichtung zur Halterung von Wafern
CN114334626A (zh) 2016-02-16 2022-04-12 Ev 集团 E·索尔纳有限责任公司 用于接合衬底的方法
US9633915B1 (en) * 2016-03-01 2017-04-25 Globalfoundries Inc. Method of using dummy patterns for overlay target design and overlay control
JP6973612B2 (ja) * 2016-08-29 2021-12-01 株式会社ニコン 積層装置、薄化装置、露光装置、制御装置、プログラム、積層体の製造方法、及び装置
JP7164289B2 (ja) * 2016-09-05 2022-11-01 東京エレクトロン株式会社 半導体プロセッシング中のオーバレイを制御するための湾曲を制御する応力の位置特定チューニング
JP6473116B2 (ja) * 2016-09-30 2019-02-20 ボンドテック株式会社 アライメント装置およびアライメント方法
DE102017105697A1 (de) * 2017-03-16 2018-09-20 Ev Group E. Thallner Gmbh Verfahren und Vorrichtung zur Ausrichtung zweier optischer Teilsysteme
KR102365283B1 (ko) * 2017-03-20 2022-02-18 에베 그룹 에. 탈너 게엠베하 두 기판의 정렬 방법
JP6983645B2 (ja) * 2017-12-19 2021-12-17 株式会社エンプラス 積層体組立ユニット、積層体、および積層体の製造方法
TWI782169B (zh) * 2018-01-23 2022-11-01 日商東京威力科創股份有限公司 接合系統及接合方法
US10847369B2 (en) * 2018-12-26 2020-11-24 Samsung Electronics Co., Ltd. Wafer bonding method, method for manufacturing semiconductor device, and apparatus therefor
WO2020147964A1 (de) 2019-01-18 2020-07-23 Ev Group E. Thallner Gmbh Messeinrichtung und verfahren zur ermittlung des verlaufs einer bondwelle
SG11201911798UA (en) * 2019-08-23 2021-04-29 Ev Group E Thallner Gmbh Method and device for the alignment of substrates
DE102020126211A1 (de) 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Photolithographie-Ausrichtungsprozess für gebondete Wafer
US20220269184A1 (en) * 2021-02-25 2022-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Machine learning on overlay management
CN112967965B (zh) * 2021-03-12 2023-11-07 长江存储科技有限责任公司 对准方法、对准装置、对准设备及计算机存储介质
CN117882180A (zh) 2021-11-02 2024-04-12 Ev 集团 E·索尔纳有限责任公司 用于补偿变形的方法及装置
CN114739294B (zh) * 2022-04-15 2024-05-14 中山大学南昌研究院 一种检测键合偏移量的结构和方法
JP2023183276A (ja) * 2022-06-15 2023-12-27 キオクシア株式会社 接合装置、接合方法、及び半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050255666A1 (en) * 2004-05-11 2005-11-17 Miradia Inc. Method and structure for aligning mechanical based device to integrated circuits
US20070029365A1 (en) * 2003-10-24 2007-02-08 Paul Brian K High volume microlamination production of devices
US20070166845A1 (en) * 2004-01-16 2007-07-19 Shin-Etsu Handotai Co., Ltd. Method for measuring an amount of strain of a bonded strained wafer
US20070212856A1 (en) * 2006-03-09 2007-09-13 David Owen Determination of lithography misalignment based on curvature and stress mapping data of substrates
US20070252994A1 (en) * 2006-04-27 2007-11-01 Asml Netherlands B.V. Alignment of substrates for bonding

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100311497B1 (ko) * 1999-08-24 2001-10-18 김영환 정렬 마크
KR100587035B1 (ko) * 1999-10-25 2006-06-07 주식회사 하이닉스반도체 반도체 웨이퍼의 정렬마크 형성방법
JP4822577B2 (ja) * 2000-08-18 2011-11-24 東レエンジニアリング株式会社 実装方法および装置
KR20090071740A (ko) * 2007-12-28 2009-07-02 주식회사 하이닉스반도체 정렬 마크 측정 방법
KR20090100953A (ko) * 2008-03-21 2009-09-24 삼성전자주식회사 소다라임 글라스 기판 및 소다라임 글라스 원판의 열처리방법
JP5422901B2 (ja) * 2008-03-27 2014-02-19 株式会社ニコン 接合方法および接合装置
JP5440495B2 (ja) * 2008-04-30 2014-03-12 株式会社ニコン 評価方法、評価装置、基板重ね合わせ方法及び基板重ね合わせ装置
JP2010272707A (ja) * 2009-05-22 2010-12-02 Panasonic Corp アライメント接合方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070029365A1 (en) * 2003-10-24 2007-02-08 Paul Brian K High volume microlamination production of devices
US20070166845A1 (en) * 2004-01-16 2007-07-19 Shin-Etsu Handotai Co., Ltd. Method for measuring an amount of strain of a bonded strained wafer
US20050255666A1 (en) * 2004-05-11 2005-11-17 Miradia Inc. Method and structure for aligning mechanical based device to integrated circuits
US20070212856A1 (en) * 2006-03-09 2007-09-13 David Owen Determination of lithography misalignment based on curvature and stress mapping data of substrates
US20070252994A1 (en) * 2006-04-27 2007-11-01 Asml Netherlands B.V. Alignment of substrates for bonding

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109964307A (zh) * 2016-11-29 2019-07-02 科磊股份有限公司 接合晶片计量
TWI731197B (zh) * 2016-11-29 2021-06-21 美商克萊譚克公司 量測系統、用於晶圓量測之方法及非暫時性電腦可讀媒體
CN109964307B (zh) * 2016-11-29 2023-03-10 科磊股份有限公司 接合晶片计量
US11829077B2 (en) 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay
US11782411B2 (en) 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool

Also Published As

Publication number Publication date
SG181435A1 (en) 2012-07-30
KR101313909B1 (ko) 2013-10-01
JP2013519240A (ja) 2013-05-23
CN102656678B (zh) 2015-04-29
WO2012079786A1 (de) 2012-06-21
EP2463892A1 (de) 2012-06-13
US20120255365A1 (en) 2012-10-11
JP5611371B2 (ja) 2014-10-22
KR20120120122A (ko) 2012-11-01
CN102656678A (zh) 2012-09-05
US8640548B2 (en) 2014-02-04
EP2463892B1 (de) 2013-04-03
TW201234516A (en) 2012-08-16

Similar Documents

Publication Publication Date Title
TWI447842B (zh) 判定對準誤差的裝置、器件和方法
US11756818B2 (en) Accommodating device for retaining wafers
US10008424B2 (en) Measuring device and method for measuring layer thicknesses and defects in a wafer stack
US7394270B2 (en) Semiconductor device, method and apparatus for testing same, and method for manufacturing semiconductor device
TWI553770B (zh) 兩基板之對準裝置
US11430118B2 (en) Methods and systems for process control based on X-ray inspection
KR20220033508A (ko) 엑스선을 사용하여 결함을 감지하는 방법 및 시스템
US20100021046A1 (en) Pattern inspection apparatus, pattern inspection method and computer readable recording medium
JP5060821B2 (ja) 基板検査装置及び基板検査方法
KR100962638B1 (ko) 다이 본딩 방법 및 장치
JP5375020B2 (ja) 接合評価方法、接合評価装置、基板貼り合わせ装置、接合評価ゲージおよび積層型半導体装置
US9257352B2 (en) Semiconductor test wafer and methods for use thereof
US11942379B1 (en) Inspection method for detecting a defective bonding interface in a sample substrate, and measurement system implementing the method
Pustan et al. Modern test methods for a comprehensive thermo-mechanical deformation analysis in area-array-assemblies
JP2009014579A (ja) 平坦度評価方法、及びパターン基板の製造方法
US11913772B2 (en) Non-destructive gap metrology
US20240093985A1 (en) System and method for acquiring alignment measurements of structures of a bonded sample
TWI842929B (zh) 根據x射線影像複查預測產品失效的方法、電腦可讀取非暫存性儲存媒體及系統
TWI840585B (zh) 自動化高速x射線檢驗方法、電腦可讀取非暫態儲存媒體及電子系統
KR20240016197A (ko) 접합장치, 접합방법, 추정방법, 및 물품의 제조방법
JP2005134204A (ja) 特性検査装置、特性検査方法および特性検査プログラム
JP2002313865A (ja) 半導体装置と半導体装置のパターン検査方法
KR20070002265A (ko) 오버레이 측정 장치 및 방법