JP2023183276A - 接合装置、接合方法、及び半導体装置の製造方法 - Google Patents

接合装置、接合方法、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置の歩留まりを改善する。【解決手段】実施形態の接合装置は、第１及び第２ステージと、第１計測器と、応力発生器と、コントローラと、を含む。第１計測器は、第１ステージに保持された第１基板に配置されたアライメントマークを計測できる。応力発生器は、第１ステージに応力を印加できる。コントローラは、接合処理を実行する。接合処理は、第１基板のそれぞれのアライメント処理を含む。コントローラは、応力発生器により変形した第１ステージの変形量と、変形した第１ステージに保持された第１基板の形状とに基づいて、第１ステージの変形量毎のフォーカスマップを生成する。コントローラは、第１基板のアライメント処理において、第１計測器に、第１ステージに保持された第１基板に配置されたアライメントマークを計測させる際に、第１ステージに適用した変形量に対応するフォーカスマップに基づいたフォーカス設定を使用する。【選択図】図８

Description

実施形態は、接合装置、接合方法、及び半導体装置の製造方法に関する。
半導体回路基板を３次元に積層する３次元積層技術が知られている。
特開２０１４－０３００２５号公報
接合装置の性能を向上させる。
実施形態の接合装置は、第１ステージと、第２ステージと、第１計測器と、第２計測器と、応力発生器と、コントローラと、を含む。第１ステージは、第１基板を保持することが可能である。第２ステージは、第１ステージのと対向して配置され、第２基板を保持することが可能である。第１計測器は、第１ステージに保持された第１基板に配置されたアライメントマークを計測することが可能である。第２計測器は、第２ステージに保持された第２基板に配置されたアライメントマークを計測することが可能である。応力発生器は、第１ステージに応力を印加することが可能である。コントローラは、接合処理を実行する。接合処理は、第１基板と第２基板のそれぞれのアライメント処理を含み、第１基板と第２基板とを接合する。コントローラは、応力発生器により変形した第１ステージの変形量と、変形した第１ステージに保持された第１基板の形状とに基づいて、第１ステージの変形量毎のフォーカスマップを生成する。コントローラは、第１基板のアライメント処理において、第１計測器に、第１ステージに保持された第１基板に配置されたアライメントマークを計測させる際に、第１ステージに適用した変形量に対応するフォーカスマップに基づいたフォーカス設定を使用する。
半導体装置の製造方法の概要を示す概略図。 半導体装置の製造工程で使用される下ウエハのアライメントマークの配置の一例を示す模式図。 ウエハに配置されるアライメントマークの形状及び信号波形の一例を示す概略図。 第１実施形態に係る接合装置の構成の一例を示すブロック図。 第１実施形態に係る接合装置の接合処理の流れの一例を示す概略図。 第１実施形態に係る接合装置で使用される変形モデルの作成方法の一例を示すフローチャート。 第１実施形態に係る接合装置で使用される変形モデルの作成方法の具体例を示す概略図。 第１実施形態に係る接合装置の接合処理に含まれた下ウエハＬＷのアライメント処理の一例の詳細を示すフローチャート。 第１実施形態に係る接合装置の接合処理に含まれた下ウエハＬＷのアライメント処理におけるアライメントマークの計測方法の具体例を示す概略図。 第１実施形態に係る接合装置で使用される変形モデルの作成方法の変形例を示すフローチャート。 アライメント処理時の光軸と信号波形との関係性の一例を示す概略図。 第２実施形態に係る接合装置が備えるカメラの詳細な構成の一例を示す概略図。 第２実施形態に係る接合装置で使用される変形モデルの作成方法の一例を示すフローチャート。 第２実施形態に係る接合装置の接合処理に含まれた下ウエハのアライメント処理におけるアライメントマークの計測方法の具体例を示す概略図。 第２実施形態に係る接合装置の接合処理の一例を示すフローチャート。 第２実施形態に係る接合装置における下ウエハのアライメントマークの計測イメージと、１パターンの信号波形との一例を示す概略図。 第３実施形態に係るメモリデバイスの構成の一例を示すブロック図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。 第３実施形態に係るメモリデバイスの構造の一例を示す斜視図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す断面図。 第３実施形態に係るメモリデバイスが備えるメモリピラーの断面構造の一例を示す、図２１のＸＸＩＩ－ＸＸＩＩ線に沿った断面図。 第３実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。図面に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
本明細書における半導体装置は、それぞれに半導体回路が形成された２枚の半導体回路基板を接合し、接合された半導体回路基板をチップ毎に分離することにより形成される。以下では、半導体回路基板のことを“ウエハ”と呼ぶ。露光処理を実行する装置のことを、“露光装置”と呼ぶ。２枚のウエハを接合する処理のことを、“接合処理”と呼ぶ。接合処理を実行する装置のことを、“接合装置”と呼ぶ。接合処理の際に、上側に配置されるウエハのことを、“上ウエハＵＷ”と呼ぶ。接合処理の際に、下側に配置されるウエハのことを、“下ウエハＬＷ”と呼ぶ。接合された２枚のウエハ、すなわち上ウエハＵＷ及び下ウエハＬＷの組のことを、“接合ウエハＢＷ”と呼ぶ。本明細書において、“ウエハの表面（おもて面）”は、ウエハの表側の面に対応し、後述される前工程により半導体回路が形成される側の面に対応する。“ウエハの裏面”は、ウエハの表面に対する反対側の面に対応する。Ｘ方向及びＹ方向は、互いに交差する方向であり、ウエハの表面と平行な方向（水平方向）である。Ｚ方向は、Ｘ方向及びＹ方向のそれぞれに対して交差する方向であり、ウエハの表面に対する鉛直方向である（垂直方向）。本明細書における“上下”は、Ｚ方向に沿った方向に基づいて定義される。
［０］半導体装置の製造方法の概要
図１は、半導体装置の製造方法の概要を示す概略図である。以下に、図１を参照して、本明細書の半導体装置の製造方法における大まかな処理の流れについて説明する。
まず、ウエハがロットに割り当てられる（“ロット割当”）。ロットは、複数のウエハを含み得る。ロットとしては、例えば、上ウエハＵＷを含むロットと、下ウエハＬＷを含むロットとに分類される。それから、上ウエハＵＷを含むロットと下ウエハＬＷを含むロットとのそれぞれに前工程が実施され、上ウエハＵＷと下ウエハＬＷとのそれぞれに半導体回路が形成される。前工程は、“露光処理”と“露光ＯＬ（オーバーレイ）計測”と“加工処理”との組み合わせを含む。
露光処理は、例えば、レジストが塗布されたウエハにマスクを透過した光を照射することによって、マスクのパターンをウエハに転写する処理である。１回の露光によりマスクのパターンが転写される領域が、“１ショット”に対応している。“１ショット”は、露光処理における露光の区画領域に対応する。露光処理では、１ショットの露光が、露光位置をずらして繰り返し実行される。すなわち、露光処理は、ステップアンドリピート方式によって実行される。上ウエハＵＷにおける複数のショットのレイアウトと、下ウエハＬＷにおける複数のショットのレイアウトとは、同一に設定される。
また、露光処理では、各ショットの配置や形状が、後述されるアライメントマークの計測結果や、様々な補正値などに基づいて補正され得る。これにより、露光処理に形成されたパターンと、ウエハに形成された下地のパターンとの重ね合わせ位置が調整（アライメント）される。以下では、重ね合わせ位置のアライメントで使用される補正値、すなわち重ね合わせずれを抑制するための制御パラメータのことを、“アライメント補正値”と呼ぶ。アライメント補正値は、Ｘ方向及びＹ方向のオフセット（シフト）成分、倍率成分、直交度成分などを含む様々な成分の組み合わせにより表現され得る。本明細書では、ウエハの面内で発生する倍率成分の重ね合わせずれ成分のことを、“ウエハ倍率”と呼ぶ。
露光ＯＬ計測は、露光処理によって形成されたパターンと、露光処理の下地となっているパターンとの重ね合わせずれ量を計測する処理である。露光ＯＬ計測により得られた重ね合わせずれ量の計測結果は、露光処理のリワーク判定や、後続のロットに適用されるアライメント補正値の算出などに使用され得る。加工処理は、露光処理によって形成されたマスクを使用して、ウエハを加工（例えば、エッチング）する処理である。加工処理が完了すると、使用されたマスクが除去され、次の工程が実行される。
関連付けられた上ウエハＵＷのロットと下ウエハＬＷのロットとのそれぞれの前工程が完了すると、接合処理が実行される。接合処理において、接合装置は、上ウエハＵＷの表面と下ウエハＬＷの表面とを向かい合わせて配置する。そして、接合処理は、上ウエハＵＷの表面に形成されたパターンと、下ウエハＬＷの表面に形成されたパターンとの重ね合わせ位置を調整する。それから、接合装置は、上ウエハＵＷと下ウエハＬＷの表面同士を接合し、接合ウエハＢＷを形成する。
接合処理により形成された接合ウエハＢＷに対しては、接合ＯＬ（オーバーレイ）計測が実行される。接合ＯＬ計測は、上ウエハＵＷの表面に形成されたパターンと、下ウエハＬＷの表面に形成されたパターンとの重ね合わせずれ量を計測する処理である。接合ＯＬ計測により得られた重ね合わせずれ量の計測結果は、後続のロットの露光処理に適用されるアライメント補正値の算出などに使用され得る。露光処理や接合処理において発生する露光装置及び接合装置のそれぞれは、重ね合わせ位置のアライメントに、ウエハ上に形成されたアライメントマークの計測結果を利用する。
図２は、半導体装置の製造工程で使用される下ウエハＬＷのアライメントマークＡＭの配置の一例を示す模式図である。なお、図示が省略されているが、上ウエハＵＷのアライメントマークＡＭの配置は、例えば、下ウエハＬＷと同様である。図２に示すように、接合装置は、接合処理時に、下ウエハＬＷ及び上ウエハＵＷのそれぞれに配置された少なくとも３点のアライメントマークＡＭ＿Ｃ、ＡＭ＿Ｌ及びＡＭ＿Ｒを計測する。
アライメントマークＡＭ＿Ｃは、ウエハの中心近傍に配置される。接合装置は、例えば、下ウエハＬＷ及び上ウエハＵＷのそれぞれのアライメントマークＡＭ＿Ｃの計測結果に基づいて、シフト成分の重ね合わせを調整し得る。アライメントマークＡＭ＿Ｌ及びＡＭ＿Ｒは、それぞれウエハの外周の一方側と他方側とに配置される。接合装置は、例えば、下ウエハＬＷ及び上ウエハＵＷのそれぞれのアライメントマークＡＭ＿Ｌ及びＡＭ＿Ｒの計測結果に基づいて、回転成分（Ｘ方向及びＹ方向で共通の直交度成分）の重ね合わせを調整し得る。さらに、接合装置は、ウエハを保持するステージを変形させる機能を有し得る。接合装置は、変形させたステージにウエハを保持させることによって、ウエハ倍率を補正することができる。接合装置は、ウエハ倍率の補正値として、例えば、露光処理で使用されたウエハ倍率のアライメント補正値や、露光ＯＬの計測結果に基づいて算出されたウエハ倍率の値などを使用し得る。このように、接合装置は、下ウエハＬＷと上ウエハＵＷとの接合面（表面）における重ね合わせずれを補正することができる。
図３は、ウエハに配置されるアライメントマークＡＭの構成及び信号波形の一例を示す概略図である。図３の（Ａ）は、アライメントマークＡＭの構成の一例を示している。図３の（Ａ）に示すように、アライメントマークＡＭは、例えば、パターンＡＰ１～ＡＰ４を含む。パターンＡＰ１及びＡＰ２は、それぞれがＹ方向に延伸した部分を有し、Ｘ方向に並んでいる。パターンＡＰ３及びＡＰ４は、それぞれがＸ方向に延伸した部分を有し、Ｙ方向に並んでいる。例えば、アライメントマークＡＭのＸ方向の座標は、パターンＡＰ１及びＡＰ２の計測結果に基づいて算出され、アライメントマークＡＭのＹ方向の座標は、パターンＡＰ３及びＡＰ４の計測結果に基づいて算出される。
図３の（Ｂ）は、図３の（Ａ）に示されたアライメントマークＡＭのＸ方向に沿った信号波形を示し、パターンＡＰ１及びＡＰ２の計測結果を含む。図３の（Ｂ）に示すように、信号波形は、パターンＡＰ１に対応する信号ＳＰ１と、パターンＡＰ２に対応する信号ＳＰ２とを含む。各信号ＳＰは、信号波形のエッジ部分などが検出されることによって特定され得る。本例において、信号ＳＰ１及びＳＰ２のそれぞれの信号強度は、その他の部分よりも高い。アライメントマークＡＭのＸ座標としては、例えば、信号ＳＰ１及びＳＰ２のそれぞれの重心部分の中間に対応する座標が利用される。同様に、アライメントマークＡＭのＹ座標は、パターンＡＰ３及びＡＰ４を用いて算出され得る。なお、アライメントマークＡＭの構成は、その他の構成であってもよいし、アライメントマークＡＭの位置の算出方法は、その他の算出方法であってもよい。
［１］第１実施形態
第１実施形態に係る接合装置１は、接合処理において、下ウエハＬＷを保持するステージの変形量に基づいてアライメント時のフォーカス設定を変更する。以下に、第１実施形態に係る接合装置１の詳細について説明する。
［１－１］構成
図４は、第１実施形態に係る接合装置１の構成の一例を示すブロック図である。図４に示すように、接合装置１は、例えば、制御装置１０、記憶装置１１、搬送装置１２、通信装置１３、及び接合ユニット１４を含む。
制御装置１０は、接合装置１の全体の動作を制御するコンピュータなどである。制御装置１０は、記憶装置１１、搬送装置１２、通信装置１３、及び接合ユニット１４のそれぞれを制御する。制御装置１０は、図示が省略されているが、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などを備える。ＣＰＵは、接合装置の制御に関する様々なプログラムを実行するプロセッサである。ＲＯＭは、接合装置の制御プログラムを記憶する不揮発性の記憶媒体である。ＲＡＭは、ＣＰＵの作業領域として使用される揮発性の記憶媒体である。制御装置１０は、“コントローラ”とよばれてもよい。
記憶装置１１は、データやプログラムなどの記憶に使用される記憶媒体である。記憶装置１１は、例えば、接合レシピ１１０、及び変形モデル１１１を記憶する。接合レシピ１１０は、接合処理の設定が記録されたテーブルである。接合レシピ１１０は、処理工程や処理ロット毎に用意される。接合処理の設定は、使用するアライメントマークＡＭの情報や、アライメントマークＡＭの計測時のフォーカス設定などを含む。フォーカス設定は、アライメントに使用されるカメラの制御に適用される。変形モデル１１１は、後述される下ステージ１４０の変形量から、下ウエハＬＷのアライメントマークＡＭを計測する際のベストフォーカスＢＦを推測するための情報を含む。図示が省略されているが、記憶装置１１は、アライメント補正値に関連付けられた複数の変形モデル１１１を記憶し得る。変形モデル１１１の詳細については後述する。なお、記憶装置１１は、制御装置１０に含まれていてもよい。
搬送装置１２は、ウエハを搬送することが可能な搬送アームや、複数枚のウエハを一時的に載置するためのトランジションなどを備える装置である。例えば、搬送装置１２は、接合処理の前処理装置から受け取った上ウエハＵＷ及び下ウエハＬＷを、接合ユニット１４に搬送する。また、搬送装置１２は、接合処理後に、接合ユニット１４から受け取った接合ウエハＢＷを、接合装置１の外部に搬送する。搬送装置１２は、ウエハの上下を反転させる機構を備えていてもよい。
通信装置１３は、ネットワークＮＷに接続可能な通信インターフェースである。接合装置１は、ネットワークＮＷ上の端末の制御に基づいて動作してもよいし、ネットワーク上のサーバーに動作ログを記憶させてもよいし、サーバーに記憶された情報に基づいて接合処理を実行してもよい。
接合ユニット１４は、接合処理で使用される構成の集合である。接合ユニット１４は、例えば、下ステージ１４０、応力装置１４１、カメラ１４２、上ステージ１４３、押圧ピン１４４、及びカメラ１４５を含む。
下ステージ１４０は、下ウエハＬＷを保持する機能を有する。下ステージ１４０は、例えば、真空吸着によりウエハを保持するウエハチャックを含む。下ステージ１４０は、例えば、レーザー干渉計による下ステージ１４０の位置の計測結果に基づいて、水平方向に移動可能に構成される。応力装置１４１は、下ステージ１４０に応力を印加し、下ステージ１４０を介して下ウエハＬＷを変形させる機能を有する。応力装置１４１による下ステージ１４０の変形量に応じて、下ステージ１４０に保持された下ウエハＬＷの膨張量（Scaling）が変化する。具体的には、下ステージ１４０が下ウエハＬＷを吸着することによって、下ウエハＬＷの外周部が下ステージ１４０上に落下して保持される。すると、下ステージ１４０に吸着された下ウエハＬＷは、変形した下ステージ１４０の形状に沿って伸びる（変形する）。そして、下ウエハＬＷが伸びた量（すなわち、膨張量）は、下ステージ１４０の変形量に応じて変化する。カメラ１４２は、下ステージ１４０側に配置され、上ウエハＵＷのアライメントマークＡＭの計測に使用される撮影機構である。
上ステージ１４３は、上ウエハＵＷを保持する機能を有する。上ステージ１４３は、例えば、真空吸着によりウエハを保持するウエハチャックを含む。また、上ステージ１４３は、例えば、下ステージ１４０の上方に配置され、上下方向に移動可能に構成される。下ステージ１４０及び上ステージ１４３の組は、下ステージ１４０に保持された下ウエハＬＷと、上ステージ１４３に保持された上ウエハＵＷとを対向配置可能に構成される。押圧ピン１４４は、制御装置１０の制御に基づいて上下方向に駆動し、上ステージ１４３に保持された上ウエハＵＷの中心部の上面を押すことができるピンである。カメラ１４５は、上ステージ１４３側に配置され、下ウエハＬＷのアライメントマークＡＭの計測に使用される撮影機構である。
なお、下ステージ１４０が下ウエハＬＷを変形させて保持する処理は、下ステージ１４０が変形してから下ウエハＬＷが吸着されることによって実現されてもよいし、下ステージ１４０が下ウエハＬＷを吸着してから下ステージ１４０が変形することによって実現されてもよい。上ステージ１４３が、下ステージ１４０と同様に、ウエハを変形させて保持する機構を備えていてもよい。
図４において、下ステージ１４０に保持された下ウエハＬＷの下面及び上面は、下ウエハＬＷの裏面及び表面にそれぞれ対応する。図４において、上ステージ１４３に保持された上ウエハＵＷの下面及び上面は、上ウエハＵＷの表面及び裏面にそれぞれ対応する。接合装置１は、下ステージ１４０及び上ステージ１４３の相対位置を調整することにより、シフト成分と回転成分の重ね合わせを調整（アライメント）し得る。また、接合装置１は、下ステージ１４０を応力装置１４１により変形させることにより、変形された下ステージ１４０に保持された下ウエハＬＷのウエハ倍率を調整（補正）することができる。
なお、接合装置１は、下ステージ１４０及び上ステージ１４３による真空吸着で利用される真空ポンプを有していてもよい。応力装置１４１は、“応力発生器”と呼ばれてもよい。カメラ１４２は、上ステージ１４３の位置を測定する機能を有するアライメントセンサと呼ばれてもよい。カメラ１４５は、下ステージ１４０の位置を測定する機能を有するアライメントセンサと呼ばれてもよい。カメラ１４２及び１４５のそれぞれは、垂直（光軸）方向に駆動してフォーカスを調整する移動部を有していてもよい。
なお、上述された“接合処理の前処理装置”は、接合処理の前に、上ウエハＵＷ及び下ウエハＬＷのそれぞれの接合面を接合可能に改質及び親水化させる機能を有する装置である。簡潔に述べると、前処理装置は、まず上ウエハＵＷ及び下ウエハＬＷのそれぞれの表面に対してプラズマ処理を実行し、上ウエハＵＷ及び下ウエハＬＷのそれぞれの表面を改質する。プラズマ処理では、所定の減圧雰囲気下において、処理ガスである酸素ガス又は窒素ガスを基に酸素イオン又は窒素イオンが生成され、生成された酸素イオン又は窒素イオンが各ウエハの接合面に照射される。その後、前処理装置は、上ウエハＵＷ及び下ウエハＬＷのそれぞれの表面に純水を供給する。すると、上ウエハＵＷ及び下ウエハＬＷのそれぞれの表面に水酸基が付着して、当該表面が親水化される。接合処理では、このように接合面が改質及び親水化された上ウエハＵＷ及び下ウエハＬＷが使用される。接合装置１は、前処理装置等と組み合わされることにより、接合システムを構成してもよい。
［１－２］半導体装置の製造方法
以下に、第１実施形態に係る半導体装置の製造方法として、接合装置１を用いた具体的な処理の一例について説明する。すなわち、以下で説明される第１実施形態の接合方法（接合処理）を用いて半導体装置が製造される。
［１－２－１］接合処理の概要
図５は、第１実施形態に係る接合装置１の接合処理の概要を示す概略図である。図５（Ａ）～（Ｈ）のそれぞれは、接合処理における接合ユニット１４の状態を示している。以下に、図５を参照して、接合処理の概要について説明する。
図５の（Ａ）は、接合処理前の接合ユニット１４の状態を示している。接合装置１は、接合処理の実行指示と、関連付けられた上ウエハＵＷと下ウエハＬＷとの組を受け取ると、接合処理を開始する。
接合処理が開始すると、下ステージ１４０が変形される（図５の（Ｂ）：下ステージ変形）。具体的には、制御装置１０が、アライメント補正値に基づいて応力装置１４１を制御して、下ステージ１４０を変形させる。制御装置１０により参照されるアライメント補正値は、外部のサーバーから取得されてもよいし、露光装置又はサーバーから取得したアライメント補正値に基づいて算出されてもよい。なお、アライメント補正値に依っては、図５の（Ｂ）の処理の時点で、応力装置１４１が下ステージ１４０に応力を印加せず、下ステージ１４０が変形していない状態であってもよい。
次に、上ウエハＵＷがロードされる（図５の（Ｃ）：上ウエハロード）。具体的には、制御装置１０が、搬送装置１２に、上ウエハＵＷを上ステージ１４３に搬送させる。そして、制御装置１０は、真空吸着により上ステージ１４３に上ウエハＵＷを保持させる。なお、接合装置１にロードされる上ウエハＵＷの表面は、前処理装置により改質及び親水化されている。
次に、上ウエハＵＷのアライメント処理が実行される（図５の（Ｄ）：上ウエハアライメント）。具体的には、制御装置１０は、カメラ１４２を用いて上ウエハＵＷのアライメントマークＡＭ＿Ｃ、ＡＭ＿Ｌ及びＡＭ＿Ｒを計測し、これらのアライメントマークＡＭの座標を算出する。
次に、下ウエハＬＷがロードされる（図５の（Ｅ）：下ウエハロード）。具体的には、制御装置１０が、搬送装置１２に、下ウエハＬＷを下ステージ１４０に搬送させる。そして、制御装置１０は、真空吸着により下ステージ１４０に下ウエハＬＷを保持させる。このとき、応力装置１４１が下ステージ１４０に応力を印加していない場合、下ウエハＬＷは、フラットな状態で下ステージ１４０に保持される。一方で、応力装置１４１が下ステージ１４０に応力を印加している場合、下ウエハＬＷは、応力装置１４１により変形された下ステージ１４０の形状に沿って変形する。なお、接合装置１にロードされる下ウエハＬＷの表面は、前処理装置により改質及び親水化されている。
次に、下ウエハＬＷのアライメント処理が実行される（図５の（Ｆ）：下ウエハアライメント）。具体的には、制御装置１０は、カメラ１４５を用いて下ウエハＬＷのアライメントマークＡＭ＿Ｃ、ＡＭ＿Ｌ及びＡＭ＿Ｒを計測し、これらのアライメントマークＡＭの座標を算出する。下ウエハＬＷのアライメントマークＡＭ＿Ｃ、ＡＭ＿Ｌ及びＡＭ＿Ｒを計測する際には、事前に作成された変形モデル１１１が用いられる。
次に、カメラ１４２及び１４５の原点合わせが実行される（図５の（Ｇ）：カメラ原点合わせ）。具体的には、制御装置１０は、下ステージ１４０及び上ステージ１４３の位置を制御して、カメラ１４２の光軸と、カメラ１４５の光軸との間に、共通ターゲット１４６を挿入する。それから、制御装置１０は、カメラ１４２及び１４５のそれぞれによる共通ターゲット２３６の計測結果に基づいて、カメラ１４２及び１４５の原点を合わせる。
次に、接合シーケンスが実行される（図５の（Ｈ）：接合シーケンス）。具体的には、まず、制御装置１０は、上ウエハＵＷ及び下ウエハＬＷのそれぞれのアライメント結果と、カメラ１４２及び１４５の原点合わせの結果とに基づいて、下ステージ１４０と上ステージ１４３との相対位置を調整する。そして、制御装置１０は、上ステージ１４３の位置を下ステージ１４０に近づけて、上ウエハＵＷ及び下ウエハＬＷ間の間隔を調整する。それから、制御装置１０は、押圧ピン１４４を下降させることにより上ウエハＵＷの中心部を押し下げて、上ウエハＵＷの表面と下ウエハＬＷの表面とを接触させる。
その後、制御装置１０は、上ステージ１４３による上ウエハＵＷの保持（真空吸着）を内側から外側に向かって順に解除する。すると、上ウエハＵＷが下ウエハＬＷの上に落下して、上ウエハＵＷの表面と下ウエハＬＷの表面とが接合される。具体的には、改質された上ウエハＵＷの接合面と、改質された下ウエハＬＷの接合面との間にファンデルワールス力（分子間力）が生じ、上ウエハＵＷ及び下ウエハＬＷの接触部分が接合される。それから、上ウエハＵＷ及び下ウエハＬＷのそれぞれの接合面が親水化されていることから、上ウエハＵＷ及び下ウエハＬＷの接触部分の親水基が水素結合し、上ウエハＵＷ及び下ウエハＬＷの接触部分がより強固に接合される。
［１－２－２］変形モデル１１１の作成方法
図６は、第１実施形態に係る接合装置で使用される変形モデル１１１の作成方法の一例を示すフローチャートである。以下に、図６を参照して、第１実施形態に係る接合装置１における変形モデル１１１の作成方法の流れについて説明する。
まず、アライメントマークＡＭの配置されたウエハが用意される（Ｓ１０１）。Ｓ１０１で用意されるウエハは、アライメントマークＡＭが設けられた部分の構造が、接合処理時の下ウエハＬＷと同様である。すなわち、Ｓ１０１の処理では、変形モデル１１１の作成対象であるウエハが用意されることが好ましい。変形モデル１１１の作成対象としては、接合処理時に接合装置１により変形されるウエハであればよく、上ウエハＵＷ及び下ウエハＬＷのいずれであってもよい。
次に、制御装置１０は、接合レシピ１１０を確認する（Ｓ１０２）。変形モデル１１１の作成時における接合レシピ１１０は、Ｓ１０１で用意されたウエハにおける複数のアライメントマークＡＭの座標の情報と、下ステージ１４０の変形量の設定とを含む。
次に、制御装置１０は、第ｍの変形量で下ステージ１４０を変形させる（Ｓ１０３）。“ｍ”は、２以上の整数である。“ｍ”は、例えば、図６に示された一連の処理の初期値として“１”に設定される。制御装置１０は、応力装置１４１に第ｍの変形量に対応する応力を下ステージ１４０に印加させることによって、下ステージ１４０に対して第ｍの変形量を適用する。なお、本例では、第１の変形量が、応力装置１４１による補正なしの状態に対応する。ウエハの変形量は、例えば、ウエハの外周部分の高さを基準とした場合における、ウエハの中央部分の高さにより示される。変形量の単位としては、例えば、マイクロメートル（μｍ）が使用される。また、ウエハの変形量は、応力装置１４１がウエハに印加する応力の大きさにより表現されてもよい。応力の単位としては、例えば、メガパスカル（ＭＰａ）が使用される。
次に、制御装置１０は、ウエハをロードする（Ｓ１０４）。本例では、制御装置１０の制御に基づいて、下ウエハＬＷが、下ステージ１４０に搬送され、下ステージ１４０に真空吸着される。このとき、下ウエハＬＷは、応力装置１４１により変形された下ステージ１４０の形状に基づいて変形する。なお、応力装置１４１による補正なしの場合には、下ウエハＬＷは、フラットな状態で保持される。
次に、制御装置１０は、カメラ１４５を用いてウエハ面内の複数点の高さを計測する（Ｓ１０５）。本例では、“複数点”が複数のアライメントマークＡＭにそれぞれ対応し、“高さ”がベストフォーカスの位置に対応する。具体的には、Ｓ１０５の処理において、制御装置１０は、下ステージ１４０の水平位置を制御することによって、下ウエハＬＷのアライメントマークＡＭの位置に、上ステージ１４３のカメラ１４５の光軸を合わせる。そして、カメラ１４５は、所定のフォーカスレンジ及び所定のフォーカスステップで、各アライメントマークＡＭを計測する。それから、制御装置１０は、カメラ１４５の計測結果に基づいて、アライメントマークＡＭ毎のベストフォーカス（高さ）を決定する。
次に、制御装置１０は、ウエハをアンロードする（Ｓ１０６）。本例では、搬送装置１２が、下ステージ１４０の真空吸着が解除された下ウエハＬＷを受け取る。
次に、制御装置１０は、“ｍ＝Ｍ”が満たされたか否かを判定する（Ｓ１０７）。“Ｍ”は、ウエハの変形量（すなわち、ウエハ倍率の補正値）に応じた変形モデル１１１を作成する数に対応する。なお、Ｓ１０７の処理は、制御装置１０が、Ｓ１０５の計測結果が得られていないウエハの変形量の設定が残っているかを否かを判定する処理と言い換えられてもよい。
Ｓ１０７の処理において“ｍ＝Ｍ”が満たされていない場合（Ｓ１０７：ＮＯ）、制御装置１０は、“ｍ”をインクリメントして（Ｓ１０８）、Ｓ１０３の処理に進む。つまり、制御装置１０は、Ｓ１０３の処理における下ステージ１４０の変形量、すなわち下ステージ１４０に吸着された下ウエハＬＷの変形量が変更された状態で、Ｓ１０４及びＳ１０５の処理を実行する。制御装置１０は、Ｓ１０３～Ｓ１０８の処理を繰り返すことによって、各変形量に関連付けられたベストフォーカスの情報を生成することができる。なお、Ｓ１０８の処理は、制御装置１０が、Ｓ１０５の計測結果が得られていないウエハの変形量の設定を選択する処理と言い換えられてもよい。
Ｓ１０７の処理において“ｍ＝Ｍ”が満たされている場合（Ｓ１０７：ＹＥＳ）、制御装置１０は、Ｓ１０５の計測結果に基づいて、複数の変形量の設定にそれぞれ関連付けて複数の変形モデル１１１を作成する（Ｓ１０９）。具体的には、制御装置１０は、第１の変形量におけるＳ１０５の計測結果から、第１の変形量に関連付けた変形モデル１１１を作成する。同様に、制御装置１０は、第２の変形量～第Ｍの変形量にそれぞれ関連付けられた複数の変形モデル１１１を作成する。なお、変形モデル１１１は、各アライメントマークＡＭのベストフォーカス位置（高さ）に基づいて算出されることから、“フォーカスマップ”と呼ばれてもよい。変形モデル１１１は、例えば、各アライメントマークＡＭのベストフォーカスの値を用いて多項式近似することによって算出される。
なお、制御装置１０は、Ｓ１０５の処理により計測されていない変形量に対応する変形モデル１１１に関しては、近い変形量の値を用いた変形モデル１１１から推測してもよいし、当該変形量を挟む複数の条件の変形モデル１１１に基づいて推測してもよい。そして、制御装置１０は、下ステージ１４０の変形量に関連付けられた変形モデル１１１を用いることによって、下ステージ１４０に真空吸着された下ウエハＬＷの座標から、当該座標におけるアライメントマークＡＭの高さを算出することができる。Ｓ１０９の処理が完了すると、制御装置１０は、図６に示された一連の処理を終了する。
（変形モデル１１１の作成方法の具体例）
図７は、第１実施形態に係る接合装置で使用される変形モデル１１１の作成方法の具体例を示す概略図である。図７は、下ステージ１４０上の下ウエハＬＷの計測イメージと、フォーカス設定及びベストフォーカス算出結果とを下ステージ１４０の変形量毎に示している。ｍ＝１の場合における第１変形量は、下ステージ１４０に対するウエハ倍率の補正無しの状態に対応する。ｍ＝２の場合における第２変形量は、応力装置１４１により下ステージ１４０が変形した状態に対応する。ｍ＝３の場合における第３変形量は、応力装置１４１により下ステージ１４０が第２変形量よりも変形した状態に対応する。図７に示された座標（１）、（２）及び（３）の数字は、計測順番の一例に対応する。また、座標（１）、（２）及び（３）は、例えば、アライメントマークＡＭ＿Ｃ、ＡＭ＿Ｌ及びＡＭ＿Ｒにそれぞれ対応している。
下ステージ１４０の変形量が第１変形量（補正無し）である場合、下ステージ１４０に真空吸着された下ウエハＬＷは、フラットな状態で保持される。つまり、上ステージ１４３のカメラ１４５は、フラットな状態の下ウエハＬＷに配置されたアライメントマークＡＭを、所定のフォーカス設定に基づいた条件で撮像する。この場合、座標（１）、（２）及び（３）のそれぞれのアライメントマークＡＭの計測に基づいて決定されたベストフォーカスＢＦは、略均一の位置（高さ）となり得る。このため、第１変形量に関連付けられた変形モデル１１１は、座標に依らず略均一の値を示す近似式となり得る。
下ステージ１４０の変形量が第２変形量である場合、下ステージ１４０に真空吸着された下ウエハＬＷは、凸形状に変形した状態で保持される。つまり、上ステージ１４３のカメラ１４５は、凸形状に変形した状態の下ウエハＬＷに配置されたアライメントマークＡＭを、所定のフォーカス設定に基づいた条件で撮像する。この場合、中心部に配置された座標（１）におけるベストフォーカスＢＦの位置が、外周部に配置された座標（２）及び（３）におけるベストフォーカスＢＦの位置よりも高くなる。このため、第２変形量に関連付けられた変形モデル１１１は、ウエハの中心に近づくほど高い値を示す近似式となり得る。
下ステージ１４０の変形量が第３変形量である場合、下ステージ１４０に真空吸着された下ウエハＬＷは、第２変形量の場合よりも大きく凸形状に変形した状態で保持される。つまり、上ステージ１４３のカメラ１４５は、第２変形量よりも大きく凸形状に変形した状態の下ウエハＬＷに配置されたアライメントマークＡＭを、所定のフォーカス設定に基づいた条件で撮像する。この場合、座標（１）、（２）及び（３）のベストフォーカスＢＦの位置は、それぞれ第２変形量における座標（１）、（２）及び（３）のベストフォーカスＢＦの位置よりも高くなり得る。このため、第３変形量に関連付けられた変形モデル１１１は、第２変形量の場合よりもウエハの中心に近づくほど高い値を示す近似式となり得る。
変形モデル１１１の作成時において、座標（１）、（２）及び（３）のそれぞれのアライメントマークＡＭを計測する際のフォーカスレンジＦＲは、広範囲に設定されることが好ましい。フォーカスレンジＦＲは、アライメントマークＡＭの計測点において、アライメントマークＡＭを撮像する位置（高さ）の範囲に対応する。アライメントマークＡＭの計測では、フォーカスレンジＦＲ内で、予め設定されたフォーカスステップに基づいて、複数回の撮像が実行される。ここで説明された“広範囲”は、各座標において、下ステージ１４０がいずれの変形量であった場合においても、ベストフォーカスＢＦが含まれるようなフォーカス設定であることに対応する。フォーカスレンジＦＲが広範囲に設定されることによって、フォーカスレンジＦＲ内でベストフォーカスＢＦが検出されなかった場合のフォーカスの再計測の発生が抑制され得る。
［１－２－３］下ウエハＬＷのアライメント処理
図８は、第１実施形態に係る接合装置１の接合処理に含まれた下ウエハＬＷのアライメント処理（図５の（Ｆ））の一例の詳細を示すフローチャートである。以下に、図８を参照して、第１実施形態に係る接合装置１における下ウエハＬＷのアライメント処理の流れについて説明する。
第１実施形態における下ウエハＬＷのアライメント処理が開始すると、まず、制御装置１０は、下ステージ１４０の変形量に対応する変形モデル１１１に基づいて、各計測座標のフォーカス位置（高さ）を算出する（Ｓ１１１）。言い換えると、Ｓ１１１の処理において、制御装置１０は、下ウエハＬＷに適用されるウエハ倍率の補正値に関連付けられた変形モデル１１１を選択して（使用して）、各計測座標のフォーカス位置を算出する。さらに言い換えると、Ｓ１１１の処理において、制御装置１０は、カメラ１４５がフォーカスを合わせるためのキャリブレーションを実行する領域において、下ウエハＬＷの変形モデル１１１に基づくベストフォーカスを推測（算出）する。
次に、制御装置１０は、Ｓ１１１の処理において座標（１）で算出されたフォーカス位置を含み、且つ変形モデル１１１の生成時よりも狭いフォーカスレンジで、座標（１）におけるベストフォーカスを探索する（Ｓ１１２）。Ｓ１１２の処理により、座標（１）におけるベストフォーカスが決定される。
次に、制御装置１０は、Ｓ１１２で決定されたベストフォーカスの設定で、アライメントマークＡＭ＿Ｃを計測する（Ｓ１１３）。
次に、制御装置１０は、Ｓ１１１の処理において座標（２）で算出されたフォーカス位置を含み、且つ変形モデル１１１の生成時よりも狭いフォーカスレンジで、座標（２）におけるベストフォーカスを探索する（Ｓ１１４）。Ｓ１１４の処理により、座標（２）におけるベストフォーカスが決定される。
次に、制御装置１０は、Ｓ１１４で決定されたベストフォーカスの設定で、アライメントマークＡＭ＿Ｌを計測する（Ｓ１１５）。
次に、制御装置１０は、Ｓ１１１の処理において座標（３）で算出されたフォーカス位置を含み、且つ変形モデル１１１の生成時よりも狭いフォーカスレンジで、座標（３）におけるベストフォーカスを探索する（Ｓ１１６）。Ｓ１１６の処理により、座標（３）におけるベストフォーカスが決定される。
次に、制御装置１０は、Ｓ１１６で決定されたベストフォーカスの設定で、アライメントマークＡＭ＿Ｌを計測する（Ｓ１１７）。
次に、制御装置１０は、Ｓ１１３、Ｓ１１５及びＳ１１７の計測結果に基づいて、下ステージ１４０の位置を調整する（Ｓ１１８）。Ｓ１１８の処理が完了すると、制御装置１０は、下ウエハＬＷのアライメント処理を完了し、接合処理における次の処理に進む。
なお、第１実施形態に係る接合装置１において、Ｓ１１２及びＳ１１３の処理と、Ｓ１１４及びＳ１１５の処理と、Ｓ１１６及びＳ１１７の処理とのそれぞれは、統合されてもよい。なお、第１実施形態に係る接合装置１は、少なくとも、下ステージ１４０の変形量に対応する変形モデル１１１に基づいて、フォーカスレンジＦＲやフォーカスステップなどのフォーカス設定を決定していればよい。
（アライメントマークＡＭの計測方法の具体例）
図９は、第１実施形態に係る接合装置１の接合処理に含まれた下ウエハＬＷのアライメント処理におけるアライメントマークＡＭの計測方法の具体例を示す概略図である。図９は、下ステージ１４０上の下ウエハＬＷの計測イメージと、フォーカス設定及びベストフォーカス算出結果とを下ステージ１４０の変形量毎に示している。下ステージ１４０の変形量が第１変形量（補正無し）である場合の計測イメージと、下ステージ１４０の変形量が第２変形量である場合の計測イメージと、下ステージ１４０の変形量が第３変形量である場合の計測イメージとのそれぞれは、図７を用いて説明された内容と同様である。図９と図７との間では、各変形量におけるフォーカス設定が異なっている。
図９に示すように、下ステージ１４０の変形量が第１変形量（補正無し）である場合における各計測座標のフォーカスレンジＦＲは、第１変形量に対応する変形モデル１１１により示されたベストフォーカスＢＦを含み、且つ変形モデル１１１の生成時よりも狭く設定されている。また、第１変形量に関連付けられたフォーカス設定では、座標（１）、（２）及び（３）におけるフォーカスレンジＦＲの位置が、略同じ高さに設定されている。
下ステージ１４０の変形量が第２変形量である場合における各計測座標のフォーカスレンジＦＲは、第２変形量に対応する変形モデル１１１により示されたベストフォーカスＢＦを含み、且つ変形モデル１１１の生成時よりも狭く設定されている。また、第２変形量に関連付けられたフォーカス設定では、座標（１）、（２）及び（３）におけるフォーカスレンジＦＲの位置が、第１変形量に関連付けられたフォーカス設定よりも高い方にシフトして設定されている。さらに、第２変形量に関連付けられた変形モデル１１１に基づいて、座標（１）におけるフォーカスレンジＦＲの位置が、座標（２）及び（３）と比較して高い方にシフトして設定されている。
下ステージ１４０の変形量が第３変形量である場合における各計測座標のフォーカスレンジＦＲは、第３変形量に対応する変形モデル１１１により示されたベストフォーカスＢＦを含み、且つ変形モデル１１１の生成時よりも狭く設定されている。また、第３変形量に関連付けられたフォーカス設定では、座標（１）、（２）及び（３）におけるフォーカスレンジＦＲの位置が、第２変形量に関連付けられたフォーカス設定よりも高い方にシフトして設定されている。さらに、第３変形量に関連付けられた変形モデル１１１に基づいて、座標（１）におけるフォーカスレンジＦＲの位置が、座標（２）及び（３）と比較して高い方にシフトして設定されている。
［１－３］第１実施形態の効果
以上で説明された第１実施形態に係る接合装置１に依れば、接合装置の性能を向上させることができる。以下に、第１実施形態の効果の詳細について説明する。
接合装置１は、ウエハを保持するステージの位置を確認する際に、ウエハ上のアライメントマークＡＭを計測する。その際に、接合装置１は、例えば、カメラ１４５本体若しくはカメラ１４５内のレンズを上下に駆動させることによって、フォーカスのキャリブレーションを実行する。また、接合装置１の機能としては、下ステージ１４０を変形させることによってウエハ倍率を補正する機能が知られている。
接合装置１においてウエハ倍率が補正されると、下ステージ１４０の変形に伴い、アライメントマークＡＭのベストフォーカスの位置が変わってしまう。この対策としては、ウエハ倍率が変わった場合においてもアライメントマークＡＭのベストフォーカスが検出できるように、フォーカスのキャリブレーション範囲（フォーカスレンジ）を広く設定することが考えられる。しかしながら、フォーカスレンジが広く設定されると、アライメントマークＡＭの計測時間が長くなり、接合装置のスループットが低下する。
そこで、第１実施形態に係る接合装置１は、予め下ステージ１４０の変形量と下ウエハＬＷのベストフォーカス位置のウエハ面内の傾向とを関連づけた変形モデル１１１を作成する。そして、接合装置１は、下ステージ１４０の変形量とウエハの変形モデル１１１とに基づいたフォーカス設定を用いて、下ウエハＬＷのアライメント処理を実行する。例えば、接合装置１は、下ステージ１４０の変形量に応じて、計測座標のベストフォーカス位置を事前に予測することによって、アライメント処理時のフォーカスのキャリブレーションの際のフォーカスレンジを狭く設定し得る。
その結果、第１実施形態に係る接合装置１は、アライメントマークＡＭの計測時間を短縮することができ、接合装置１のスループットを向上させることができる。すなわち、第１実施形態に係る接合装置１は、接合装置の性能を向上させることができる。
なお、第１実施形態に係る接合装置１は、フォーカスレンジＦＲを狭く設定し、且つフォーカスステップを変形モデル１１１の作成時よりも細かく設定してもよい。フォーカスステップが細かく設定されると、カメラ１４５による撮像回数の増加に伴いアライメントマークＡＭの計測時間が長くなる。一方で、フォーカスステップが細かく設定されることによって、ベストフォーカス位置の検出精度が向上し得る。つまり、第１実施形態に係る接合装置１は、変形モデル１１１に基づくフォーカス設定において、フォーカスレンジＦＲとフォーカスステップの設定とをユーザーに選択させることによって、スループットとフォーカス精度とのバランスを調整することができる。
［１－４］第１実施形態の変形例
図６を用いて説明された変形モデル１１１の作成方法において、下ステージ１４０の変形量を変更する際にウエハをリロードする処理は、省略されてもよい。図１０は、第１実施形態に係る接合装置１で使用される変形モデル１１１の作成方法の変形例を示すフローチャートである。以下に、図１０を参照して、第１実施形態の変形例における変形モデル１１１の作成方法の流れについて説明する。
まず、アライメントマークＡＭの配置されたウエハが用意される（Ｓ１０１）。次に、接合レシピ１１０が確認される（Ｓ１０２）。次に、ウエハがロードされる（Ｓ１０４）。次に、第ｍの変形量で下ステージ１４０が変形される（Ｓ１０３）。次に、カメラ１４５を用いてウエハ面内の複数点の高さが計測される（Ｓ１０５）。次に、“ｍ＝Ｍ”が満たされるか否かが判定される（Ｓ１０７）。
Ｓ１０７の処理において“ｍ＝Ｍ”が満たされていない場合（Ｓ１０７：ＮＯ）、“ｍ”がインクリメントされ（Ｓ１０８）、Ｓ１０３及びＳ１０５の処理が実行される。つまり、ウエハが下ステージ１４０に真空吸着された状態で下ステージ１４０の変形量が変更され、ウエハ面内の複数点の高さが計測される。
Ｓ１０７の処理において“ｍ＝Ｍ”が満たされている場合（Ｓ１０７：ＹＥＳ）、ウエハがアンロードされる（Ｓ１０６）。それから、Ｓ１０５の計測結果に基づいて下ステージ１４０の変形量に関連付けられたウエハの変形モデル１１１が作成される（Ｓ１０９）。Ｓ１０９の処理が完了すると、図１０に示された一連の処理が終了する。
以上で説明されたように、変形モデル１１１を作成するための処理の順番は、入れ替えられても良いし、一部の処理が省略されてもよい。このような場合においても、接合装置１は、第１実施形態と同様に、変形モデル１１１を作成することができる。
［２］第２実施形態
第２実施形態に係る接合装置１は、接合処理時の下ウエハＬＷのアライメント処理において、下ステージ１４０の変形量と計測座標とに基づいてカメラ１４５の光軸の設定を変更する。以下に、第２実施形態に係る接合装置１の詳細について説明する。
［２－１］アライメント処理時の光軸と信号波形との関係性について
図１１は、アライメント処理時の光軸と信号波形との関係性を示す概略図である。図１１は、下ステージ１４０上の下ウエハＬＷの計測イメージと１パターンＡＰの信号波形とを、下ステージ１４０の変形なしの場合と下ステージ１４０の変形ありの場合とのそれぞれで示している。図１１に示された座標（１）、（２）及び（３）は、例えば、アライメントマークＡＭ＿Ｃ、ＡＭ＿Ｌ及びＡＭ＿Ｒにそれぞれ対応している。信号波形において、“ＤＦ”は、デフォーカスした場合に対応し、“ＢＦ”は、ベストフォーカスに対応する。
下ステージ１４０が変形なしの場合、下ステージ１４０に真空吸着された下ウエハＬＷは、フラットな状態で保持される。この場合、上ステージ１４３のカメラ１４５の光軸の傾きは、下ウエハＬＷの表面に対して垂直方向となる。この場合、１パターンＡＰの信号波形は、アライメントマークＡＭ＿Ｃ、ＡＭ＿Ｌ及びＡＭ＿Ｒの何れにおいても、対称となり得る。信号波形が対称である場合、プラス方向とマイナス方向のいずれにデフォーカスした場合においても、信号波形の重心位置の変化が抑制される。このため、制御装置１０は、信号強度に基づいて、ベストフォーカスＢＦを検出することができる。
一方で、下ステージ１４０が変形ありの場合、下ステージ１４０に真空吸着された下ウエハＬＷは、下ステージ１４０に沿って凸形状に変形した状態で保持される。この場合、上ステージ１４３のカメラ１４５の光軸と下ウエハＬＷの表面とにより形成される角度は、下ウエハＬＷの中心部分（座標（１））から離れるほど、直角から離れていく。すると、座標（２）におけるアライメントマークＡＭ＿Ｌの計測と、座標（３）におけるアライメントマークＡＭ＿Ｒの計測とのそれぞれでは、アライメントマークＡＭが斜め方向から計測される。その結果、アライメントマークＡＭ＿Ｌ及びＡＭ＿Ｒのそれぞれにおける信号波形が、非対称になり得る。
信号波形が非対称になると、アライメントマークＡＭの検出精度が悪化する。具体的には、プラス方向のデフォーカスＤＦｐと、マイナス方向のデフォーカスＤＦｍとの間で、１パターンＡＰの信号波形の重心位置が逆方向に変化する。すると、制御装置１０が信号波形のピークを誤検出する可能性が高くなり、計測結果に基づいて算出されたアライメントマークＡＭの座標がずれてしまうおそれがある。そこで、第２実施形態に係る接合装置１は、計測座標毎にカメラ１４５の光軸を調整する機能を有している。
［２－２］カメラ１４５の構成
図１２は、第２実施形態に係る接合装置１が備えるカメラ１４５の詳細な構成の一例を示す概略図である。図１２は、カメラ１４５の計測対象である下ウエハＬＷのアライメントマークＡＭも併せて示している。図１２に示すように、カメラ１４５は、例えば、光源１５０、光学素子１５１、レンズユニット１５２、支持部１５３、及び受光部１５４を備えている。
光源１５０は、レーザー光を出射可能な半導体素子である。以下では、光源１５０により出射されるレーザー光のことを、出射光ＥＬとも呼ぶ。カメラ１４５は、複数の光源を有していてもよく、出射光ＥＬの波長が、計測対象（アライメントマークＡＭ）の構成に応じて使い分けられてもよい。
光学素子１５１は、例えば、ハーフミラーである。光学素子１５１は、光源１５０から照射されたレーザー光（出射光ＥＬ）を、レンズユニット１５２に向けて反射する。また、光学素子１５１は、レンズユニット１５２を透過したレーザー光を透過する。
レンズユニット１５２は、出射光ＥＬを計測対象（例えば、下ウエハＬＷ）に導く光学系である。レンズユニット１５２は、下ウエハＬＷに照射された出射光ＥＬが下ウエハＬＷの表面で反射した反射光ＲＬを、光学素子１５１を介して受光部１５４に導く。レンズユニット１５２の光軸は、カメラ１４５の光軸に対応している。
支持部１５３は、レンズユニット１５２を支持し、レンズユニット１５２の光軸の傾きを調整可能な機構を有する。なお、カメラ１４５では、支持部１５３によって変更されたレンズユニット１５２の光軸の傾きに合わせて、レンズユニット１５２に対する光源１５０、光学素子１５１及び受光部１５４の相対位置も変更され得る。
受光部１５４は、反射光ＲＬを検出可能なセンサである。受光部１５４は、例えば、レンズユニット１５２の光軸上に配置される。受光部１５４は、少なくとも反射光ＲＬを検出可能な位置に配置されていればよい。
第２実施形態に係る接合装置１のその他の構成は、第１実施形態と同様である。なお、カメラ１４５の構成は、その他の構成であってもよい。例えば、カメラ１４５において、光源１５０と受光部１５４の配置が入れ替えられてもよい。
［２－３］半導体装置の製造方法
以下に、第２実施形態に係る半導体装置の製造方法として、接合装置１を用いた具体的な処理の一例について説明する。すなわち、以下で説明される第２実施形態の接合方法（接合処理）を用いて半導体装置が製造される。なお、第２実施形態に係る接合装置１における接合処理の概要は、第１実施形態と同様である。
［２－３－１］光軸の補正方法
図１３は、第２実施形態に係る接合装置１で使用される光軸の補正方法の一例を示すフローチャートである。以下に、図１３を参照して、第２実施形態に係る接合装置１における光軸の補正方法の流れについて説明する。
まず、第１実施形態で図６を用いて説明された変形モデル１１１の作成方法と同様に、Ｓ１０１～Ｓ１０９の処理が実行される。つまり、まずアライメントマークＡＭの配置されたウエハが用意される（Ｓ１０１）。次に、接合レシピ１１０が確認される（Ｓ１０２）。次に、第ｍの変形量で下ステージ１４０が変形される（Ｓ１０３）。次に、ウエハがロードされる（Ｓ１０４）。次に、カメラ１４５を用いてウエハ面内の複数点の高さが計測される（Ｓ１０５）。次に、ウエハがアンロードされる（Ｓ１０６）。次に、“ｍ＝Ｍ”が満たされるか否かが判定される（Ｓ１０７）。Ｓ１０７の処理において“ｍ＝Ｍ”が満たされていない場合（Ｓ１０７：ＮＯ）、“ｍ”がインクリメントされ（Ｓ１０８）、Ｓ１０３の処理が実行される。Ｓ１０７の処理において“ｍ＝Ｍ”が満たされている場合（Ｓ１０７：ＹＥＳ）、Ｓ１０５の計測結果に基づいて、複数の変形量の設定にそれぞれ関連付けて複数の変形モデル１１１が作成される（Ｓ１０９）。
Ｓ１０９の処理が完了すると、制御装置１０は、複数の変形量の設定毎に、対応する変形モデル１１１を用いてウエハ面内の各座標の光軸補正量の関係表を作成する（Ｓ２０１）。光軸補正量の関係表は、計測座標の情報と光軸補正量とが関連付けられた情報を含む。光軸補正量は、各計測座標において変形モデル１１１に基づいて算出された下ウエハＬＷの表面の向きに対して、カメラ１４５の光軸が垂直になるように設定される。言い換えると、カメラ１４５の光軸は、変形モデル１１１基づいて算出される計測座標における下ウエハＬＷの表面の傾きに対して直交する方向に設定される。光軸補正量は、デフォルトの状態からのレンズユニット１５２の回転量により示されてもよいし、支持部１５３の制御パラメータにより示されてもよい。
次に、制御装置１０は、光軸補正量に基づいて下ステージ１４０とカメラ１４５との位置関係（相対位置）を補正する（Ｓ２０２）。Ｓ２０２の処理において、制御装置１０は、各計測座標で補正された光軸が対応するアライメントマークＡＭの位置に合うように、カメラ１４５の位置が調整される。言い換えると、カメラ１４５の位置が、アライメントマークＡＭの表面からの垂直軸と、カメラ１４５の光軸とが揃うように調整される。なお、Ｓ２０２の処理では、下ステージ１４０とカメラ１４５との位置関係の補正量が、Ｓ２０１で作成された関係表に記録されてもよい。Ｓ２０２の処理が完了すると、制御装置１０は、図１３に示された一連の処理を終了する。
（アライメントマークＡＭの計測方法の具体例）
図１４は、第２実施形態に係る接合装置１の接合処理に含まれた下ウエハＬＷのアライメント処理におけるアライメントマークＡＭの計測方法の具体例を示す概略図である。図１４は、光軸の補正イメージと、下ステージ１４０とカメラ１４５との位置関係の補正イメージとの一例を示している。第１変形量～第３変形量と、座標（１）～（３）とのそれぞれの概要は、第１実施形態と同様である。光軸の補正イメージに示された二点鎖線は、各計測座標における光軸の傾きを示している。
下ステージ１４０の変形量が第１変形量（補正無し）である場合、下ステージ１４０に真空吸着された下ウエハＬＷは、フラットな状態で保持される。この場合、座標（１）、（２）及び（３）のそれぞれのアライメントマークＡＭの計測時におけるカメラ１４５の光軸の傾きは、略同一（例えば、垂直）に設定される。このとき、下ステージ１４０とカメラ１４５との位置関係は、接合レシピ１１０により示された各座標と、実際の計測座標とが一致した状態に制御される。
下ステージ１４０の変形量が第２変形量である場合、下ステージ１４０に真空吸着された下ウエハＬＷは、凸形状に変形した状態で保持される。この場合、座標（２）及び（３）のそれぞれのアライメントマークＡＭの計測時におけるカメラ１４５の光軸の傾きは、座標（１）に対して外側（すなわち、反射光ＲＬが下ウエハＬＷの中心部から離れる方向）に傾いた状態に設定される。このとき、例えば、座標（３）のアライメントマークＡＭ＿Ｒの計測では、下ステージ１４０とカメラ１４５との位置関係が、接合レシピ１１０により示された座標から、外側に長さＬ１だけシフトした状態に制御される。
下ステージ１４０の変形量が第３変形量である場合、下ステージ１４０に真空吸着された下ウエハＬＷは、第２変形量の場合よりも大きく凸形状に変形した状態で保持される。この場合、座標（２）及び（３）のそれぞれのアライメントマークＡＭの計測時におけるカメラ１４５の光軸の傾きは、第２変形量の場合よりも座標（１）に対して外側に傾いた状態に設定される。このとき、例えば、座標（３）のアライメントマークＡＭ＿Ｒの計測では、下ステージ１４０とカメラ１４５との位置関係が、接合レシピ１１０により示された座標から、外側に長さＬ１よりも大きい長さＬ２だけシフトした状態に制御される。
［２－３－２］下ウエハＬＷのアライメント処理
図１５は、第２実施形態に係る接合装置１の接合処理に含まれた下ウエハＬＷのアライメント処理の一例を示すフローチャートである。以下に、図１５を参照して、第２実施形態に係る接合装置１における下ウエハＬＷのアライメント処理の流れについて説明する。
第２実施形態における下ウエハＬＷのアライメント処理が開始すると、まず、制御装置１０は、下ステージ１４０の変形量に対応する光軸補正量の関係式に基づいて、各計測座標の光軸補正量を算出する（Ｓ２１１）。言い換えると、Ｓ２１１の処理において、制御装置１０は、下ウエハＬＷに適用されるウエハ倍率の補正値に関連付けられた光軸補正量の関係式を選択して（使用して）、各計測座標の光軸補正量を算出する。Ｓ２１１の処理により、制御装置１０は、カメラ１４５がフォーカスのキャリブレーションを実行する領域において、下ウエハＬＷの変形モデル１１１に基づいて光軸の傾きを補正する。
次に、制御装置１０は、算出された各計測座標の光軸補正量に基づいて、各計測座標における下ステージ１４０とカメラ１４５との位置関係の補正量を算出する（Ｓ２１２）。
次に、制御装置１０は、Ｓ２１１の処理において座標（１）で算出された光軸補正量と、下ステージ１４０とカメラ１４５との位置関係の補正量とに基づいてカメラ１４５の光軸及び位置を決定し、座標（１）におけるベストフォーカスを探索する（Ｓ２１３）。Ｓ２１３の処理により、座標（１）におけるベストフォーカスが決定される。
次に、制御装置１０は、Ｓ２１３で決定されたベストフォーカスの設定で、アライメントマークＡＭ＿Ｃを計測する（Ｓ２１４）。
次に、制御装置１０は、Ｓ２１１の処理において座標（２）で算出された光軸補正量と、下ステージ１４０とカメラ１４５との位置関係の補正量とに基づいてカメラ１４５の光軸及び位置を決定し、座標（２）におけるベストフォーカスを探索する（Ｓ２１５）。Ｓ２１５の処理により、座標（２）におけるベストフォーカスが決定される。
次に、制御装置１０は、Ｓ２１５で決定されたベストフォーカスの設定で、アライメントマークＡＭ＿Ｌを計測する（Ｓ２１６）。
次に、制御装置１０は、Ｓ２１１の処理において座標（３）で算出された光軸補正量と、下ステージ１４０とカメラ１４５との位置関係の補正量とに基づいてカメラ１４５の光軸及び位置を決定し、座標（３）におけるベストフォーカスを探索する（Ｓ２１７）。Ｓ２１７の処理により、座標（３）におけるベストフォーカスが決定される。
次に、制御装置１０は、Ｓ２１７で決定されたベストフォーカスの設定で、アライメントマークＡＭ＿Ｌを計測する（Ｓ２１８）。
次に、制御装置１０は、Ｓ２１４、Ｓ２１６及びＳ２１８の計測結果に基づいて、下ステージ１４０の位置を調整する（Ｓ２１９）。Ｓ２１９の処理が完了すると、制御装置１０は、下ウエハＬＷのアライメント処理を完了し、接合処理における次の処理に進む。
なお、第２実施形態に係る接合装置１において、Ｓ２１３及びＳ２１４の処理と、Ｓ２１５及びＳ２１６の処理と、Ｓ２１７及びＳ２１８の処理とのそれぞれは、統合されてもよい。Ｓ２１３、Ｓ２１５及びＳ２１７の処理に、それぞれ第１実施形態のＳ１１２、Ｓ１１４及びＳ１１６の処理が組み合わされてもよい。第２実施形態に係る接合装置１は、少なくとも、下ステージ１４０の変形量に対応する変形モデル１１１に基づいて、計測座標毎に光軸を補正していればよい。
（接合処理におけるフォーカス動作の具体例）
図１６は、第２実施形態に係る接合装置１におけるアライメント処理時の光軸と信号波形との関係性を示す概略図である。図１６は、下ウエハＬＷのアライメントマークＡＭの計測イメージと、１パターンＡＰの信号波形とを下ステージ１４０の変形量毎に示している。第１変形量～第３変形量のそれぞれにおけるカメラ１４５の光軸の設定は、図１５を用いて説明された内容と同様である。
図１６に示すように、下ステージ１４０の変形量が第１変形量（補正無し）である場合、下ステージ１４０に真空吸着された下ウエハＬＷは、フラットな状態で保持される。このため、各計測座標におけるカメラ１４５の光軸が、下ウエハＬＷの表面に対して垂直に設定される。この場合、上ステージ１４３の各座標における１パターンＡＰの信号波形は、略対称となる。
そして、第２実施形態に係る接合装置１では、下ステージ１４０の変形量が第２変形量又は第３変形量である場合においても、各計測座標におけるカメラ１４５の光軸が、下ウエハＬＷの表面に対して垂直に設定される。このため、下ステージ１４０の変形量が第２変形量又は第３変形量である場合においても、上ステージ１４３の各計測座標における１パターンＡＰの信号波形が、略対称となる。
［２－４］第２実施形態の効果
以上で説明されたように、ウエハ倍率を補正するために下ステージ１４０を変形させた場合、アライメント処理時において、カメラ１４５の光軸がずれるおそれがある。そして、アライメント処理における計測結果が変わってしまうおそれがある。
これに対して、第２実施形態に係る接合装置１は、下ステージ１４０の変形量に応じて、アライメント処理時におけるカメラ１４５の光軸を調整する機構を有している。例えば、第２実施形態に係る接合装置１は、下ステージ１４０を変形させ且つカメラ１４５の光軸を調整することによって、計測座標のいずれでデフォーカスが発生した場合においても、信号波形の対称性を維持することができる。
その結果、第２実施形態に係る接合装置１は、アライメント処理の計測精度を向上させることができ、接合処理における重ね合わせ精度を改善させることができる。従って、第２実施形態に係る接合装置１は、接合装置の性能を向上させることができる。
［３］第３実施形態
第３実施形態は、第１及び第２実施形態で説明された半導体装置の製造方法が適用され得る半導体装置の具体例に関する。以下に、半導体装置の具体例として、ＮＡＮＤ型フラッシュメモリであるメモリデバイス２について説明する。
［３－１］構成
［３－１－１］メモリデバイス２の構成
図１７は、第３実施形態に係るメモリデバイス２の構成の一例を示すブロック図である。図１７に示すように、メモリデバイス２は、例えば、メモリインターフェース（メモリＩ／Ｆ）２０、シーケンサ２１、メモリセルアレイ２２、ドライバモジュール２３、ロウデコーダモジュール２４、及びセンスアンプモジュール２５を含む。
メモリＩ／Ｆ２０は、外部のメモリコントローラと接続されるハードウェアインターフェースである。メモリＩ／Ｆ２０は、メモリデバイス２とメモリコントローラとの間のインターフェース規格に従った通信を行う。メモリＩ／Ｆ２０は、例えば、ＮＡＮＤインターフェース規格をサポートする。
シーケンサ２１は、メモリデバイス２の全体の動作を制御する制御回路である。シーケンサ２１は、メモリＩ／Ｆ２０を介して受信したコマンドに基づいてドライバモジュール２３、ロウデコーダモジュール２４、及びセンスアンプモジュール２５などを制御して、読み出し動作、書き込み動作、消去動作などを実行する。
メモリセルアレイ２２は、複数のメモリセルの集合を含む記憶回路である。メモリセルアレイ２２は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、例えば、データの消去単位として使用される。また、メモリセルアレイ２２には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。各メモリセルは、ワード線ＷＬを識別するアドレスと、ビット線ＢＬを識別するアドレスとに基づいて識別される。
ドライバモジュール２３は、読み出し動作、書き込み動作、消去動作などで使用される電圧を生成するドライバ回路である。ドライバモジュール２３は、複数の信号線を介してロウデコーダモジュール２４に接続される。ドライバモジュール２３は、メモリＩ／Ｆ２０を介して受信したページアドレスに基づいて、複数の信号線の各々に印加する電圧を変更し得る。
ロウデコーダモジュール２４は、メモリＩ／Ｆ２０を介して受信したロウアドレスをデコードするデコーダである。ロウデコーダモジュール２４は、デコード結果に基づいて１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール２４は、選択したブロックＢＬＫに設けられた複数の配線（ワード線ＷＬなど）に、複数の信号線に印加された電圧をそれぞれ転送する。
センスアンプモジュール２５は、読み出し動作において、ビット線ＢＬの電圧に基づいて、選択されたブロックＢＬＫから読み出されたデータをセンスするセンス回路である。センスアンプモジュール２５は、読み出したデータを、メモリＩ／Ｆ２０を介してメモリコントローラに送信する。また、センスアンプモジュール２５は、書き込み動作において、ビット線ＢＬ毎に、メモリセルに書き込むデータに応じた電圧を印加し得る。
［３－１－２］メモリセルアレイ２２の回路構成
図１８は、第３実施形態に係るメモリデバイス２が備えるメモリセルアレイ２２の回路構成の一例を示す回路図である。図１８は、メモリセルアレイ２２に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを表示している。図１８に示すように、ブロックＢＬＫは、例えば、ストリングユニットＳＵ０～ＳＵ３を含む。
各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）に関連付けられている。ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴＤ及びＳＴＳを含む。
各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。同一のストリングユニットＳＵで共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば、“セルユニットＣＵ”と呼ばれる。各メモリセルトランジスタＭＴが１ビットデータを記憶する場合、セルユニットＣＵは、“１ページデータ”を記憶する。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
選択トランジスタＳＴＤ及びＳＴＳのそれぞれは、ストリングユニットＳＵの選択に使用される。選択トランジスタＳＴＤのドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴＤのソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。ストリングユニットＳＵ０～ＳＵ３に含まれた選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ０～ＳＧＤ３にそれぞれ接続される。選択トランジスタＳＴＳのドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続される。選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳに接続される。ソース線ＳＬは、例えば、複数のブロックＢＬＫで共有される。
［３－１－３］メモリデバイス２の構造
以下に、第３実施形態に係るメモリデバイス２の構造の一例について説明する。なお、第３実施形態では、Ｘ方向がワード線ＷＬの延伸方向に対応し、Ｙ方向がビット線ＢＬの延伸方向に対応し、Ｚ方向がメモリデバイス２の形成に使用される半導体基板（ウエハ）の表面に対する鉛直方向に対応している。
図１９は、第３実施形態に係るメモリデバイス２の構造の一例を示す斜視図である。図１９に示すように、メモリデバイス２は、メモリチップＭＣ及びＣＭＯＳチップＣＣを含む。メモリチップＭＣの下面は、下ウエハＬＷの表面に対応している。ＣＭＯＳチップＣＣの上面は、上ウエハＵＷの表面に対応している。メモリチップＭＣは、例えば、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１を含む。ＣＭＯＳチップＣＣは、例えば、センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２を含む。
メモリ領域ＭＲは、メモリセルアレイ２２を含む。引出領域ＨＲ１及びＨＲ２は、メモリチップＭＣに設けられた積層配線とＣＭＯＳチップＣＣに設けられたロウデコーダモジュール２４との間の接続に使用される配線などを含む。パッド領域ＰＲ１は、メモリデバイス２とメモリコントローラとの接続に使用されるパッドなどを含む。引出領域ＨＲ１及びＨＲ２は、メモリ領域ＭＲをＸ方向に挟んでいる。パッド領域ＰＲ１は、メモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２のそれぞれとＹ方向に隣り合っている。
センスアンプ領域ＳＲは、センスアンプモジュール２５を含む。周辺回路領域ＰＥＲＩは、シーケンサ２１やドライバモジュール２３などを含む。転送領域ＸＲ１及びＸＲ２は、ロウデコーダモジュール２４を含む。パッド領域ＰＲ２は、メモリＩ／Ｆ２０を含む。センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩは、Ｙ方向に隣り合って配置され、メモリ領域ＭＲと重なっている。転送領域ＸＲ１及びＸＲ２は、センスアンプ領域ＳＲ及び周辺回路領域ＰＥＲＩの組をＸ方向に挟み、それぞれ引出領域ＨＲ１及びＨＲ２と重なっている。パッド領域ＰＲ２は、メモリチップＭＣのパッド領域ＰＲ１と重なっている。
メモリチップＭＣは、メモリ領域ＭＲ、引出領域ＨＲ１及びＨＲ２、並びにパッド領域ＰＲ１のそれぞれの下部に、複数の貼合パッドＢＰを有する。メモリ領域ＭＲの貼合パッドＢＰは、関連付けられたビット線ＢＬに接続される。引出領域ＨＲの貼合パッドＢＰは、メモリ領域ＭＲに設けられた積層配線のうち関連付けられた配線（例えば、ワード線ＷＬ）に接続される。パッド領域ＰＲ１の貼合パッドＢＰは、メモリチップＭＣの上面に設けられたパッド（図示せず）に接続される。メモリチップＭＣの上面に設けられたパッドは、例えば、メモリデバイス２とメモリコントローラと間の接続に使用される。
ＣＭＯＳチップＣＣは、センスアンプ領域ＳＲ、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲ２のそれぞれの上部に、複数の貼合パッドＢＰを有する。センスアンプ領域ＳＲの貼合パッドＢＰは、メモリ領域ＭＲの貼合パッドＢＰと重なっている。転送領域ＸＲ１及びＸＲ２の貼合パッドＢＰは、それぞれ引出領域ＨＲ１及びＨＲ２の貼合パッドＢＰと重なっている。パッド領域ＰＲ１の貼合パッドＢＰは、パッド領域ＰＲ２の貼合パッドＢＰと重なっている。
メモリデバイス２は、メモリチップＭＣの下面とＣＭＯＳチップＣＣの上面とが接合された構造を有する。メモリデバイス２に設けられた複数の貼合パッドＢＰのうち、メモリチップＭＣとＣＭＯＳチップＣＣとの間で対向する２つの貼合パッドＢＰは、接合されることによって電気的に接続される。これにより、メモリチップＭＣ内の回路とＣＭＯＳチップＣＣ内の回路との間が、貼合パッドＢＰを介して電気的に接続される。メモリチップＭＣとＣＭＯＳチップＣＣとの間で対向する２つの貼合パッドＢＰの組は、境界を有していてもよいし、一体化していてもよい。
（メモリセルアレイ２２の平面レイアウト）
図２０は、第３実施形態に係るメモリデバイス２が備えるメモリセルアレイ２２の平面レイアウトの一例を示す平面図である。図２０は、メモリ領域ＭＲのうち１つのブロックＢＬＫを含む領域を表示している。図２０に示すように、メモリデバイス２は、例えば、複数のスリットＳＬＴと、複数のスリットＳＨＥと、複数のメモリピラーＭＰと、複数のビット線ＢＬと、複数のコンタクトＣＶとを含む。メモリ領域ＭＲでは、以下で説明される平面レイアウトが、Ｙ方向に繰り返し配置される。
各スリットＳＬＴは、例えば、絶縁部材が埋め込まれた構造を有する。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を絶縁している。各スリットＳＬＴは、Ｘ方向に沿って延伸して設けられた部分を有し、メモリ領域ＭＲ並びに引出領域ＨＲ１及びＨＲ２をＸ方向に沿って横切っている。複数のスリットＳＬＴは、Ｙ方向に並んでいる。スリットＳＬＴによって区切られた領域は、ブロックＢＬＫに対応している。
各スリットＳＨＥは、例えば、絶縁部材が埋め込まれた構造を有する。各スリットＳＨＥは、当該スリットＳＬＴを介して隣り合う配線（少なくとも、選択ゲート線ＳＧＤ）を絶縁している。各スリットＳＨＥは、Ｘ方向に沿って延伸して設けられた部分を有し、メモリ領域ＭＲを横切っている。複数のスリットＳＨＥは、Ｙ方向に並んでいる。本例では、３つのスリットＳＨＥが、隣り合うスリットＳＬＴの間に配置されている。スリットＳＬＴ及びＳＨＥによって区切られた複数の領域は、それぞれストリングユニットＳＵ０～ＳＵ３に対応している。
各メモリピラーＭＰは、例えば、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば、１９列の千鳥状に配置される。そして、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なっている。
各ビット線ＢＬは、Ｙ方向に沿って延伸して設けられた部分を有し、複数のブロックＢＬＫが設けられた領域をＹ方向に沿って横切っている。複数のビット線ＢＬは、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例では、２本のビット線ＢＬが、各メモリピラーＭＰと重なっている。
各コンタクトＣＶは、メモリピラーＭＰと重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間に設けられる。コンタクトＣＶは、メモリピラーＭＰとビット線ＢＬとの間を電気的に接続する。なお、スリットＳＨＥと重なったメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。
（メモリセルアレイ２２の断面構造）
図２１は、第３実施形態に係るメモリデバイス２が備えるメモリセルアレイ２２の断面構造の一例を示す断面図である。図２１は、メモリ領域ＭＲ内でメモリピラーＭＰとスリットＳＬＴとを含み且つＹ方向に沿った断面を表示している。なお、図２１におけるＺ方向は紙面の下側を指しているが、図２１の説明では、紙面の上側のことを“上方”と呼び、紙面の下側のことを“下方”と呼ぶ。図２１に示すように、メモリデバイス２は、例えば、絶縁体層３０～３７、導電体層４０～４６、並びにコンタクトＶ１及びＶ２を含む。
絶縁体層３０は、例えば、メモリチップＭＣの最下層に設けられる。絶縁体層３０上に、導電体層４０が設けられる。導電体層４０上に、絶縁体層３１が設けられる。絶縁体層３１上に、導電体層４１及び絶縁体層３２が交互に設けられる。最上層の導電体層４１上に、絶縁体層３３が設けられる。絶縁体層３３上に、導電体層４２と絶縁体層３４とが交互に設けられる。最上層の導電体層４２上に、絶縁体層３５が設けられる。絶縁体層３５上に、導電体層４３及び絶縁体層３６が交互に設けられる。最上層の導電体層４３上に、絶縁体層３７が設けられる。絶縁体層３７上に、導電体層４４が設けられる。導電体層４４上に、コンタクトＶ１が設けられる。コンタクトＶ１上に、導電体層４５が設けられる。導電体層４５上に、コンタクトＶ２が設けられる。コンタクトＶ２上に、導電体層４６が設けられる。導電体層４４、４５及び４６が設けられた配線層は、それぞれ“Ｍ０”、“Ｍ１”及び“Ｍ２”と呼ばれる。
導電体層４０、４１、４２及び４３のそれぞれは、例えば、ＸＹ平面に沿って広がった板状に形成される。導電体層４４は、例えば、Ｙ方向に延伸したライン状に形成される。導電体層４０、４１及び４３は、それぞれソース線ＳＬ、選択ゲート線ＳＧＳ、及び選択ゲート線ＳＧＤとして使用される。複数の導電体層４２は、導電体層４０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層４４は、ビット線ＢＬとして使用される。コンタクトＶ１及びＶ２は、柱状に設けられる。導電体層４４と４５との間は、コンタクトＶ１を介して接続される。導電体層４５と導電体層４６との間は、コンタクトＶ２を介して接続される。導電体層４５は、例えば、Ｘ方向に延伸したライン状に形成された配線である。導電体層４６は、メモリチップＭＣの界面に接し、貼合パッドＢＰとして使用される。導電体層４６は、例えば、銅を含む。
スリットＳＬＴは、ＸＺ平面に沿って広がった板状に形成された部分を有し、絶縁体層３１～３６、及び導電体層４１～４３を分断している。各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、絶縁体層３１～３６、及び導電体層４１～４３を貫通している。各メモリピラーＭＰは、例えば、コア部材５０、半導体層５１、及び積層膜５２を含む。コア部材５０は、Ｚ方向に沿って延伸して設けられた絶縁体である。半導体層５１は、コア部材５０を覆っている。半導体層５１の下部は、導電体層４０に接している。積層膜５２は、半導体層５１の側面を覆っている。半導体層５１の上に、コンタクトＣＶが設けられる。コンタクトＣＶ上には、導電体層４４が接触している。
なお、図示された領域には、２つのメモリピラーＭＰのうち、１つのメモリピラーＭＰに対応するコンタクトＣＶが示されている。当該領域においてコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。メモリピラーＭＰと複数の導電体層４１とが交差した部分は、選択トランジスタＳＴＳとして機能する。メモリピラーＭＰと導電体層４２とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと複数の導電体層４３とが交差した部分は、選択トランジスタＳＴＤとして機能する。
（メモリピラーＭＰの断面構造）
図２２は、第３実施形態に係るメモリデバイス２が備えるメモリピラーＭＰの断面構造の一例を示す、図２２のＸＸＩＩ－ＸＸＩＩ線に沿った断面図である。図２２は、メモリピラーＭＰと導電体層４２とを含み且つの導電体層４０と平行な断面を表示している。図２２に示すように、積層膜５２は、例えば、トンネル絶縁膜５３、絶縁膜５４、及びブロック絶縁膜５５を含む。
コア部材５０は、例えば、メモリピラーＭＰの中心部に設けられる。半導体層５１は、コア部材５０の側面を囲っている。トンネル絶縁膜５３は、半導体層５１の側面を囲っている。絶縁膜５４は、トンネル絶縁膜５３の側面を囲っている。ブロック絶縁膜５５は、絶縁膜５４の側面を囲っている。導電体層４２は、ブロック絶縁膜５５の側面を囲っている。半導体層５１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴＤ及びＳＴＳのチャネル（電流経路）として使用される。トンネル絶縁膜５３及びブロック絶縁膜５５のそれぞれは、例えば、酸化シリコンを含む。絶縁膜５４は、メモリセルトランジスタＭＴの電荷蓄積層として使用され、例えば、窒化シリコンを含む。これにより、メモリピラーＭＰの各々が、１つのＮＡＮＤストリングＮＳとして機能する。
（メモリデバイス４の断面構造）
図２３は、第３実施形態に係るメモリデバイス２の断面構造の一例を示す断面図である。図２３は、メモリ領域ＭＲ及びセンスアンプ領域ＳＲを含む断面、すなわちメモリチップＭＣとＣＭＯＳチップＣＣとを含む断面を表示している。図２３に示すように、メモリデバイス４は、センスアンプ領域ＳＲにおいて、半導体基板６０、導電体層ＧＣ及び６１～６４、並びにコンタクトＣＳ及びＣ０～Ｃ３を含む。
半導体基板６０は、ＣＭＯＳチップＣＣの形成に使用される基板である。半導体基板６０は、複数のウェル領域（図示せず）を含む。複数のウェル領域のそれぞれには、例えば、トランジスタＴＲが形成される。複数のウェル領域の間は、例えば、ＳＴＩ（Shallow Trench Isolation）によって分離される。半導体基板６０の上に、ゲート絶縁膜を介して導電体層ＧＣが設けられる。センスアンプ領域ＳＲ内の導電体層ＧＣは、センスアンプモジュール２５に含まれたトランジスタＴＲのゲート電極として使用される。導電体層ＧＣの上には、コンタクトＣ０が設けられる。トランジスタＴＲのソース及びドレインに対応して、半導体基板６０の上に２つのコンタクトＣＳが設けられる。
コンタクトＣＳの上とコンタクトＣ０の上とのそれぞれに、導電体層６１が設けられる。導電体層６１上に、コンタクトＣ１が設けられる。コンタクトＣ１上に、導電体層６２が設けられる。導電体層６１及び６２の間は、コンタクトＣ１を介して電気的に接続される。導電体層６２上に、コンタクトＣ２が設けられる。コンタクトＣ２上に、導電体層６３が設けられる。導電体層６２及び６３の間は、コンタクトＣ２を介して電気的に接続される。導電体層６３上に、コンタクトＣ３が設けられる。コンタクトＣ３上に、導電体層６４が設けられる。導電体層６３及び６４の間は、コンタクトＣ３を介して電気的に接続される。導電体層６１～６４が設けられた配線層は、それぞれ“Ｄ０”、“Ｄ１”、“Ｄ２”、及び“Ｄ３”と呼ばれる。
導電体層６４は、ＣＭＯＳチップＣＣの界面に接し、貼合パッドＢＰとして使用される。センスアンプ領域ＳＲ内の導電体層６４は、対向して配置されたメモリ領域ＭＲ内の導電体層４６（すなわち、メモリチップＭＣの貼合パッドＢＰ）と貼り合わされる。そして、センスアンプ領域ＳＲ内の各導電体層６４は、１本のビット線ＢＬと電気的に接続される。導電体層６４は、例えば、銅を含む。
メモリデバイス２では、ＣＭＯＳチップＣＣの配線層Ｄ３とメモリチップＭＣの配線層Ｍ２とが、メモリチップＭＣ及びＣＭＯＳチップＣＣとが接合されることにより隣接している。半導体基板６０が、上ウエハＵＷの裏面側に対応し、配線層Ｄ３が、上ウエハＵＷの表面側に対応している。絶縁体層３０が、下ウエハＬＷの裏面側に対応し、配線層Ｍ２が、下ウエハＬＷの表面側に対応している。メモリチップＭＣの形成に使用された半導体基板は、接合処理後のパッドの形成などの工程に伴い除去されている。
［３－２］第３実施形態の効果
以上で説明されたように、メモリデバイス２は、例えば、メモリセルが３次元に積層された構造を含むメモリチップＭＣと、その他の制御回路などを含むＣＭＯＳチップＣＣとを有する。メモリチップＭＣとＣＭＯＳチップＣＣとでは、メモリチップＭＣの方がウエハ倍率のばらつきがウエハ間で大きくなる傾向がある。具体的には、メモリチップＭＣは、高層化されたメモリセルアレイ２２を備えるため、ウエハの反り量のばらつきが大きくなり、ウエハ倍率のばらつきが大きくなり得る。一方で、ＣＭＯＳチップＣＣのショットの配置は、露光装置を基準とした理想格子に近くなる。このため、接合処理が実行される場合には、メモリチップＭＣが形成されたウエハが、ウエハ倍率を補正することが可能な下ウエハＬＷに割り当てられ、ＣＭＯＳチップＣＣが形成されたウエハが、上ウエハＵＷに割り当てられることが好ましい。これにより、第１及び第２実施形態のそれぞれは、メモリデバイス２の歩留まりを改善することができる。
［４］その他
実施形態において、動作の説明に用いたフローチャートは、あくまで一例である。フローチャートを用いて説明された各動作は、処理の順番が可能な範囲で入れ替えられてもよいし、その他の処理が追加されてもよいし、一部の処理が省略されてもよい。上記実施形態では、Ｓ１０９において変形モデル１１１の作成が一括で実行される場合について例示したが、Ｓ１０５の計測結果に基づく変形モデル１１１の算出は、Ｓ１０５の処理が完了する度に実行されてもよい。同様に、第２実施形態において、Ｓ１０５の計測結果に基づく変形モデル１１１の算出及び光軸補正量の関係式の作成は、Ｓ１０５の処理が完了する度に実行されてもよい。上記実施形態では、下ステージ１３０に載置（保持）された下ウエハＬＷにアライメント補正を適用して接合する場合を例示したが、これに限定されない。接合処理におけるアライメント補正は、例えば、上ステージ１３３に載置（保持）された上ウエハＵＷに適用されても良いし、上ステージ１３３に保持された上ウエハＵＷと、下ステージ１３０に保持された下ウエハＬＷとの両方に適用されてもよい。本明細書において、ＣＰＵの替わりに、ＭＰＵ（Micro Processing Unit）、ＡＳＩＣ（Application Specific Integrated Circuit）、あるいはＦＰＧＡ（field-programmable gate array）などが使用されてもよい。また、実施形態において説明された処理のそれぞれは、専用のハードウェアによって実現されてもよい。実施形態で説明された処理は、ソフトウェアにより実行される処理と、ハードウェアによって実行される処理とが混在していてもよいし、どちらか一方のみであってもよい。
各実施形態において、接合装置１のカメラ１４２及び１４５は、光学系（顕微鏡）と受光センサとが分かれた構成であってもよく、アライメントマークＡＭを計測可能であればよい。カメラ１４２及び１４５のそれぞれは、“計測装置”、“計測器”、“アライメントカメラ”と呼ばれてもよい。“光軸”は、“光路”と言い換えられてもよい。本明細書において、“重ね合わせずれ”は、“位置ずれ”と言い換えられてもよい。第１及び第２実施形態の説明において、“高さ”は、フォーカスの位置に関連付けられている。フォーカスのキャリブレーション方法は、実施形態で説明された方法に限定されず、その他の方法が使用されてもよい。実施形態では、ベストフォーカス位置を基準として変形モデル１１１が作成される場合について例示したが、変形モデル１１１は、少なくとも下ウエハＬＷの表面の形状を示していればよい。
第３実施形態で説明された構成はあくまで例示であり、メモリデバイス４の構成はそれらに限定されない。メモリデバイス２の回路構成、平面レイアウト、及び断面構造は、メモリデバイス２のデザインに応じて適宜変更され得る。例えば、第３実施形態では、ＣＭＯＳチップＣＣの上にメモリチップＭＣが設けられる場合について例示したが、メモリチップＭＣの上にＣＭＯＳチップＣＣが設けられてもよい。下ウエハＬＷにメモリチップＭＣが割り当てられ、上ウエハＵＷにＣＭＯＳチップＣＣが割り当てられた場合について例示したが、上ウエハＵＷにメモリチップＭＣが割り当てられ、下ウエハＬＷにＣＭＯＳチップＣＣが割り当てられてもよい。第１及び第２実施形態で説明された製造方法を適用する場合、ウエハ間でウエハ倍率のばらつきが大きいウエハが、下ウエハＬＷに割り当てられることが好ましい。これにより、接合処理における重ね合わせずれが抑制され得るため、重ね合わせずれ起因の不良の発生が抑制され得る。
本明細書において“接続”は、電気的に接続されている事を示し、間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。“柱状”は、製造工程において形成されたホール内に設けられた構造体であることを示している。“平面視”は、例えば半導体基板６０の表面に対して鉛直な方向に対象物を見ることに対応している。“領域”は、ＣＭＯＳチップＣＣの半導体基板６０によって含まれる構成と見なされてもよい。例えば、半導体基板６０がメモリ領域ＭＲを含むと規定された場合、メモリ領域ＭＲは、半導体基板８０の上方の領域に関連付けられる。貼合パッドＢＰは、“接合金属”と呼ばれてもよい。
なお、上記各実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下に限られるものではない。
［付記１］
第１基板を保持することが可能な第１ステージと、
上記第１ステージの上方に配置され、第２基板を保持することが可能な第２ステージと、
上記第１ステージに保持された上記第１基板に配置されたアライメントマークを計測することが可能な第１計測器と、
上記第２ステージに保持された上記第２基板に配置されたアライメントマークを計測することが可能な第２計測器と、
上記第１ステージに応力を印加することが可能な応力発生器と、
上記第１基板と前記第２基板のそれぞれのアライメント処理を含み、上記第１基板と上記第２基板とを接合する接合処理を実行するコントローラと、を備え、
上記コントローラは、上記応力発生器により変形した上記第１ステージの変形量と、変形した上記第１ステージに保持された上記第１基板の形状とに基づいて、上記第１ステージの変形量毎のフォーカスマップを生成し、
上記コントローラは、上記第１基板のアライメント処理において、上記第１計測器に、上記第１ステージに保持された上記第１基板に配置された上記アライメントマークを計測させる際に、上記第１ステージに適用した変形量に対応する光軸補正量に基づいて、上記第１計測器の光軸を補正する、
接合装置。
［付記２］
上記コントローラは、上記第１基板のアライメント処理において、上記第１計測器に、上記第１ステージに保持された上記第１基板に配置された上記アライメントマークを計測させる際に、上記光軸補正量に基づいて、上記第１ステージと上記第１計測器との位置関係を補正する、
付記１に記載の接合装置。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…接合装置、１０…制御装置、１１…記憶装置、１２…搬送装置、１３…通信装置、１４…接合ユニット、１４０…下ステージ、１４１…応力装置、１４２…カメラ、１４３…上ステージ、１４４…押圧ピン、１４５…カメラ、１４６…共通ターゲット、１５０…光源、１５１…光学素子、１５２…レンズユニット、１５３…支持部、１５４…受光部、ＥＬ…出射光、ＲＬ…反射光、２…メモリデバイス、２０…メモリインターフェース、２１…シーケンサ、２２…メモリセルアレイ、２３…ドライバモジュール、２４…ロウデコーダモジュール、２５…センスアンプモジュール、３０～３７…絶縁体層、４０～４６…導電体層、５０…コア部材、５１…半導体層、５２…積層膜、５３…トンネル絶縁膜、５４…絶縁膜、５５…ブロック絶縁膜、６０…半導体基板、６１～６４…導電体層、Ｃ０～Ｃ３，Ｖ１，Ｖ２…コンタクト、Ｍ０～Ｍ２，Ｄ０～Ｄ３…配線層、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＴＲ…トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＬ…ソース線

Claims (8)

  1. 第１基板を保持することが可能な第１ステージと、
    前記第１ステージと対向して配置され、第２基板を保持することが可能な第２ステージと、
    前記第１ステージに保持された前記第１基板に配置されたアライメントマークを計測することが可能な第１計測器と、
    前記第２ステージに保持された前記第２基板に配置されたアライメントマークを計測することが可能な第２計測器と、
    前記第１ステージに応力を印加することが可能な応力発生器と、
    前記第１基板と前記第２基板のそれぞれのアライメント処理を含み、前記第１基板と前記第２基板とを接合する接合処理を実行するコントローラと、を備え、
    前記コントローラは、前記応力発生器により変形した前記第１ステージの変形量と、変形した前記第１ステージに保持された前記第１基板の形状とに基づいて、前記第１ステージの変形量毎のフォーカスマップを生成し、
    前記コントローラは、前記第１基板のアライメント処理において、前記第１計測器に、前記第１ステージに保持された前記第１基板に配置された前記アライメントマークを計測させる際に、前記第１ステージに適用した変形量に対応するフォーカスマップに基づいたフォーカス設定を使用する、
    接合装置。
  2. 前記第１基板の前記アライメント処理は、前記第１基板に配置された第１乃至第３アライメントマークの計測を含み、
    前記第１アライメントマークは、前記第１基板の中心部に配置され、前記第２アライメントマーク及び前記第３アライメントマークは、それぞれ前記第１基板の外周の一方側と他方側とに配置され、
    前記コントローラは、前記応力発生器により前記第１ステージを変形させている場合の前記フォーカスマップに基づいたフォーカス設定において、前記第１アライメントマークを計測する場合のフォーカスレンジを、前記第２アライメントマーク及び前記第３アライメントマークのそれぞれを計測する際のフォーカスレンジよりも高く設定する、
    請求項１に記載の接合装置。
  3. 前記コントローラは、前記第１ステージの変形量毎の前記フォーカスマップを生成する際に、前記フォーカスマップに基づいた前記フォーカス設定よりも広いフォーカスレンジを用いて前記アライメントマークを計測する、
    請求項２に記載の接合装置。
  4. 前記コントローラは、前記変形した前記第１ステージに保持された前記第１基板におけるベストフォーカスの計測結果に基づいて前記フォーカスマップを生成する、
    請求項１に記載の接合装置。
  5. 前記コントローラは、前記第１基板のアライメント処理において、前記第１計測器に、前記第１ステージに保持された前記第１基板に配置された前記アライメントマークを計測させる際に、前記第１ステージに適用した変形量に対応する光軸補正量に基づいて、前記第１計測器の光軸を補正する、
    請求項１に記載の接合装置。
  6. 前記コントローラは、前記第１基板のアライメント処理において、前記第１計測器に、前記第１ステージに保持された前記第１基板に配置された前記アライメントマークを計測させる際に、前記光軸補正量に基づいて、前記第１ステージと前記第１計測器との位置関係を補正する、
    請求項５に記載の接合装置。
  7. 第１ステージに保持された第１基板と第２ステージに保持された第２基板とのそれぞれのアライメント処理を含み、前記第１基板と前記第２基板とを接合する接合方法であって、
    応力発生器により変形した第１ステージの変形量と、変形した前記第１ステージに保持された前記第１基板の形状とに基づいて、前記第１ステージの変形量毎のフォーカスマップを生成することと、
    前記第１基板のアライメント処理において、前記第１ステージに保持された前記第１基板に配置されたアライメントマークを計測する際に、前記第１ステージに適用した変形量に対応するフォーカスマップに基づいたフォーカス設定を使用することと、
    を備える、接合方法。
  8. 第１ステージに保持された第１基板と第２ステージに保持された第２基板とのそれぞれのアライメント処理を含み、前記第１基板と前記第２基板とを接合する半導体装置の製造方法であって、
    応力発生器により変形した第１ステージの変形量と、変形した前記第１ステージに保持された前記第１基板の形状とに基づいて、前記第１ステージの変形量毎のフォーカスマップを生成することと、
    前記第１基板のアライメント処理において、前記第１ステージに保持された前記第１基板に配置されたアライメントマークを計測する際に、前記第１ステージに適用した変形量に対応するフォーカスマップに基づいたフォーカス設定を使用することと、
    を備える、半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7433038B2 (en) * 2006-04-27 2008-10-07 Asml Netherlands B.V. Alignment of substrates for bonding
KR101484348B1 (ko) * 2007-08-10 2015-01-19 가부시키가이샤 니콘 기판접합장치 및 기판접합방법
EP2463892B1 (de) * 2010-12-13 2013-04-03 EV Group E. Thallner GmbH Einrichtung, Vorrichtung und Verfahren zur Ermittlung von Ausrichtungsfehlern
JP6042564B2 (ja) * 2013-12-06 2016-12-14 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 基板をアライメントする装置及び方法
CN109643674B (zh) * 2016-08-29 2023-01-10 Ev 集团 E·索尔纳有限责任公司 用于对准衬底的方法和设备
KR102396022B1 (ko) * 2017-03-16 2022-05-09 에베 그룹 에. 탈너 게엠베하 적어도 세 개의 기판들을 결합하기 위한 방법
DE102017105697A1 (de) * 2017-03-16 2018-09-20 Ev Group E. Thallner Gmbh Verfahren und Vorrichtung zur Ausrichtung zweier optischer Teilsysteme
TWI828760B (zh) * 2018-10-25 2024-01-11 日商尼康股份有限公司 基板貼合裝置、參數計算裝置、基板貼合方法及參數計算方法

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