CN117238790A - 接合装置、接合方法以及半导体装置的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 199
- 239000004065 semiconductor Substances 0.000 title claims description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 230000008569 process Effects 0.000 claims abstract description 160
- 239000000758 substrate Substances 0.000 claims abstract description 82
- 238000005259 measurement Methods 0.000 claims description 78
- 230000003287 optical effect Effects 0.000 claims description 72
- 238000012545 processing Methods 0.000 claims description 53
- 238000012937 correction Methods 0.000 claims description 49
- 238000005304 joining Methods 0.000 abstract description 60
- 235000012431 wafers Nutrition 0.000 description 291
- 239000004020 conductor Substances 0.000 description 57
- 238000010586 diagram Methods 0.000 description 26
- 230000000875 corresponding effect Effects 0.000 description 20
- 239000012212 insulator Substances 0.000 description 19
- 238000003860 storage Methods 0.000 description 19
- 230000006870 function Effects 0.000 description 18
- 238000012546 transfer Methods 0.000 description 9
- 238000004364 calculation method Methods 0.000 description 7
- 229910052799 carbon Inorganic materials 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000007246 mechanism Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- -1 oxygen ions Chemical class 0.000 description 4
- 238000003825 pressing Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000002596 correlated effect Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000005484 gravity Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000005411 Van der Waals force Methods 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
- H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67092—Apparatus for mechanical treatment
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
- G01B11/00—Measuring arrangements characterised by the use of optical techniques
- G01B11/26—Measuring arrangements characterised by the use of optical techniques for measuring angles or tapers; for testing the alignment of axes
- G01B11/27—Measuring arrangements characterised by the use of optical techniques for measuring angles or tapers; for testing the alignment of axes for testing the alignment of axes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67259—Position monitoring, e.g. misposition detection or presence detection
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
实施方式的提高了性能的接合装置包含第一以及第二工作台、第一计测器、应力产生器、以及控制器。第一计测器能够计测保持于第一工作台的第一基板上配置的对准标记。应力产生器能够对第一工作台施加应力。控制器执行接合处理。接合处理包含第一基板和第二基板各自的对准处理。控制器基于通过应力产生器而变形的第一工作台的变形量、以及保持于变形后的第一工作台的第一基板的形状,生成第一工作台的每个变形量的焦点映射。控制器在第一基板的对准处理中,在使第一计测器对保持于第一工作台的第一基板上配置的对准标记进行计测时,使用基于焦点映射的焦点设定,所述焦点映射对应于对第一工作台应用的变形量。
Description
相关申请的引用
本申请以2022年06月15日申请的在先日本专利申请第2022-96807号的优先权的利益为基础,并且要求该利益,其内容整体通过引用而包含于本文。
技术领域
实施方式涉及接合装置、接合方法以及半导体装置的制造方法。
背景技术
已知有将半导体电路基板以三维堆叠的三维堆叠技术。
发明内容
一个实施方式提高了接合装置的性能。
实施方式的接合装置包含第一工作台、第二工作台、第一计测器、第二计测器、应力产生器、以及控制器。第一工作台能够保持第一基板。第二工作台与第一工作台对置地配置,并能够保持第二基板。第一计测器能够对保持于第一工作台的第一基板上配置的对准标记进行计测。第二计测器能够对保持于第二工作台的第二基板上配置的对准标记进行计测。应力产生器能够对第一工作台施加应力。控制器执行接合处理。接合处理包含第一基板与第二基板各自的对准处理,将第一基板与第二基板接合。控制器基于通过应力产生器而变形后的第一工作台的变形量、以及保持于变形后的第一工作台的第一基板的形状,生成第一工作台的每个变形量的焦点映射。控制器在第一基板的对准处理中,在使第一计测器对保持于第一工作台的第一基板上配置的对准标记进行计测时,使用基于焦点映射的焦点设定,所述焦点映射对应于对第一工作台应用的变形量。
根据上述构成,能够提高接合装置的性能。
附图说明
图1是表示半导体装置的制造方法的概要的概略图。
图2是表示在半导体装置的制造工序中使用的下晶片的对准标记的配置的一例的示意图。
图3是表示配置于晶片的对准标记的形状以及信号波形的一例的概略图。
图4是表示第一实施方式的接合装置的构成的一例的框图。
图5是表示第一实施方式的接合装置的接合处理的流程的一例的概略图。
图6是表示在第一实施方式的接合装置中使用的变形模型的制作方法的一例的流程图。
图7是表示在第一实施方式的接合装置中使用的变形模型的制作方法的具体例的概略图。
图8是表示第一实施方式的接合装置的接合处理中包含的下晶片LW的对准处理的一例的详细内容的流程图。
图9是表示第一实施方式的接合装置的接合处理中包含的下晶片LW的对准处理中的对准标记的计测方法的具体例的概略图。
图10是表示在第一实施方式的接合装置中使用的变形模型的制作方法的变形例的流程图。
图11是表示对准处理时的光轴与信号波形的关系性的一例的概略图。
图12是表示第二实施方式的接合装置所具备的相机的详细构成的一例的概略图。
图13是表示在第二实施方式的接合装置中使用的变形模型的制作方法的一例的流程图。
图14是表示第二实施方式的接合装置的接合处理中包含的下晶片的对准处理中的对准标记的计测方法的具体例的概略图。
图15是表示第二实施方式的接合装置的接合处理的一例的流程图。
图16是表示第二实施方式的接合装置中的下晶片的对准标记的计测图像、和一图案的信号波形的一例的概略图。
图17是表示第三实施方式的存储器设备的构成的一例的框图。
图18是表示第三实施方式的存储器设备所具备的存储单元阵列的电路构成的一例的电路图。
图19是表示第三实施方式的存储器设备的构造的一例的立体图。
图20是表示第三实施方式的存储器设备所具备的存储单元阵列的平面布局的一例的俯视图。
图21是表示第三实施方式的存储器设备所具备的存储单元阵列的剖面构造的一例的剖面图。
图22是表示第三实施方式的存储器设备所具备的存储柱的剖面构造的一例的、沿着图21的XXII-XXII线的剖面图。
图23是表示第三实施方式的存储器设备的剖面构造的一例的剖面图。
具体实施方式
以下,参照附图对实施方式进行说明。各实施方式例示出用于将发明的技术思想具体化的装置、方法。附图为示意性或者概念性的。各附图的尺寸、比率等并不一定与现实相同。构成的图示被适当省略。附图中添加的影线不一定与构成要素的原材料、特性相关。在本说明书中,对于具有大致相同的功能以及构成的构成要素附加相同的附图标记。对参照附图标记附加的数字等通过相同的参照附图标记来参照,且用于区分类似的要素彼此。
本说明书中的半导体装置是通过将分别形成有半导体电路的两张半导体电路基板接合,并将接合后的半导体电路基板按每个芯片分离而形成的。以下,将半导体电路基板称作“晶片”。将执行曝光处理的装置称作“曝光装置”。将接合两张晶片的处理称作“接合处理”。将执行接合处理的装置称作“接合装置”。在接合处理时,将配置于上侧的晶片称作“上晶片UW”。在接合处理时,将配置于下侧的晶片称作“下晶片LW”。将接合后的两张晶片、即上晶片UW以及下晶片LW的组称作“接合晶片BW”。在本说明书中,“晶片的表面(正面)”对应于晶片的表侧的面,对应于通过后述的前工序而形成有半导体电路的一侧的面。“晶片的背面”对应于与晶片的表面相对的相反一侧的面。X方向以及Y方向是相互交叉的方向,是与晶片的表面平行的方向(水平方向)。Z方向是分别与X方向以及Y方向交叉的方向,是相对于晶片的表面的铅垂方向(垂直方向)。本说明书中的“上下”基于沿着Z方向的方向而被定义。
[0]半导体装置的制造方法的概要
图1是表示半导体装置的制造方法的概要的概略图。以下,参照图1对本说明书的半导体装置的制造方法中的大致的处理的流程进行说明。
首先,晶片被分配为批次(“批次分配”)。批次(lot)能够包含多个晶片。作为批次,例如被分类为包含上晶片UW的批次、以及包含下晶片LW的批次。然后,分别对包含上晶片UW的批次和包含下晶片LW的批次实施前工序,分别在上晶片UW与下晶片LW形成半导体电路。前工序包含“曝光处理”、“曝光OL(overlay,对位控制)计测”、以及“加工处理”的组合。
曝光处理例如是通过对涂覆有抗蚀剂的晶片照射透过了掩模的光,从而将掩模的图案转印到晶片的处理。通过一次的曝光而被转印了掩模的图案的区域对应于“1曝光区域(shot)”。“1曝光区域(shot)”对应于曝光处理中的曝光的划分区域。在曝光处理中,1曝光区域(shot)的曝光被错开曝光位置地重复执行。即,曝光处理通过步进重复(Step andrepeat)方式来执行。上晶片UW中的多个曝光区域(shot)的布局、与下晶片LW中的多个曝光区域(shot)的布局被相同地设定。
此外,在曝光处理中,各曝光区域(shot)的配置、形状能够基于后述的对准标记的计测结果、各种修正值等来修正。由此,在曝光处理中形成的图案与形成于晶片的基底的图案的重合位置被调整(对准)。以下,将在重合位置的对准中使用的修正值、即用于抑制重合偏移的控制参数称作“对准修正值”。对准修正值能够通过包含X方向以及Y方向的偏移(移位)分量、倍率分量、正交度分量等在内的各种分量的组合来表示。在本说明书中,将在晶片的面内产生的倍率分量的重合偏移分量称作“晶片倍率”。
曝光OL计测是对通过曝光处理形成的图案、与成为曝光处理的基底的图案的重合偏移量进行计测的处理。通过曝光OL计测获得的重合偏移量的计测结果能够用于曝光处理的返工(rework)判定、和/或应用于后续的批次的对准修正值的计算等。加工处理是使用通过曝光处理而形成的掩模对晶片进行加工(例如蚀刻)的处理。若加工处理完成,则去除所使用的掩模,执行接下来的工序。
若建立了关联的上晶片UW的批次与下晶片LW的批次各自的前工序完成,则执行接合处理。在接合处理中,接合装置使上晶片UW的表面与下晶片LW的表面相对置地配置。而且,接合处理对形成于上晶片UW的表面的图案与形成于下晶片LW的表面的图案的重合位置进行调整。然后,接合装置将上晶片UW与下晶片LW的表面彼此接合,形成接合晶片BW。
对通过接合处理形成的接合晶片BW执行接合OL(overlay,对位控制)计测。接合OL计测是对形成于上晶片UW的表面的图案与形成于下晶片LW的表面的图案的重合偏移量进行计测的处理。通过接合OL计测获得的重合偏移量的计测结果,能够用于后续的批次的曝光处理中应用的对准修正值的计算等。在曝光处理、接合处理中产生的曝光装置以及接合装置分别在重合位置的对准中利用形成于晶片上的对准标记的计测结果。
图2是表示在半导体装置的制造工序中使用的下晶片LW的对准标记AM的配置的一例的示意图。另外,虽然省略了图示但上晶片UW的对准标记AM的配置例如与下晶片LW相同。如图2所示,接合装置在接合处理时,对分别配置于下晶片LW以及上晶片UW的至少3点的对准标记AM_C、AM_L以及AM_R进行计测。
对准标记AM_C配置于晶片的中心附近。接合装置例如基于下晶片LW以及上晶片UW各自的对准标记AM_C的计测结果,能够调整移位分量的重合。对准标记AM_L以及AM_R分别配置于晶片的外周的一侧与另一侧。接合装置例如基于下晶片LW以及上晶片UW各自的对准标记AM_L以及AM_R的计测结果,能够调整旋转分量(在X方向以及Y方向上共通的正交度分量)的重合。而且,接合装置能够具有使保持晶片的工作台变形的功能。接合装置通过使晶片保持于变形后的工作台,从而能够对晶片倍率进行修正。接合装置例如能够使用在曝光处理中使用的晶片倍率的对准修正值、基于曝光OL的计测结果而计算出的晶片倍率的值等,作为晶片倍率的修正值。如此,接合装置能够对下晶片LW与上晶片UW的接合面(表面)中的重合偏移进行修正。
图3是表示配置于晶片的对准标记AM的构成以及信号波形的一例的概略图。图3的(A)示出了对准标记AM的构成的一例。如图3的(A)所示,对准标记AM例如包含图案AP1~AP4。图案AP1以及AP2分别具有沿Y方向延伸的部分,并沿X方向排列。图案AP3以及AP4分别具有沿X方向延伸的部分,并沿Y方向排列。例如,对准标记AM的X方向的坐标基于图案AP1以及AP2的计测结果来计算,对准标记AM的Y方向的坐标基于图案AP3以及AP4的计测结果来计算。
图3的(B)表示沿着图3的(A)所示的对准标记AM的X方向的信号波形,包含图案AP1以及AP2的计测结果。如图3的(B)所示,信号波形包含与图案AP1对应的信号SP1、以及与图案AP2对应的信号SP2。各信号SP能够通过检测出信号波形的边缘(edge)部分等来特定。在本例中,信号SP1以及SP2各自的信号强度比其他部分高。作为对准标记AM的X坐标,例如利用信号SP1以及SP2各自的重心部分的中间所对应的坐标。同样,对准标记AM的Y坐标能够使用图案AP3以及AP4来计算。另外,对准标记AM的构成也可以是其他构成,对准标记AM的位置的计算方法也可以是其他计算方法。
[1]第一实施方式
第一实施方式的接合装置1在接合处理中,基于对下晶片LW进行保持的工作台的变形量,变更对准时的焦点设定。以下,对第一实施方式的接合装置1的详细内容进行说明。
[1-1]构成
图4是表示第一实施方式的接合装置1的构成的一例的框图。如图4所示,接合装置1例如包含控制装置10、存储装置11、输送装置12、通信装置13、以及接合单元14。
控制装置10是控制接合装置1的整体的动作的计算机等。控制装置10分别控制存储装置11、输送装置12、通信装置13、以及接合单元14。虽然省略了图示,但控制装置10具备CPU(Central Processing Unit)、ROM(Read Only Memory)、RAM(Random Access Memory)等。CPU是执行与接合装置的控制相关的各种程序的处理器。ROM是存储接合装置的控制程序的非易失性的存储介质。RAM是用作CPU的作业区域的易失性的存储介质。控制装置10也可以称作“控制器”。
存储装置11是用于数据、程序等的存储的存储介质。存储装置11例如存储接合制程(recipe)110、以及变形模型111。接合制程110是记录有接合处理的设定的表格。接合制程110按每个处理工序、处理批次而被准备。接合处理的设定包含使用的对准标记AM的信息、对准标记AM的计测时的焦点设定等。焦点设定应用于对准所使用的相机的控制。变形模型111包含用于根据后述的下工作台140的变形量来对计测下晶片LW的对准标记AM时的最佳焦点BF进行推测的信息。虽然省略了图示,但存储装置11能够存储与对准修正值建立了关联的多个变形模型111。关于变形模型111的详细内容在后面叙述。另外,存储装置11也可以包含于控制装置10中。
输送装置12是具备能够输送晶片的输送臂、用于暂时载置多张晶片的传送装置等的装置。例如输送装置12将从接合处理的预处理装置接收到的上晶片UW以及下晶片LW输送至接合单元14。此外,输送装置12在接合处理后,将从接合单元14接收到的接合晶片BW输送至接合装置1的外部。输送装置12也可以具备使晶片的上下反转的机构。
通信装置13是能够与网络NW连接的通信接口。接合装置1既可以基于网络NW上的终端的控制进行动作,也可以使网络上的服务器存储动作日志,还可以基于服务器中存储的信息来执行接合处理。
接合单元14是在接合处理中使用的构成的集合。接合单元14例如包含下工作台140、应力装置141、相机142、上工作台143、按压销144、以及相机145。
下工作台140具有保持下晶片LW的功能。下工作台140例如包含通过真空吸附保持晶片的晶片吸盘。下工作台140例如构成为能够基于由激光干涉仪计测的下工作台140的位置的计测结果,沿水平方向移动。应力装置141具有对下工作台140施加应力,经由下工作台140使下晶片LW变形的功能。根据应力装置141所导致的下工作台140的变形量,保持于下工作台140的下晶片LW的膨胀量(Scaling)发生变化。具体而言,下工作台140吸附下晶片LW,从而使下晶片LW的外周部下落到下工作台140上并被保持。于是,吸附于下工作台140的下晶片LW沿着变形后的下工作台140的形状而延伸(变形)。而且,下晶片LW延伸的量(即,膨胀量)根据下工作台140的变形量而变化。相机142配置于下工作台140侧,是用于上晶片UW的对准标记AM的计测的拍摄机构。
上工作台143具有保持上晶片UW的功能。上工作台143例如包含通过真空吸附保持晶片的晶片吸盘。此外,上工作台143例如配置于下工作台140的上方,能够沿上下方向移动地构成。下工作台140以及上工作台143的组被构成为能够将保持于下工作台140的下晶片LW与保持于上工作台143的上晶片UW对置配置。按压销144是基于控制装置10的控制沿上下方向驱动,并能够按压保持于上工作台143的上晶片UW的中心部的上表面的销。相机145配置于上工作台143侧,是用于下晶片LW的对准标记AM的计测的拍摄机构。
另外,关于下工作台140使下晶片LW变形并保持的处理,既可以通过在下工作台140变形后吸附下晶片LW来实现,也可以通过在下工作台140吸附下晶片LW后、使下工作台140变形来实现。上工作台143也可以与下工作台140同样地具备使晶片变形并保持的机构。
在图4中,保持于下工作台140的下晶片LW的下表面以及上表面分别对应于下晶片LW的背面以及表面。在图4中,保持于上工作台143的上晶片UW的下表面以及上表面分别对应于上晶片UW的表面以及背面。接合装置1通过调整下工作台140以及上工作台143的相对位置,从而能够调整(对准)移位分量与旋转分量的重合。此外,接合装置1通过利用应力装置141使下工作台140变形,从而能够对保持于变形后的下工作台140的下晶片LW的晶片倍率进行调整(修正)。
另外,接合装置1也可以具有由下工作台140以及上工作台143进行的真空吸附中利用的真空泵。应力装置141也可以被称作“应力产生器”。相机142也可以称作具有对上工作台143的位置进行测定的功能的对准传感器。相机145也可以称作具有对下工作台140的位置进行测定的功能的对准传感器。相机142以及145也可以分别具有沿垂直(光轴)方向驱动并调整焦点的移动部。
另外,上述的“接合处理的预处理装置”是具有在接合处理之前使上晶片UW以及下晶片LW各自的接合面以能够接合的方式改性以及亲水化的功能的装置。简而言之,预处理装置首先对上晶片UW以及下晶片LW各自的表面执行等离子体处理,将上晶片UW以及下晶片LW各自的表面改性。在等离子体处理中,在规定的减压气氛下,基于作为处理气体的氧气或者氮气而生成氧离子或者氮离子,并将生成的氧离子或者氮离子照射到各晶片的接合面。之后,预处理装置对上晶片UW以及下晶片LW各自的表面供给纯水。然后,对上晶片UW以及下晶片LW各自的表面附着羟基,使该表面亲水化。在接合处理中,使用像这样使接合面改性以及亲水化后的上晶片UW以及下晶片LW。接合装置1也可以通过与预处理装置等组合,来构成接合系统。
[1-2]半导体装置的制造方法
以下,作为第一实施方式的半导体装置的制造方法,对使用了接合装置1的具体的处理的一例进行说明。即,使用以下说明的第一实施方式的接合方法(接合处理)来制造半导体装置。
[1-2-1]接合处理的概要
图5是表示第一实施方式的接合装置1的接合处理的概要的概略图。图5的(A)~(H)分别示出了接合处理中的接合单元14的状态。以下,参照图5对接合处理的概要进行说明。
图5的(A)示出了接合处理前的接合单元14的状态。接合装置1在接收到接合处理的执行指示和建立了关联的上晶片UW与下晶片LW的组时,开始接合处理。
若接合处理开始,则下工作台140被变形(图5的(B):下工作台变形)。具体而言,控制装置10基于对准修正值而控制应力装置141,使下工作台140变形。由控制装置10参照的对准修正值既可以从外部的服务器取得,也可以基于从曝光装置或者服务器取得的对准修正值而计算。另外,根据对准修正值,也可以是如下状态,即:在图5的(B)的处理的时刻,应力装置141不对下工作台140施加应力,下工作台140不变形。
接下来,上晶片UW被装载(图5的(C):上晶片装载)。具体而言,控制装置10使输送装置12将上晶片UW输送至上工作台143。而且,控制装置10通过真空吸附使上工作台143保持上晶片UW。另外,装载到接合装置1的上晶片UW的表面通过预处理装置而被改性以及亲水化。
接下来,执行上晶片UW的对准处理(图5的(D):上晶片对准)。具体而言,控制装置10使用相机142计测上晶片UW的对准标记AM_C、AM_L以及AM_R,并计算这些对准标记AM的坐标。
接下来,下晶片LW被装载(图5的(E):下晶片装载)。具体而言,控制装置10使输送装置12将下晶片LW输送至下工作台140。而且,控制装置10通过真空吸附使下工作台140保持下晶片LW。此时,在应力装置141未对下工作台140施加应力的情况下,下晶片LW在平坦的状态下保持于下工作台140。另一方面,在应力装置141对下工作台140施加了应力的情况下,下晶片LW沿着通过应力装置141而变形后的下工作台140的形状而变形。另外,装载到接合装置1中的下晶片LW的表面通过预处理装置而被改性以及亲水化。
接下来,执行下晶片LW的对准处理(图5的(F):下晶片对准)。具体而言,控制装置10使用相机145计测下晶片LW的对准标记AM_C、AM_L以及AM_R,并计算这些对准标记AM的坐标。在计测下晶片LW的对准标记AM_C、AM_L以及AM_R时,使用预先制作的变形模型111。
接下来,执行相机142以及145的原点对齐(图5的(G):相机原点对齐)。具体而言,控制装置10控制下工作台140以及上工作台143的位置,在相机142的光轴与相机145的光轴之间插入共用靶146。然后,控制装置10基于相机142以及145各自对共用靶236的计测结果,使相机142以及145的原点对齐。
接下来,执行接合顺序(图5的(H):接合顺序)。具体而言,首先,控制装置10基于上晶片UW和下晶片LW各自的对准结果以及相机142和145的原点对齐的结果,调整下工作台140与上工作台143的相对位置。然后,控制装置10使上工作台143的位置接近下工作台140,并调整上晶片UW以及下晶片LW之间的间隔。然后,控制装置10通过使按压销144下降从而按压上晶片UW的中心部,使上晶片UW的表面与下晶片LW的表面接触。
之后,控制装置10从内侧向外侧依次解除上工作台143对上晶片UW的保持(真空吸附)。于是,上晶片UW下落到下晶片LW之上,上晶片UW的表面与下晶片LW的表面被接合。具体而言,在改性后的上晶片UW的接合面与改性后的下晶片LW的接合面之间产生范德华力(分子间作用力),使上晶片UW以及下晶片LW的接触部分接合。然后,由于上晶片UW以及下晶片LW各自的接合面被亲水化,因此上晶片UW以及下晶片LW的接触部分的亲水基团形成氢键,上晶片UW以及下晶片LW的接触部分被更稳固地接合。
[1-2-2]变形模型111的制作方法
图6是表示在第一实施方式的接合装置中使用的变形模型111的制作方法的一例的流程图。以下,参照图6对第一实施方式的接合装置1中的变形模型111的制作方法的流程进行说明。
首先,准备配置了对准标记AM的晶片(S101)。在S101中准备的晶片的设有对准标记AM的部分的构造,与接合处理时的下晶片LW相同。即,在S101的处理中,优选的是准备作为变形模型111的制作对象的晶片。作为变形模型111的制作对象,只要是在接合处理时通过接合装置1能够变形的晶片即可,可以是上晶片UW以及下晶片LW的任一个。
接下来,控制装置10确认接合制程110(S102)。变形模型111的制作时的接合制程110包含:在S101中准备的晶片中的多个对准标记AM的坐标的信息以及下工作台140的变形量的设定。
接下来,控制装置10以第m变形量使下工作台140变形(S103)。“m”为2以上的整数。“m”例如作为图6所示的一系列的处理的初期值被设定为“1”。控制装置10通过使应力装置141对下工作台140施加与第m变形量对应的应力,从而对下工作台140应用第m变形量。另外,在本例中,第一变形量对应于应力装置141的未修正的状态。晶片的变形量例如通过以晶片的外周部分的高度为基准的情况下的、晶片的中央部分的高度来表示。作为变形量的单位,例如使用微米(μm)。此外,晶片的变形量也可以通过应力装置141对晶片施加的应力的大小来表示。作为应力的单位,例如使用兆帕(MPa)。
接下来,控制装置10装载晶片(S104)。在本例中,基于控制装置10的控制,下晶片LW被输送至下工作台140,并被真空吸附于下工作台140。此时,下晶片LW基于通过应力装置141变形后的下工作台140的形状而变形。另外,在应力装置141的未修正的情况下,下晶片LW以平坦的状态被保持。
接下来,控制装置10使用相机145来计测晶片面内的多个点的高度(S105)。在本例中,“多个点”分别对应于多个对准标记AM,“高度”对应于最佳焦点的位置。具体而言,在S105的处理中,控制装置10通过控制下工作台140的水平位置,从而使上工作台143的相机145的光轴与下晶片LW的对准标记AM的位置对齐。而且,相机145以规定的焦点范围以及规定的焦点步长,对各对准标记AM进行计测。然后,控制装置10基于相机145的计测结果,决定每个对准标记AM的最佳焦点(高度)。
接下来,控制装置10卸载晶片(S106)。在本例中,输送装置12接受下工作台140的真空吸附解除后的下晶片LW。
接下来,控制装置10判定是否满足“m=M”(S107)。“M”对应于制作与晶片的变形量(即,晶片倍率的修正值)相应的变形模型111的数量。另外,S107的处理也可以换言之是控制装置10判定是否残留有未获得S105的计测结果的晶片的变形量的设定的处理。
在S107的处理中未满足“m=M”的情况下(S107:否),控制装置10将“m”递增(S108),并前进至S103的处理。即,控制装置10在S103的处理中的下工作台140的变形量、即吸附于下工作台140的下晶片LW的变形量被变更的状态下,执行S104以及S105的处理。控制装置10通过重复S103~S108的处理,从而能够生成与各变形量建立了关联的最佳焦点的信息。另外,S108的处理也可以换言之是控制装置10选择未获得S105的计测结果的晶片的变形量的设定的处理。
在S107的处理中满足“m=M”的情况下(S107:是),控制装置10基于S105的计测结果,与多个变形量的设定分别建立关联地制作多个变形模型111(S109)。具体而言,控制装置10根据第一变形量中的S105的计测结果,制作与第一变形量建立了关联的变形模型111。同样,控制装置10制作与第二变形量~第M变形量分别建立了关联的多个变形模型111。另外,由于变形模型111基于各对准标记AM的最佳焦点位置(高度)而被计算,因此也可以称作“焦点映射”。变形模型111例如通过使用各对准标记AM的最佳焦点的值进行多项式近似从而计算。
另外,控制装置10对于未通过S105的处理计测的变形量所对应的变形模型111,也可以根据使用了接近的变形量的值的变形模型111来推测,也可以基于夹着该变形量的多个条件的变形模型111来推测。而且,控制装置10通过使用与下工作台140的变形量建立了关联的变形模型111,能够根据真空吸附于下工作台140的下晶片LW的坐标,来计算该坐标中的对准标记AM的高度。若S109的处理完成,则控制装置10结束图6所示的一系列的处理。
(变形模型111的制作方法的具体例)
图7是表示在第一实施方式的接合装置中使用的变形模型111的制作方法的具体例的概略图。图7按照下工作台140的每个变形量而示出下工作台140上的下晶片LW的计测图像、以及焦点设定和最佳焦点计算结果。m=1的情况下的第一变形量对应于晶片倍率相对于下工作台140无修正的状态。m=2的情况下的第二变形量对应于下工作台140通过应力装置141变形后的状态。m=3的情况下的第三变形量对应于下工作台140通过应力装置141而与第二变形量相比进一步变形后的状态。图7所示的坐标(1)、(2)以及(3)的数字对应于计测顺序的一例。此外,坐标(1)、(2)以及(3)例如分别对应于对准标记AM_C、AM_L以及AM_R。
在下工作台140的变形量为第一变形量(无修正)的情况下,真空吸附于下工作台140的下晶片LW以平坦的状态被保持。即,上工作台143的相机145以基于规定的焦点设定的条件对配置于平坦的状态的下晶片LW的对准标记AM进行拍摄。在该情况下,基于坐标(1)、(2)以及(3)各自的对准标记AM的计测而决定的最佳焦点BF,能够成为大致均等的位置(高度)。因此,与第一变形量建立了关联的变形模型111能够成为不取决于坐标地表示大致均等的值的近似式。
在下工作台140的变形量为第二变形量的情况下,真空吸附于下工作台140的下晶片LW以变形为凸形状的状态被保持。即,上工作台143的相机145以基于规定的焦点设定的条件,对配置于变形为凸形状的状态的下晶片LW的对准标记AM进行拍摄。在该情况下,配置于中心部的坐标(1)中的最佳焦点BF的位置,比配置于外周部的坐标(2)以及(3)中的最佳焦点BF的位置高。因此,与第二变形量建立了关联的变形模型111能够成为越接近晶片的中心则表示越高的值的近似式。
在下工作台140的变形量为第三变形量的情况下,真空吸附于下工作台140的下晶片LW以与第二变形量的情况相比更大地变形为凸形状的状态被保持。即,上工作台143的相机145以基于规定的焦点设定的条件,对配置于与第二变形量相比更大地变形为凸形状的状态的下晶片LW的对准标记AM进行拍摄。在该情况下,坐标(1)、(2)以及(3)的最佳焦点BF的位置能够分别比第二变形量中的坐标(1)、(2)以及(3)的最佳焦点BF的位置高。因此,与第三变形量建立了关联的变形模型111能够成为与第二变形量的情况相比,越靠近晶片的中心则表示越高的值的近似式。
在变形模型111的制作时,计测坐标(1)、(2)以及(3)各自的对准标记AM时的焦点范围FR,优选的是设定为较宽的范围。焦点范围FR在对准标记AM的计测点处对应于拍摄对准标记AM的位置(高度)的范围。在对准标记AM的计测中,在焦点范围FR内,基于预先设定的焦点步长,执行多次的拍摄。这里说明的“较宽的范围”对应于在各坐标中无论下工作台140为哪一变形量的情况下都包含最佳焦点BF那样的焦点设定。通过将焦点范围FR设定为较宽的范围,从而能够抑制在焦点范围FR内未检测出最佳焦点BF的情况下的焦点的再计测的发生。
[1-2-3]下晶片LW的对准处理
图8是表示第一实施方式的接合装置1的接合处理中包含的下晶片LW的对准处理(图5的(F))的一例的详细内容的流程图。以下,参照图8对第一实施方式的接合装置1中的下晶片LW的对准处理的流程进行说明。
第一实施方式中的下晶片LW的对准处理开始后,首先,控制装置10基于下工作台140的变形量所对应的变形模型111,计算各计测坐标的焦点位置(高度)(S111)。换言之,在S111的处理中,控制装置10选择(使用)与应用于下晶片LW的晶片倍率的修正值建立了关联的变形模型111,来计算各计测坐标的焦点位置。进而换言之,在S111的处理中,控制装置10在相机145执行用于焦点的校准的区域中,推测(计算)基于下晶片LW的变形模型111的最佳焦点。
接下来,控制装置10以包含S111的处理中在坐标(1)计算出的焦点位置在内、且比变形模型111的生成时窄的焦点范围,搜索坐标(1)中的最佳焦点(S112)。通过S112的处理,决定坐标(1)中的最佳焦点。
接下来,控制装置10通过在S112中决定的最佳焦点的设定,来计测对准标记AM_C(S113)。
接下来,控制装置10以包含S111的处理中在坐标(2)计算出的焦点位置在内、且比变形模型111的生成时窄的焦点范围,搜索坐标(2)中的最佳焦点(S114)。通过S114的处理,决定坐标(2)中的最佳焦点。
接下来,控制装置10通过在S114中决定的最佳焦点的设定,来计测对准标记AM_L(S115)。
接下来,控制装置10以包含S111的处理中在坐标(3)计算出的焦点位置在内、且比变形模型111的生成时窄的焦点范围,搜索坐标(3)中的最佳焦点(S116)。通过S116的处理,决定坐标(3)中的最佳焦点。
接下来,控制装置10通过在S116中决定的最佳焦点的设定,来计测对准标记AM_L(S117)。
接下来,控制装置10基于S113、S115以及S117的计测结果,调整下工作台140的位置(S118)。若S118的处理完成,则控制装置10完成下晶片LW的对准处理,进入接合处理中的下一处理。
另外,在第一实施方式的接合装置1中,各个S112和S113的处理、S114和S115的处理、以及S116和S117的处理也可以统合。另外,第一实施方式的接合装置1至少基于下工作台140的变形量所对应的变形模型111,来决定焦点范围FR、焦点步长(focus step)等的焦点设定即可。
(对准标记AM的计测方法的具体例)
图9是表示第一实施方式的接合装置1的接合处理中包含的下晶片LW的对准处理中的对准标记AM的计测方法的具体例的概略图。图9按照下工作台140的每个变形量而示出下工作台140上的下晶片LW的计测图像、焦点设定以及最佳焦点计算结果。下工作台140的变形量为第一变形量(无修正)的情况下的计测图像、下工作台140的变形量为第二变形量的情况下的计测图像、下工作台140的变形量为第三变形量的情况下的计测图像分别与使用图7说明的内容相同。在图9与图7之间,各变形量中的焦点设定不同。
如图9所示,下工作台140的变形量为第一变形量(无修正)的情况下的各计测坐标的焦点范围FR被设定为:包含由与第一变形量对应的变形模型111示出的最佳焦点BF在内、且比变形模型111的生成时窄。此外,在与第一变形量建立了关联的焦点设定中,坐标(1)、(2)以及(3)中的焦点范围FR的位置设定为大致相同的高度。
下工作台140的变形量为第二变形量的情况下的各计测坐标的焦点范围FR被设定为:包含由与第二变形量对应的变形模型111示出的最佳焦点BF在内、且比变形模型111的生成时窄。此外,在与第二变形量建立了关联的焦点设定中,坐标(1)、(2)以及(3)中的焦点范围FR的位置设定为比与第一变形量建立了关联的焦点设定向较高的一侧移位。而且,基于与第二变形量建立了关联的变形模型111,坐标(1)中的焦点范围FR的位置设定为与坐标(2)以及(3)相比向较高一侧移位。
下工作台140的变形量为第三变形量的情况下的各计测坐标的焦点范围FR被设定为:包含由与第三变形量对应的变形模型111表示的最佳焦点BF在内、且比变形模型111的生成时窄。此外,在与第三变形量建立了关联的焦点设定中,坐标(1)、(2)以及(3)中的焦点范围FR的位置设定为比与第二变形量建立了关联的焦点设定向较高一侧移位。而且,基于与第三变形量建立了关联的变形模型111,坐标(1)中的焦点范围FR的位置设定为与坐标(2)以及(3)相比向较高一侧移位。
[1-3]第一实施方式的效果
根据以上说明的第一实施方式的接合装置1,能够提高接合装置的性能。以下,对第一实施方式的效果的详细内容进行说明。
接合装置1在确认保持晶片的工作台的位置时,计测晶片上的对准标记AM。此时,接合装置1例如通过上下驱动相机145主体或者相机145内的透镜,来执行焦点的校准。此外,作为接合装置1的功能,已知有通过使下工作台140变形来修正晶片倍率的功能。
若在接合装置1中修正晶片倍率,则伴随下工作台140的变形,对准标记AM的最佳焦点的位置改变。作为其对策,考虑较宽地设定焦点的校准范围(焦点范围),以能够在晶片倍率改变的情况下也检测出对准标记AM的最佳焦点。然而,若较宽地设定焦点范围,则对准标记AM的计测时间变长,接合装置的生产率降低。
因此,第一实施方式的接合装置1预先制作将下工作台140的变形量与下晶片LW的最佳焦点位置的晶片面内的趋势建立了关联的变形模型111。而且,接合装置1使用基于下工作台140的变形量与晶片的变形模型111的焦点设定,执行下晶片LW的对准处理。例如,接合装置1根据下工作台140的变形量,预先对计测坐标的最佳焦点位置进行预测,从而能够较窄地设定对准处理时的焦点在校准时的焦点范围。
其结果,第一实施方式的接合装置1能够缩短对准标记AM的计测时间,能够提高接合装置1的生产率。即,第一实施方式的接合装置1能够提高接合装置的性能。
另外,第一实施方式的接合装置1也可以较窄地设定焦点范围FR,且比变形模型111的制作时更细化地设定焦点步长。若细化地设定焦点步长,则伴随相机145的拍摄次数的增加,对准标记AM的计测时间变长。另一方面,通过细化地设定焦点步长,能够提高最佳焦点位置的检测精度。即,第一实施方式的接合装置1在基于变形模型111的焦点设定中,通过由用户选择焦点范围FR和焦点步长的设定,能够调整生产率与焦点精度的平衡。
[1-4]第一实施方式的变形例
在使用图6说明的变形模型111的制作方法中,在变更下工作台140的变形量时也可以省略重装晶片的处理。图10是表示在第一实施方式的接合装置1中使用的变形模型111的制作方法的变形例的流程图。以下,参照图10对第一实施方式的变形例中的变形模型111的制作方法的流程进行说明。
首先,准备配置有对准标记AM的晶片(S101)。接下来,确认接合制程110(S102)。接下来,装载晶片(S104)。接下来,以第m变形量使下工作台140变形(S103)。接下来,使用相机145计测晶片面内的多个点的高度(S105)。接下来,判定是否满足“m=M”(S107)。
在S107的处理中未满足“m=M”的情况下(S107:否),“m”被递增(S108),执行S103以及S105的处理。即,在晶片真空吸附于下工作台140的状态下变更下工作台140的变形量,并计测晶片面内的多个点的高度。
在S107的处理中满足“m=M”的情况下(S107:是),卸载晶片(S106)。然后,基于S105的计测结果,制作与下工作台140的变形量建立了关联的晶片的变形模型111(S109)。若S109的处理完成,则结束图10所示的一系列的处理。
如以上说明那样,用于制作变形模型111的处理的顺序既可以更换,也可以省略一部分的处理。在这种情况下,接合装置1也能够与第一实施方式同样地制作变形模型111。
[2]第二实施方式
第二实施方式的接合装置1在接合处理时的下晶片LW的对准处理中,基于下工作台140的变形量和计测坐标,变更相机145的光轴的设定。以下,对第二实施方式的接合装置1的详细内容进行说明。
[2-1]关于对准处理时的光轴与信号波形的关系性
图11是表示对准处理时的光轴与信号波形的关系性的概略图。图11分别在下工作台140的无变形的情况与下工作台140的有变形的情况下示出下工作台140上的下晶片LW的计测图像与1图案AP的信号波形。图11所示的坐标(1)、(2)以及(3)例如分别对应于对准标记AM_C、AM_L以及AM_R。在信号波形中,“DF”对应于散焦的情况,“BF”对应于最佳焦点。
在下工作台140无变形的情况下,真空吸附于下工作台140的下晶片LW以平坦的状态被保持。在该情况下,上工作台143的相机145的光轴的倾斜相对于下晶片LW的表面成为垂直方向。在该情况下,一图案AP的信号波形在对准标记AM_C、AM_L以及AM_R的任一个中均能够对称。在信号波形为对称的情况下,在向正方向与负方向的任一方散焦的情况下,都能够抑制信号波形的重心位置的变化。因此,控制装置10基于信号强度,能够检测最佳焦点BF。
另一方面,在下工作台140有变形的情况下,真空吸附于下工作台140的下晶片LW以沿着下工作台140变形为凸形状的状态被保持。在该情况下,由上工作台143的相机145的光轴与下晶片LW的表面所形成的角度,越远离下晶片LW的中心部分(坐标(1)),越远离直角。于是,在坐标(2)中的对准标记AM_L的计测与坐标(3)中的对准标记AM_R的计测各自中,从倾斜方向计测对准标记AM。其结果,对准标记AM_L以及AM_R各自的信号波形能够成为非对称。
若信号波形为非对称,则对准标记AM的检测精度恶化。具体而言,在正方向的散焦DFp与负方向的散焦DFm之间,一图案AP的信号波形的重心位置向相反方向变化。于是,控制装置10误检测信号波形的峰值的可能性变高,基于计测结果计算出的对准标记AM的坐标可能偏移。因此,第二实施方式的接合装置1具有按照每个计测坐标来调整相机145的光轴的功能。
[2-2]相机145的构成
图12是表示第二实施方式的接合装置1所具备的相机145的详细构成的一例的概略图。图12也一并示出作为相机145的计测对象的下晶片LW的对准标记AM。如图12所示,相机145例如具备光源150、光学元件151、透镜单元152、支承部153、以及受光部154。
光源150是能够射出激光的半导体元件。以下,由光源150射出的激光也称作射出光EL。相机145既可以具有多个光源,也可以使射出光EL的波长根据计测对象(对准标记AM)的构成而区分使用。
光学元件151例如为半反射镜。光学元件151将从光源150照射来的激光(射出光EL)向透镜单元152反射。此外,光学元件151使透过透镜单元152的激光透过。
透镜单元152是将射出光EL导向计测对象(例如下晶片LW)的光学系统。透镜单元152使照射到下晶片LW的射出光EL在下晶片LW的表面反射后的反射光RL,经由光学元件151导向受光部154。透镜单元152的光轴对应于相机145的光轴。
支承部153支承透镜单元152,具有能调整透镜单元152的光轴的倾斜的机构。另外,在相机145中,光源150、光学元件151以及受光部154相对于透镜单元152的相对位置,也能够相应于通过支承部153变更后的透镜单元152的光轴的倾斜而变更。
受光部154是能够检测反射光RL的传感器。受光部154例如配置于透镜单元152的光轴上。受光部154只要至少配置于能够检测反射光RL的位置即可。
第二实施方式的接合装置1的其他构成与第一实施方式相同。另外,相机145的构成也可以是其他构成。例如在相机145中,也可以调换光源150与受光部154的配置。
[2-3]半导体装置的制造方法
以下,作为第二实施方式的半导体装置的制造方法,对使用了接合装置1的具体的处理的一例进行说明。即,使用以下说明的第二实施方式的接合方法(接合处理)制造半导体装置。另外,第二实施方式的接合装置1中的接合处理的概要与第一实施方式相同。
[2-3-1]光轴的修正方法
图13是表示在第二实施方式的接合装置1中使用的光轴的修正方法的一例的流程图。以下,参照图13对第二实施方式的接合装置1中的光轴的修正方法的流程进行说明。
首先,与在第一实施方式中使用图6说明的变形模型111的制作方法相同,执行S101~S109的处理。即,首先准备配置有对准标记AM的晶片(S101)。接下来,确认接合制程110(S102)。接下来,以第m变形量使下工作台140变形(S103)。接下来,装载晶片(S104)。接下来,使用相机145计测晶片面内的多个点的高度(S105)。接下来,卸载晶片(S106)。接下来,判定是否满足“m=M”(S107)。在S107的处理中未满足“m=M”的情况下(S107:否),“m”被递增(S108),执行S103的处理。在S107的处理中满足“m=M”的情况下(S107:是),基于S105的计测结果,与多个变形量的设定分别建立关联地制作多个变形模型111(S109)。
在S109的处理完成时,控制装置10按照多个变形量的每个设定,使用对应的变形模型111来制作晶片面内的各坐标的光轴修正量的关系表(S201)。光轴修正量的关系表包含计测坐标的信息与光轴修正量建立了关联的信息。光轴修正量设定为,使相机145的光轴相对于在各计测坐标中基于变形模型111计算出的下晶片LW的表面的朝向成为垂直。换言之,相机145的光轴被设定为与基于变形模型111计算出的计测坐标中的下晶片LW的表面的倾斜相正交的方向。光轴修正量既可以由透镜单元152从默认的状态起的旋转量来表示,也可以由支承部153的控制参数来表示。
接下来,控制装置10基于光轴修正量对下工作台140与相机145的位置关系(相对位置)进行修正(S202)。在S202的处理中,控制装置10以在各计测坐标中修正后的光轴与对应的对准标记AM的位置对齐的方式,调整相机145的位置。换言之,相机145的位置被调整为从对准标记AM的表面起的垂直轴与相机145的光轴一致。另外,在S202的处理中,下工作台140与相机145的位置关系的修正量也可以记录于在S201中制作的关系表。S202的处理完成后,控制装置10结束图13所示的一系列的处理。
(对准标记AM的计测方法的具体例)
图14是表示第二实施方式的接合装置1的接合处理中包含的下晶片LW的对准处理中的对准标记AM的计测方法的具体例的概略图。图14示出了光轴的修正图像、以及下工作台140与相机145的位置关系的修正图像的一例。第一变形量~第三变形量以及坐标(1)~(3)各自的概要与第一实施方式相同。光轴的修正图像所示的双点划线示出了各计测坐标中的光轴的倾斜。
在下工作台140的变形量为第一变形量(无修正)的情况下,真空吸附于下工作台140的下晶片LW以平坦的状态被保持。在该情况下,坐标(1)、(2)以及(3)各自的对准标记AM的计测时的相机145的光轴的倾斜被设定为大致相同(例如垂直)。此时,下工作台140与相机145的位置关系被控制为,由接合制程110表示的各坐标与实际的计测坐标一致的状态。
在下工作台140的变形量为第二变形量的情况下,真空吸附于下工作台140的下晶片LW以变形为凸形状后的状态被保持。在该情况下,坐标(2)以及(3)各自的对准标记AM的计测时的相机145的光轴的倾斜被设定为相对于坐标(1)向外侧(即,反射光RL从下晶片LW的中心部离开的方向)倾斜的状态。此时,例如在坐标(3)的对准标记AM_R的计测中,下工作台140与相机145的位置关系被控制为从由接合制程110表示的坐标向外侧移位了长度L1的量的状态。
在下工作台140的变形量为第三变形量的情况下,真空吸附于下工作台140的下晶片LW以与第二变形量的情况相比更大地变形为凸形状的状态被保持。在该情况下,坐标(2)以及(3)各自的对准标记AM的计测时的相机145的光轴的倾斜被设定为与第二变形量的情况相比相对于坐标(1)更向外侧倾斜的状态。此时,例如在坐标(3)的对准标记AM_R的计测中,下工作台140与相机145的位置关系被控制为从由接合制程110表示的坐标向外侧移位了比长度L1大的长度L2量的状态。
[2-3-2]下晶片LW的对准处理
图15是表示第二实施方式的接合装置1的接合处理中包含的下晶片LW的对准处理的一例的流程图。以下,参照图15对第二实施方式的接合装置1中的下晶片LW的对准处理的流程进行说明。
若第二实施方式中的下晶片LW的对准处理开始,则首先,控制装置10基于下工作台140的变形量所对应的光轴修正量的关系式,计算各计测坐标的光轴修正量(S211)。换言之,在S211的处理中,控制装置10选择(使用)与应用于下晶片LW的晶片倍率的修正值建立了关联的光轴修正量的关系式,计算各计测坐标的光轴修正量。通过S211的处理,控制装置10在相机145执行焦点的校准的区域中,基于下晶片LW的变形模型111修正光轴的倾斜。
接下来,控制装置10基于计算出的各计测坐标的光轴修正量,计算各计测坐标中的下工作台140与相机145的位置关系的修正量(S212)。
接下来,控制装置10基于在S211的处理中在坐标(1)计算出的光轴修正量以及下工作台140与相机145的位置关系的修正量,决定相机145的光轴以及位置,并搜索坐标(1)中的最佳焦点(S213)。通过S213的处理,决定坐标(1)中的最佳焦点。
接下来,控制装置10以在S213中决定的最佳焦点的设定,计测对准标记AM_C(S214)。
接下来,控制装置10基于在S211的处理中在坐标(2)计算出的光轴修正量以及下工作台140与相机145的位置关系的修正量,决定相机145的光轴以及位置,并搜索坐标(2)中的最佳焦点(S215)。通过S215的处理,决定坐标(2)中的最佳焦点。
接下来,控制装置10以在S215中决定的最佳焦点的设定,计测对准标记AM_L(S216)。
接下来,控制装置10基于在S211的处理中在坐标(3)计算出的光轴修正量以及下工作台140与相机145的位置关系的修正量,决定相机145的光轴以及位置,并搜索坐标(3)中的最佳焦点(S217)。通过S217的处理,决定坐标(3)中的最佳焦点。
接下来,控制装置10以在S217中决定的最佳焦点的设定,计测对准标记AM_R(S218)。
接下来,控制装置10基于S214、S216以及S218的计测结果,调整下工作台140的位置(S219)。若S219的处理完成,则控制装置10完成下晶片LW的对准处理,进入接合处理中的下一处理。
另外,在第二实施方式的接合装置1中,各个S213和S214的处理、S215和S216的处理、以及S217和S218的处理也可以统合。也可以分别使第一实施方式的S112、S114以及S116的处理与S213、S215以及S217的处理组合。第二实施方式的接合装置1只要至少基于与下工作台140的变形量对应的变形模型111,按照每个计测坐标来修正光轴即可。
(接合处理中的焦点动作的具体例)
图16是表示第二实施方式的接合装置1中的对准处理时的光轴与信号波形的关系性的概略图。图16按照下工作台140的每个变形量示出下晶片LW的对准标记AM的计测图像以及一图案AP的信号波形。第一变形量~第三变形量各自的相机145的光轴的设定与使用图15说明的内容相同。
如图16所示,在下工作台140的变形量为第一变形量(无修正)的情况下,真空吸附于下工作台140的下晶片LW以平坦的状态被保持。因此,各计测坐标中的相机145的光轴设定为相对于下晶片LW的表面垂直。在该情况下,上工作台143的各坐标中的一图案AP的信号波形为大致对称。
而且,在第二实施方式的接合装置1中,在下工作台140的变形量为第二变形量或者第三变形量的情况下,各计测坐标中的相机145的光轴也设定为相对于下晶片LW的表面垂直。因此,在下工作台140的变形量为第二变形量或者第三变形量的情况下,上工作台143的各计测坐标中的一图案AP的信号波形也为大致对称。
[2-4]第二实施方式的效果
如以上说明那样,在为了修正晶片倍率而使下工作台140变形的情况下,在对准处理时,相机145的光轴有可能偏移。而且,对准处理中的计测结果可能改变。
与此相对,第二实施方式的接合装置1具有根据下工作台140的变形量而调整对准处理时的相机145的光轴的机构。例如,第二实施方式的接合装置1通过使下工作台140变形且调整相机145的光轴,即使在计测坐标的任一个中产生了散焦的情况下,也能够维持信号波形的对称性。
其结果,第二实施方式的接合装置1能够提高对准处理的计测精度,能够改善接合处理中的重合精度。因而,第二实施方式的接合装置1能够提高接合装置的性能。
[3]第三实施方式
第三实施方式关于能够应用第一以及第二实施方式所说明的半导体装置的制造方法的半导体装置的具体例。以下,作为半导体装置的具体例,对作为NAND型闪存的存储器设备2进行说明。
[3-1]构成
[3-1-1]存储器设备2的构成
图17是表示第三实施方式的存储器设备2的构成的一例的框图。如图17所示,存储器设备2例如包含存储器接口(存储器I/F)20、定序器21、存储单元阵列22、驱动器模块23、行解码器模块24、以及感测放大器模块25。
存储器I/F 20是与外部的存储器控制器连接的硬件接口。存储器I/F 20依照存储器设备2与存储器控制器之间的接口标准进行通信。存储器I/F 20例如支持NAND接口标准。
定序器21是控制存储器设备2的整体的动作的控制电路。定序器21基于经由存储器I/F 20接收到的指令,控制驱动器模块23、行解码器模块24、以及感测放大器模块25等,执行读出动作、写入动作、擦除动作等。
存储单元阵列22是包含多个存储单元的集合的存储电路。存储单元阵列22包含多个块BLK0~BLKn(n为1以上的整数)。块BLK例如被用作数据的擦除单位。此外,在存储单元阵列22中设有多个位线以及多个字线。各存储单元例如与一根位线以及一根字线建立了关联。各存储单元基于识别字线WL的地址以及识别位线BL的地址而被识别。
驱动器模块23是生成在读出动作、写入动作、擦除动作等中使用的电压的驱动器电路。驱动器模块23经由多个信号线而连接于行解码器模块24。驱动器模块23基于经由存储器I/F 20接收到的页地址,能够变更对多个信号线分别施加的电压。
行解码器模块24是对经由存储器I/F 20接收到的行地址进行解码的解码器。行解码器模块24基于解码结果选择一个块BLK。而且,行解码器模块24向设于所选择的块BLK的多个布线(字线WL等),分别传输对多个信号线施加的电压。
感测放大器模块25是在读出动作中基于位线BL的电压而感测从所选择的块BLK中读出的数据的感测电路。感测放大器模块25将读出的数据经由存储器I/F 20发送至存储器控制器。此外,感测放大器模块25在写入动作中,能够按照每个位线BL对存储单元施加与写入的数据相应的电压。
[3-1-2]存储单元阵列22的电路构成
图18是表示第三实施方式的存储器设备2所具备的存储单元阵列22的电路构成的一例的电路图。图18示出存储单元阵列22所含的多个块BLK中的一个块BLK。如图18所示,块BLK例如包含串单元SU0~SU3。
各串单元SU包含多个NAND串NS。NAND串NS分别与位线BL0~BLm(m为1以上的整数)建立了关联。对位线BL0~BLm分别分配不同的列地址。各位线BL在多个块BLK之间由被分配了相同的列地址的NAND串NS共用。各NAND串NS例如包含存储单元晶体管MT0~MT7以及选择晶体管STD和STS。
各存储单元晶体管MT包含控制栅极以及电荷累积层,非易失性地存储数据。各NAND串NS的存储单元晶体管MT0~MT7以串联的方式连接。存储单元晶体管MT0~MT7的控制栅极分别连接于字线WL0~WL7。各个字线WL0~WL7按照每个块BLK而设置。在相同的串单元SU中连接于共用的字线WL的多个存储单元晶体管MT的集合例如被称作“单体单元(cellunit)CU”。在各存储单元晶体管MT存储1比特数据的情况下,单体单元CU存储“1页数据”。单体单元CU能够与存储单元晶体管MT所存储的数据的比特数相应地具有2页数据以上的存储容量。
选择晶体管STD以及STS分别用于串单元SU的选择。选择晶体管STD的漏极连接于建立了关联的位线BL。选择晶体管STD的源极连接于串联连接的存储单元晶体管MT0~MT7的一端。串单元SU0~SU3所含的选择晶体管STD的栅极分别连接于选择栅极线SGD0~SGD3。选择晶体管STS的漏极连接于串联连接的存储单元晶体管MT0~MT7的另一端。选择晶体管STS的源极连接于源极线SL。选择晶体管STS的栅极连接于选择栅极线SGS。源极线SL例如在多个块BLK中共用。
[3-1-3]存储器设备2的构造
以下,对第三实施方式的存储器设备2的构造的一例进行说明。另外,在第三实施方式中,X方向对应于字线WL的延伸方向,Y方向对应于位线BL的延伸方向,Z方向对应于在存储器设备2的形成时使用的半导体基板(晶片)的相对于表面的铅垂方向。
图19是表示第三实施方式的存储器设备2的构造的一例的立体图。如图19所示,存储器设备2包含存储器芯片MC以及CMOS芯片CC。存储器芯片MC的下表面对应于下晶片LW的表面。CMOS芯片CC的上表面对应于上晶片UW的表面。存储器芯片MC例如包含存储区域MR、引出区域HR1和HR2、以及焊盘区域PR1。CMOS芯片CC例如包含感测放大区域SR、周边电路区域PERI、传输区域XR1和XR2、以及焊盘区域PR2。
存储区域MR包含存储单元阵列22。引出区域HR1以及HR2包含用于设于存储器芯片MC的层叠布线与设于CMOS芯片CC的行解码器模块24之间的连接的布线等。焊盘区域PR1包含用于存储器设备2与存储器控制器的连接的焊盘等。引出区域HR1以及HR2在X方向上夹着存储区域MR。焊盘区域PR1分别与存储区域MR以及引出区域HR1和HR2在Y方向上相邻。
感测放大区域SR包含感测放大器模块25。周边电路区域PERI包含定序器21、驱动器模块23等。传输区域XR1以及XR2包含行解码器模块24。焊盘区域PR2包含存储器I/F 20。感测放大区域SR以及周边电路区域PERI在Y方向上相邻地配置,并与存储区域MR重叠。传输区域XR1以及XR2在X方向上夹着感测放大区域SR以及周边电路区域PERI的组,并分别与引出区域HR1以及HR2重叠。焊盘区域PR2与存储器芯片MC的焊盘区域PR1重叠。
存储器芯片MC在存储区域MR、引出区域HR1和HR2以及焊盘区域PR1各自的下部,具有多个贴合焊盘BP。存储区域MR的贴合焊盘BP连接于建立了关联的位线BL。引出区域HR的贴合焊盘BP连接于在存储区域MR中设置的层叠布线中建立了关联的布线(例如字线WL)。焊盘区域PR1的贴合焊盘BP连接于设于存储器芯片MC的上表面的焊盘(未图示)。设于存储器芯片MC的上表面的焊盘例如用于存储器设备2与存储器控制器之间的连接。
CMOS芯片CC在感测放大区域SR、周边电路区域PERI、传输区域XR1和XR2、以及焊盘区域PR2各自的上部,具有多个贴合焊盘BP。感测放大区域SR的贴合焊盘BP与存储区域MR的贴合焊盘BP重叠。传输区域XR1以及XR2的贴合焊盘BP分别与引出区域HR1以及HR2的贴合焊盘BP重叠。焊盘区域PR1的贴合焊盘BP与焊盘区域PR2的贴合焊盘BP重叠。
存储器设备2具有将存储器芯片MC的下表面与CMOS芯片CC的上表面接合的构造。存储器设备2中设置的多个贴合焊盘BP中的、在存储器芯片MC与CMOS芯片CC之间对置的两个贴合焊盘BP,通过接合而电连接。由此,存储器芯片MC内的电路与CMOS芯片CC内的电路之间经由贴合焊盘BP而电连接。在存储器芯片MC与CMOS芯片CC之间对置的两个贴合焊盘BP的组既可以具有边界,也可以一体化。
(存储单元阵列22的平面布局)
图20是表示第三实施方式的存储器设备2所具备的存储单元阵列22的平面布局的一例的俯视图。图20显示了包含存储区域MR中的一个块BLK的区域。如图20所示,存储器设备2例如包含多个狭缝SLT、多个狭缝SHE、多个存储柱MP、多个位线BL、以及多个接触件CV。在存储区域MR中,以下说明的平面布局在Y方向上重复配置。
各狭缝SLT例如具有埋入绝缘部件的构造。各狭缝SLT使隔着该狭缝SLT相邻的布线(例如字线WL0~WL7以及选择栅极线SGD和SGS)绝缘。各狭缝SLT具有沿X方向延伸地设置的部分,并沿X方向将存储区域MR以及引出区域HR1和HR2横切。多个狭缝SLT在Y方向上排列。由狭缝SLT划分的区域对应于块BLK。
各狭缝SHE例如具有埋入绝缘部件的构造。各狭缝SHE使隔着该狭缝SLT相邻的布线(至少选择栅极线SGD)绝缘。各狭缝SHE具有沿X方向延伸地设置的部分,将存储区域MR横切。多个狭缝SHE在Y方向上排列。在本例中,三个狭缝SHE配置于相邻的狭缝SLT之间。由狭缝SLT以及SHE划分的多个区域分别对应于串单元SU0~SU3。
各存储柱MP例如作为一个NAND串NS发挥功能。多个存储柱MP在相邻的两个狭缝SLT之间的区域内,例如配置为19列的交错状。而且,从纸面的上侧数起,在第5列的存储柱MP、第10列的存储柱MP以及第15列的存储柱MP分别重叠有一个狭缝SHE。
各位线BL具有沿Y方向延伸地设置的部分,并沿Y方向将设有多个块BLK的区域横切。多个位线BL在X方向上排列。各位线BL配置为按照每个串单元SU而至少与一个存储柱MP重叠。在本例中,两根位线BL与各存储柱MP重叠。
各接触件CV设于重叠于存储柱MP的多个位线BL中的一根位线BL与该存储柱MP之间。接触件CV将存储柱MP与位线BL之间电连接。另外,重叠于狭缝SHE的存储柱MP与位线BL之间的接触件CV被省略。
(存储单元阵列22的剖面构造)
图21是表示第三实施方式的存储器设备2所具备的存储单元阵列22的剖面构造的一例的剖面图。图21显示了在存储区域MR内包含存储柱MP与狭缝SLT在内且沿着Y方向的剖面。另外,虽然图21中的Z方向是指纸面的下侧,但在图21的说明中,将纸面的上侧称作“上方”,将纸面的下侧称作“下方”。如图21所示,存储器设备2例如包含绝缘体层30~37、导电体层40~46以及接触件V1和V2。
绝缘体层30例如设于存储器芯片MC的最下层。在绝缘体层30上设有导电体层40。在导电体层40上设有绝缘体层31。在绝缘体层31上交替地设有导电体层41以及绝缘体层32。在最上层的导电体层41上设有绝缘体层33。在绝缘体层33上交替地设有导电体层42和绝缘体层34。在最上层的导电体层42上设有绝缘体层35。在绝缘体层35上交替地设有导电体层43以及绝缘体层36。在最上层的导电体层43上设有绝缘体层37。在绝缘体层37上设有导电体层44。在导电体层44上设有接触件V1。在接触件V1上设有导电体层45。在导电体层45上设有接触件V2。在接触件V2上设有导电体层46。设有导电体层44、45以及46的布线层分别被称作“M0”、“M1”以及“M2”。
导电体层40、41、42以及43分别形成为例如沿XY平面扩展的板状。导电体层44例如形成为沿Y方向延伸的线状。导电体层40、41以及43分别用作源极线SL、选择栅极线SGS以及选择栅极线SGD。多个导电体层42从导电体层40侧起依次分别用作字线WL0~WL7。导电体层44用作位线BL。接触件V1以及V2设为柱状。导电体层44与45之间经由接触件V1连接。导电体层45与导电体层46之间经由接触件V2连接。导电体层45例如是形成为沿X方向延伸的线状的布线。导电体层46与存储器芯片MC的界面相接,被用作贴合焊盘BP。导电体层46例如包含铜。
狭缝SLT具有形成为沿XZ平面扩展的板状的部分,并将绝缘体层31~36以及导电体层41~43断开。各存储柱MP沿Z方向延伸地设置,并贯通绝缘体层31~36以及导电体层41~43。各存储柱MP例如包含芯部件50、半导体层51以及层叠膜52。芯部件50是沿Z方向延伸地设置的绝缘体。半导体层51覆盖芯部件50。半导体层51的下部与导电体层40相接。层叠膜52覆盖半导体层51的侧面。在半导体层51之上设有接触件CV。在接触件CV上接触有导电体层44。
另外,在图示的区域中,示出了两个存储柱MP中的一个存储柱MP所对应的接触件CV。在该区域中未连接有接触件CV的存储柱MP,在未图示的区域中与接触件CV连接。存储柱MP与多个导电体层41交叉的部分作为选择晶体管STS发挥功能。存储柱MP与导电体层42交叉的部分作为存储单元晶体管MT发挥功能。存储柱MP与多个导电体层43交叉的部分作为选择晶体管STD发挥功能。
(存储柱MP的剖面构造)
图22是表示第三实施方式的存储器设备2所具备的存储柱MP的剖面构造的一例的、沿着图22的XXII-XXII线的剖面图。图22显示了包含存储柱MP与导电体层42在内且与导电体层40平行的剖面。如图22所示,层叠膜52例如包含隧道绝缘膜53、绝缘膜54、以及块绝缘膜55。
芯部件50例如设于存储柱MP的中心部。半导体层51包围芯部件50的侧面。隧道绝缘膜53包围半导体层51的侧面。绝缘膜54包围隧道绝缘膜53的侧面。块绝缘膜55包围绝缘膜54的侧面。导电体层42包围块绝缘膜55的侧面。半导体层51用作存储单元晶体管MT0~MT7以及选择晶体管STD以及STS的沟道(电流路径)。隧道绝缘膜53以及块绝缘膜55例如分别包含氧化硅。绝缘膜54用作存储单元晶体管MT的电荷累积层,例如包含氮化硅。由此,各个存储柱MP作为一个NAND串NS发挥功能。
(存储器设备4的剖面构造)
图23是表示第三实施方式的存储器设备2的剖面构造的一例的剖面图。图23显示了包含存储区域MR以及感测放大区域SR的剖面,即包含存储器芯片MC与CMOS芯片CC的剖面。如图23所示,存储器设备4在感测放大区域SR中,包含半导体基板60、导电体层GC和61~64以及接触件CS和C0~C3。
半导体基板60是CMOS芯片CC的形成中使用的基板。半导体基板60包含多个阱区域(未图示)。在多个阱区域例如分别形成晶体管TR。多个阱区域之间例如被STI(ShallowTrench Isolation:浅槽隔离)分离。在半导体基板60之上,经由栅极绝缘膜设有导电体层GC。感测放大区域SR内的导电体层GC用作感测放大器模块25所含的晶体管TR的栅极电极。在导电体层GC之上设有接触件C0。与晶体管TR的源极以及漏极对应地在半导体基板60之上设有两个接触件CS。
在接触件CS之上与接触件C0之上分别设有导电体层61。在导电体层61上设有接触件C1。在接触件C1上设有导电体层62。导电体层61以及62之间经由接触件C1而电连接。在导电体层62上设有接触件C2。在接触件C2上设有导电体层63。导电体层62以及63之间经由接触件C2而电连接。在导电体层63上设有接触件C3。在接触件C3上设有导电体层64。导电体层63以及64之间经由接触件C3而电连接。设有导电体层61~64的布线层分别被称作“D0”、“D1”、“D2”以及“D3”。
导电体层64与CMOS芯片CC的界面相接,被用作贴合焊盘BP。感测放大区域SR内的导电体层64与对置地配置的存储区域MR内的导电体层46(即,存储器芯片MC的贴合焊盘BP)贴合。而且,感测放大区域SR内的各导电体层64与一根位线BL电连接。导电体层64例如包含铜。
在存储器设备2中,CMOS芯片CC的布线层D3与存储器芯片MC的布线层M2通过存储器芯片MC以及CMOS芯片CC被接合而邻接。半导体基板60对应于上晶片UW的背面侧,布线层D3对应于上晶片UW的表面侧。绝缘体层30对应于下晶片LW的背面侧,布线层M2对应于下晶片LW的表面侧。存储器芯片MC的形成中使用的半导体基板伴随接合处理后的焊盘的形成等工序而被去除。
[3-2]第三实施方式的效果
如以上说明那样,存储器设备2例如具有包含存储单元以三维堆叠而成的构造的存储器芯片MC、以及包含其他控制电路等的CMOS芯片CC。在存储器芯片MC与CMOS芯片CC中,存储器芯片MC存在晶片倍率的偏差在晶片之间变大的趋势。具体而言,由于存储器芯片MC具备被高层化后的存储单元阵列22,因此晶片的翘曲量的偏差变大,晶片倍率的偏差可能变大。另一方面,CMOS芯片CC的曝光区域(shot)的配置接近于以曝光装置为基准的理想格子。因此,在执行接合处理的情况下,优选将形成有存储器芯片MC的晶片分配为能够修正晶片倍率的下晶片LW,将形成有CMOS芯片CC的晶片分配为上晶片UW。由此,第一以及第二实施方式分别能够改善存储器设备2的成品率。
[4]其他
在实施方式中,动作的说明中使用的流程图仅为一例。关于使用流程图说明的各动作,处理的顺序在可能的范围内也可以交换,也可以追加其他处理,还可以省略一部分的处理。在上述实施方式中,例示出在S109中一并执行变形模型111的制作的情况,但基于S105的计测结果的变形模型111的计算也可以在每次S105的处理完成时执行。同样,在第二实施方式中,基于S105的计测结果的变形模型111的计算以及光轴修正量的关系式的制作,也可以在每次S105的处理完成时执行。在上述实施方式中,例示出对载置(保持)于下工作台130的下晶片LW应用对准修正而进行接合的情况,但不限于此。接合处理中的对准修正例如既可以对载置(保持)于上工作台133的上晶片UW应用,也可以对保持于上工作台133的上晶片UW以及保持于下工作台130的下晶片LW这两者应用。在本说明书中,也可以代替CPU及而使用MPU(Micro Processing Unit)、ASIC(Application Specific IntegratedCircuit:专用集成电路)、或者FPGA(field-programmable gate array:现场可编程门阵列)等。此外,在实施方式中说明的处理也可以分别通过专用的硬件来实现。在实施方式中说明的处理既可以混合有由软件执行的处理以由硬件执行的处理,也可以仅是某一方。
在各实施方式中,接合装置1的相机142以及145也可以是光学系统(显微镜)与受光传感器分开的构成,只要能够计测对准标记AM即可。相机142以及145也可以分别被称作“计测装置”、“计测器”、“对准相机”。“光轴”也可以改称作“光路”。在本说明书中,“重合偏移”也可以改称作“位置偏移”。在第一以及第二实施方式的说明中,“高度”与焦点的位置建立了关联。焦点的校准方法不限于实施方式中说明的方法,也可以使用其他的方法。在实施方式中,例示出以最佳焦点位置为基准来制作变形模型111的情况,但变形模型111只要至少表示出下晶片LW的表面的形状即可。
第三实施方式中说明的构成仅为例示,存储器设备4的构成不限于此。存储器设备2的电路构成、平面布局以及剖面构造能够根据存储器设备2的设计而适当变更。例如在第三实施方式中,例示出在CMOS芯片CC之上设有存储器芯片MC的情况,但也可以在存储器芯片MC之上设有CMOS芯片CC。虽然例示出对下晶片LW分配存储器芯片MC,对上晶片UW分配CMOS芯片CC的情况,但也可以对上晶片UW分配存储器芯片MC,对下晶片LW分配CMOS芯片CC。在应用第一以及第二实施方式中说明的制造方法的情况下,优选的是将晶片之间晶片倍率的偏差较大的晶片分配为下晶片LW。由此,能够抑制接合处理中的重合偏移,因此能够抑制重合偏移所引起的不良的产生。
在本说明书中,“连接”表示电连接,不排除其间经由其他元件。所谓“电连接”,只要能够与电连接的构成同样地进行动作则也可以经由绝缘体。“柱状”表示在制造工序中形成的孔内所设置的结构体。“俯视”例如对应于沿相对于半导体基板60的表面的铅垂的方向观察对象物。“区域”也可以视为由CMOS芯片CC的半导体基板60包含的结构。例如,在规定为半导体基板60包含存储区域MR的情况下,存储区域MR与半导体基板80的上方的区域建立了关联。贴合焊盘BP也可以被称作“接合金属”。
另外,上述各实施方式的一部分或者全部也可以如以下的附记那样记载,但不限于以下。
[附记1]
一种接合装置具备:第一工作台,能够保持第一基板;第二工作台,配置于上述第一工作台的上方,并能够保持第二基板;第一计测器,能够对保持于上述第一工作台的上述第一基板上配置的对准标记进行计测;第二计测器,能够对保持于上述第二工作台的上述第二基板上配置的对准标记进行计测;应力产生器,能够对上述第一工作台施加应力;以及控制器,执行将上述第一基板与上述第二基板接合的接合处理,所述接合处理包含上述第一基板与所述第二基板各自的对准处理,所述控制器基于通过上述应力产生器而变形的上述第一工作台的变形量、以及保持于变形后的上述第一工作台的上述第一基板的形状,生成上述第一工作台的每个变形量的焦点映射,上述控制器在上述第一基板的对准处理中,在使上述第一计测器对保持于上述第一工作台的上述第一基板上配置的上述对准标记进行计测时,基于对上述第一工作台应用的变形量所对应的光轴修正量,修正上述第一计测器的光轴。
[附记2]
如附记1所记载的接合装置,上述控制器在上述第一基板的对准处理中,在使上述第一计测器对保持于上述第一工作台的上述第一基板上配置的上述对准标记进行计测时,基于上述光轴修正量,修正上述第一工作台与上述第一计测器的位置关系。
虽然说明了本发明的几个实施方式,但这些实施方式是作为例子而提示的,无意限定发明的范围。这些新的实施方式能够以其他各种方式实施,在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨内,并且也包含在权利要求书所记载的发明极其等同的范围内。
Claims (8)
1.一种接合装置,具备:
第一工作台,能够保持第一基板;
第二工作台,与所述第一工作台对置地配置,并能够保持第二基板;
第一计测器,能够对保持于所述第一工作台的所述第一基板上配置的对准标记进行计测;
第二计测器,能够对保持于所述第二工作台的所述第二基板上配置的对准标记进行计测;
应力产生器,能够对所述第一工作台施加应力;以及
控制器,执行将所述第一基板与所述第二基板接合的接合处理,所述接合处理包含所述第一基板与所述第二基板各自的对准处理,
所述控制器基于通过所述应力产生器而变形的所述第一工作台的变形量、以及保持于变形后的所述第一工作台的所述第一基板的形状,生成所述第一工作台的每个变形量的焦点映射,
所述控制器在所述第一基板的对准处理中,在使所述第一计测器对保持于所述第一工作台的所述第一基板上配置的所述对准标记进行计测时,使用基于焦点映射的焦点设定,所述焦点映射对应于对所述第一工作台应用的变形量。
2.如权利要求1所述的接合装置,
所述第一基板的所述对准处理包含配置于所述第一基板的第一至第三对准标记的计测,
所述第一对准标记配置于所述第一基板的中心部,所述第二对准标记以及所述第三对准标记分别配置于所述第一基板的外周的一侧与另一侧,
所述控制器在基于所述焦点映射的焦点设定中,将计测所述第一对准标记的情况下的焦点范围设定得比分别计测所述第二对准标记以及所述第三对准标记时的焦点范围高,该焦点映射是通过所述应力产生器使所述第一工作台变形的情况下的焦点映射。
3.如权利要求2所述的接合装置,
所述控制器在生成所述第一工作台的每个变形量的所述焦点映射时,使用比基于所述焦点映射的所述焦点设定更宽的焦点范围,计测所述对准标记。
4.如权利要求1所述的接合装置,
所述控制器基于保持于所述变形后的所述第一工作台的所述第一基板中的最佳焦点的计测结果,生成所述焦点映射。
5.如权利要求1所述的接合装置,
所述控制器在所述第一基板的对准处理中,在使所述第一计测器对保持于所述第一工作台的所述第一基板上配置的所述对准标记进行计测时,基于光轴修正量,修正所述第一计测器的光轴,所述光轴修正量对应于对所述第一工作台应用的变形量。
6.如权利要求5所述的接合装置,
所述控制器在所述第一基板的对准处理中,在使所述第一计测器对保持于所述第一工作台的所述第一基板上配置的所述对准标记进行计测时,基于所述光轴修正量,修正所述第一工作台与所述第一计测器的位置关系。
7.一种接合方法,是将第一基板与第二基板接合的接合方法,该接合方法包含保持于第一工作台的所述第一基板与保持于第二工作台的所述第二基板各自的对准处理,具备如下步骤:
基于通过应力产生器而变形的第一工作台的变形量、以及保持于变形后的所述第一工作台的所述第一基板的形状,生成所述第一工作台的每个变形量的焦点映射;以及
在所述第一基板的对准处理中,在计测保持于所述第一工作台的所述第一基板上配置的对准标记时,使用基于焦点映射的焦点设定,所述焦点映射对应于对所述第一工作台应用的变形量。
8.一种半导体装置的制造方法,是将第一基板与第二基板接合的半导体装置的制造方法,该制造方法包含保持于第一工作台的所述第一基板与保持于第二工作台的所述第二基板各自的对准处理,具备如下步骤:
基于通过应力产生器而变形的第一工作台的变形量、以及保持于变形后的所述第一工作台的所述第一基板的形状,生成所述第一工作台的每个变形量的焦点映射;以及
在所述第一基板的对准处理中,在计测保持于所述第一工作台的所述第一基板上配置的对准标记时,使用基于焦点映射的焦点设定,所述焦点映射对应于对所述第一工作台应用的变形量。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022096807A JP2023183276A (ja) | 2022-06-15 | 2022-06-15 | 接合装置、接合方法、及び半導体装置の製造方法 |
JP2022-096807 | 2022-06-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN117238790A true CN117238790A (zh) | 2023-12-15 |
Family
ID=85278377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310032288.XA Pending CN117238790A (zh) | 2022-06-15 | 2023-01-10 | 接合装置、接合方法以及半导体装置的制造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20230411197A1 (zh) |
EP (1) | EP4293710A1 (zh) |
JP (1) | JP2023183276A (zh) |
CN (1) | CN117238790A (zh) |
DE (1) | DE102023106144A1 (zh) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7433038B2 (en) * | 2006-04-27 | 2008-10-07 | Asml Netherlands B.V. | Alignment of substrates for bonding |
KR101484348B1 (ko) * | 2007-08-10 | 2015-01-19 | 가부시키가이샤 니콘 | 기판접합장치 및 기판접합방법 |
EP2463892B1 (de) * | 2010-12-13 | 2013-04-03 | EV Group E. Thallner GmbH | Einrichtung, Vorrichtung und Verfahren zur Ermittlung von Ausrichtungsfehlern |
US9851645B2 (en) * | 2013-12-06 | 2017-12-26 | Ev Group E. Thallner Gmbh | Device and method for aligning substrates |
EP3504733B1 (de) * | 2016-08-29 | 2020-09-23 | EV Group E. Thallner GmbH | Verfahren und vorrichtung zum ausrichten von substraten |
DE102017105697A1 (de) * | 2017-03-16 | 2018-09-20 | Ev Group E. Thallner Gmbh | Verfahren und Vorrichtung zur Ausrichtung zweier optischer Teilsysteme |
JP7177781B2 (ja) * | 2017-03-16 | 2022-11-24 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | 少なくとも3枚の基板を接合するための方法 |
TW202414519A (zh) * | 2018-10-25 | 2024-04-01 | 日商尼康股份有限公司 | 基板貼合裝置、參數計算裝置、基板貼合方法及參數計算方法 |
-
2022
- 2022-06-15 JP JP2022096807A patent/JP2023183276A/ja active Pending
-
2023
- 2023-01-10 CN CN202310032288.XA patent/CN117238790A/zh active Pending
- 2023-02-08 US US18/166,408 patent/US20230411197A1/en active Pending
- 2023-02-15 EP EP23156798.3A patent/EP4293710A1/en active Pending
- 2023-03-13 DE DE102023106144.5A patent/DE102023106144A1/de active Pending
Also Published As
Publication number | Publication date |
---|---|
US20230411197A1 (en) | 2023-12-21 |
TW202401616A (zh) | 2024-01-01 |
EP4293710A1 (en) | 2023-12-20 |
DE102023106144A1 (de) | 2023-12-21 |
JP2023183276A (ja) | 2023-12-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |