TWI447553B - 適用於邏輯系統的線性電壓調節電路 - Google Patents

適用於邏輯系統的線性電壓調節電路 Download PDF

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Description

適用於邏輯系統的線性電壓調節電路
本發明係有關一種線性電壓調節電路，特別是關於一種具負載調節的線性電壓調節電路，其可適用於邏輯系統。
電壓調節器經常被用以維持一固定電壓位準，而線性電壓調節器為電壓調節器的一種，其操作於電晶體的線性區域。
由於線性電壓調節器一般係設計以符合高負載電流、穩定頻率響應及低電壓差(dropout voltage)，因而無法有效降低其消耗電流。鑑於此，通常還會於待機模式(standby mode)下額外使用一低負載電流及低消耗功率的線性電壓調節器，用以達到負載調節。然而，其需要額外的輸出節點及被動元件(例如補償電容)，因而增加相關成本及電路面積。再者，還需使用額外的開關，用以切換於各線性電壓調節器之間，更增加了成本及電路面積。
因此，亟需提出一種新穎的線性電壓調節電路，用以克服上述缺點，又不會犧牲電壓調節的效能。
鑑於上述，本發明實施例提出一種線性電壓調節電路，其可節省可觀的功率消耗及/或降低輸出節點、電容相關的成本及電路面積，同時達到線 性電壓調節電路的電壓調節及負載調節。
根據本發明實施例，線性電壓調節電路包含第一線性電壓調節器、第二線性電壓調節器、單一共同輸出節點及單一共同電容器。第一線性電壓調節器接收輸入電壓及第一參考電壓。第二線性電壓調節器的負載驅動能力低於第一線性電壓調節器，且第二線性電壓調節器接收輸入電壓及第二參考電壓。第一線性電壓調節器的輸出節點與第二線性電壓調節器的輸出節點直接連接於共同輸出節點。共同電容器連接於共同輸出節點與地之間。
10‧‧‧邏輯系統
11‧‧‧第一線性電壓調節器
110‧‧‧運算放大器
12‧‧‧第二線性電壓調節器
120‧‧‧運算放大器
Vin‧‧‧輸入電壓
Vref1‧‧‧第一參考電壓
Vref2‧‧‧第二參考電壓
EN‧‧‧致能信號
COM‧‧‧共同輸出節點
Ccom‧‧‧共同電容器
P1‧‧‧P型金屬氧化半導體(PMOS)電晶體
P2‧‧‧致能電晶體
N1‧‧‧N型金屬氧化半導體(NMOS)電晶體
N1A‧‧‧第一NMOS電晶體
N1B‧‧‧第二NMOS電晶體
R1‧‧‧第一電阻器
R2‧‧‧第二電阻器
R3‧‧‧第三電阻器
R4‧‧‧第四電阻器
Rr‧‧‧調節電阻器
第一圖顯示本發明實施例之具負載調節的線性電壓調節電路的方塊圖，其可適用於邏輯系統。
第二圖顯示第一圖之第一線性電壓調節器的詳細電路圖。
第三圖顯示第一圖之第二線性電壓調節器的詳細電路圖。
第四圖顯示第一圖之第二線性電壓調節器的另一詳細電路圖。
第一圖顯示本發明實施例之具負載調節的線性電壓調節電路的方塊圖，其可適用於邏輯系統10。邏輯系統10可操作於全功率的正常模式或縮減功率的低功率模式(例如待機模式)。
在本實施例中，線性電壓調節電路包含第一線性電壓調節器11及第二線性電壓調節器12。第一線性電壓調節器11的負載驅動能力(或負載電流)高於第二線性電壓調節器12。例如，第一線性電壓調節器11的負載電流為數十或數百毫安(mA)，而第二線性電壓調節器12的負載電流僅 為數個毫安。換句話說，於正常模式下，第一線性電壓調節器11的功率消耗一般係大於二線性電壓調節器12。第一或第二線性電壓調節器11/12可以為低電壓差(low-dropout,LDO)調節器，其輸入電壓比調節後輸出電壓至少高出一預設電壓量(亦即，電壓差)。
如第一圖所示，第一線性電壓調節器11及第二線性電壓調節器12接收輸入電壓Vin。此外，第一線性電壓調節器11及第二線性電壓調節器12分別接收第一參考電壓Vref1及第二參考電壓Vref2。第一參考電壓Vref1及第二參考電壓Vref2的值可以相同，但不限定於此。在一實施例中，第一參考電壓Vref1或第二參考電壓Vref2可以為能隙(bandgap)參考電壓(亦即，矽的能帶間隙)，其可由能隙參考電壓產生電路(未顯示)所產生。
根據本實施例的特徵之一，第一線性電壓調節器11的輸出節點與第二線性電壓調節器12的輸出節點兩者直接連接於共同輸出節點COM。於正常模式下，第一線性電壓調節器11的(第一)輸出電壓與第二線性電壓調節器12的(第二)輸出電壓大約相等。此外，共同電容器Ccom連接於共同輸出節點COM與地之間，作為補償電容器之用，以穩定調節之輸出電壓。在本說明書中，“地”係指電路之一參考點，其他電壓以此作為量測基準，或者作為電流的共同折返路徑。因此，位於地的電壓為零、正值或負值。
相較於傳統電壓調節電路，本實施例使用單一共同輸出節點COM及單一共同電容器Ccom，而非如傳統電壓調節電路使用多個輸出節點及多個電容器以分別連接至邏輯系統。因此，可以大量降低輸出節點與電容器相關的成本及電路面積。
根據本實施例的另一特徵，於低功率模式(例如待機模式)下，邏輯系統10發出的被動(de-asserted)致能信號EN將第一線性電壓調節器11予以禁能(disable)(亦即，第一線性電壓調節器11與邏輯系統10斷開)，因而得以節省可觀的功率消耗。於低功率模式下，邏輯系統10僅有一小部分仍在操作中，例如即時時脈(real-time clock,RTC)電路。即時時脈電路於低功率模式下的操作係由第二線性電壓調節器12來維持。即時時脈電路的維持操作可用以喚醒(或回復)邏輯系統10，例如使其從待機模式進入正常模式。於進入正常模式時，邏輯電路10發出主動(asserted)致能信號EN給第一線性電壓調節器11，將第一線性電壓調節器11予以致能(enable)(亦即，連接第一線性電壓調節器11與邏輯系統10)，藉此，第一線性電壓調節器11可提供足夠或更高的負載驅動能力(或負載電流)給邏輯系統10。在本實施例中，被動的致能信號與主動的致能信號可由單一控制信號的不同電壓位準來實施。
第二圖顯示第一圖之第一線性電壓調節器11的詳細電路圖。本實施例的第一線性電壓調節器11包含運算放大器110、P型金屬氧化半導體(PMOS)電晶體P1及分壓器(其由串聯的第一電阻器R1及第二電阻器R2所組成)。其中，PMOS電晶體P1的閘極耦接至運算放大器110的輸出。PMOS電晶體P1的源極與汲極分別耦接於輸入電壓Vin與共同輸出節點COM之間。分壓器(R1及R2)的兩端分別耦接於共同輸出節點COM與地之間，且所得到的分電壓迴授至運算放大器110的非反相輸入節點(+)，而其反相輸入節點(-)則接收第一參考電壓Vref1。根據上述第一線性電壓調節器11的電路架構，當分壓器(R1及R2)的分電壓(位於非反相輸入節點(+))低於第一參考電壓Vref1(位於反相輸入節點(-))時，運算放大器110驅動PMOS電晶體P1以更多電流，因而達到第 一線性電壓調節器11的電壓調節功能。
根據上述實施例的特徵之一，第一線性電壓調節器11還包含一致能電晶體P2，例如為PMOS電晶體，其源極與汲極分別耦接於輸入電壓Vin與PMOS電晶體P1的閘極之間，且致能電晶體P2的閘極受控於致能信號EN。當致能信號EN為被動(例如低電壓位準)時，致能電晶體P2為導通，因此PMOS電晶體P1的閘極被拉至輸入電壓Vin，因而關閉PMOS電晶體P1，並斷開第一線性電壓調節器11與邏輯系統10。運算放大器110還可包含一致能控制節點，耦接並受控於致能信號EN。當致能信號EN為被動時，運算放大器110被關閉，使得運算放大器110自輸入電壓Vin所消耗的電流降至大約零(例如，數個毫微安(nA))。
第三圖顯示第一圖之第二線性電壓調節器12的詳細電路圖。本實施例的第二線性電壓調節器12包含運算放大器120、N型金屬氧化半導體(NMOS)電晶體N1及分壓器(其由串聯的第三電阻器R3及第四電阻器R4所組成)。其中，NMOS電晶體N1的閘極耦接至運算放大器120的輸出。NMOS電晶體N1的源極與汲極分別耦接於輸入電壓Vin與共同輸出節點COM之間。分壓器(R3及R4)的兩端分別耦接於共同輸出節點COM與地之間，且所得到的分電壓迴授至運算放大器120的反相輸入節點(-)，而其非反相輸入節點(+)則接收第二參考電壓Vref2。根據上述第二線性電壓調節器12的電路架構，當分壓器(R3及R4)的分電壓(位於反相輸入節點(-))低於第二參考電壓Vref2(位於非反相輸入節點(+))時，運算放大器120驅動NMOS電晶體N1以更多電流，因而達到第二線性電壓調節器12的電壓調節功能。值得注意的是，本實施例之第二線性電壓調節器12不具有致能電晶體(如第二圖的致能電晶體P2)，表示第二線性電壓調節 器12係操作於正常模式及低功率模式。
在一實施例中，NMOS電晶體N1可以為原生型(native)NMOS電晶體，其臨界電壓幾乎為零。本實施例的原生型NMOS電晶體可更適用於低壓運算放大器，用以降低低壓應用的設計複雜度。
第四圖顯示第一圖之第二線性電壓調節器12的另一詳細電路圖。第四圖的電路架構類似於第三圖，但有以下的差異。第三圖的NMOS電晶體N1置換為並聯的第一NMOS電晶體N1A及第二NMOS電晶體N1B。其中，第一及第二NMOS電晶體(N1A及N1B)的閘極耦接在一起，並連接至運算放大器120的輸出。第一及第二NMOS電晶體(N1A及N1B)的汲極耦接至輸入電壓Vin。第一NMOS電晶體N1A的源極耦接至分壓器(R3及R4)的一端，而分壓器(R3及R4)的另一端則耦接至地。第二NMOS電晶體N1B的源極耦接至共同輸出節點COM。第一及第二NMOS電晶體(N1A及N1B)經配置(例如調整個別之指狀結構(finger)的數目)，使得第二NMOS電晶體N1B之通道電流為第一NMOS電晶體N1A之通道電流的數倍。於一理想情況下，第一及第二NMOS電晶體(N1A及N1B)的源極會具有相同電壓位準。類似於第三圖所示實施例，第一及第二NMOS電晶體(N1A及N1B)可以為原生型(native)NMOS電晶體，其臨界電壓幾乎為零。藉此，本實施例的原生型NMOS電晶體可更適用於低壓運算放大器，用以降低低壓應用的設計複雜度。
根據本實施例的另一特徵，一內部調節電阻器Rr耦接於第一及第二NMOS電晶體(N1A及N1B)的源極之間。當第一及第二NMOS電晶體(N1A及N1B)的源極未如預期般具有相同的電壓位準時，調節電阻器Rr會產生一電流。藉此，當共同輸出節點COM的輸出電壓降下時，運算放大 器120會驅動第一NMOS電晶體N1A以更多電流，因而達到第二線性電壓調節器12的電壓調節功能，以及整個線性電壓調節電路的負載調節功能。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
10‧‧‧邏輯系統
11‧‧‧第一線性電壓調節器
12‧‧‧第二線性電壓調節器
Vin‧‧‧輸入電壓
Vrefl‧‧‧第一參考電壓
Vref2‧‧‧第二參考電壓
EN‧‧‧致能信號
COM‧‧‧共同輸出節點
Ccom‧‧‧共同電容器

Claims (17)

  1. 一種適用於邏輯系統的線性電壓調節電路，包含：一第一線性電壓調節器，接收一輸入電壓及一第一參考電壓；一第二線性電壓調節器，其負載驅動能力低於該第一線性電壓調節器，該第二線性電壓調節器接收該輸入電壓及一第二參考電壓；單一共同輸出節點，該第一線性電壓調節器的輸出節點與該第二線性電壓調節器的輸出節點直接連接於該共同輸出節點；及單一共同電容器，連接於該共同輸出節點與地之間；其中該第二線性電壓調節器包含：一運算放大器，具有非反相輸入節點及反相輸入節點，其中該非反相輸入節點接收該第二參考電壓；一第一NMOS電晶體及一第二NMOS電晶體互相並聯，其中該第一及該第二NMOS電晶體的閘極耦接至該運算放大器的輸出；該第一及該第二NMOS電晶體的汲極耦接至該輸入電壓；該第二NMOS電晶體的源極耦接至該共同輸出節點；及一分壓器，用以產生一分電壓，其中該分壓器的兩端分別耦接於該第一NMOS電晶體的源極與該地之間，且該分電壓迴授至該反相輸入節點。
  2. 如申請專利範圍第1項所述適用於邏輯系統的線性電壓調節電路，其中該第一或該第二線性電壓調節器包含一低電壓差(low-dropout,LDO)調節器。
  3. 如申請專利範圍第1項所述適用於邏輯系統的線性電壓調節電路，其中該第一參考電壓或該第二參考電壓為一能隙(bandgap)參考電壓。
  4. 如申請專利範圍第1項所述適用於邏輯系統的線性電壓調節電路，其中該邏輯系統操作於正常模式或低功率模式。
  5. 如申請專利範圍第4項所述適用於邏輯系統的線性電壓調節電路，其中該低功率模式為待機模式。
  6. 如申請專利範圍第4項所述適用於邏輯系統的線性電壓調節電路，於該低功率模式下，該邏輯系統發出被動的致能信號將該第一線性電壓調節器予以禁能。
  7. 如申請專利範圍第6項所述適用於邏輯系統的線性電壓調節電路，於該正常模式下，該邏輯系統發出主動的致能信號將該第一線性電壓調節器予以致能。
  8. 如申請專利範圍第7項所述適用於邏輯系統的線性電壓調節電路，其中該第一線性電壓調節器包含：一運算放大器，具有非反相輸入節點及反相輸入節點，其中該反相輸入節點接收該第一參考電壓；一P型金屬氧化半導體(PMOS)電晶體，其閘極耦接至該運算放大器的輸出，其中該PMOS電晶體的源極與汲極分別耦接於該輸入電壓與該共同輸出節點之間；及一分壓器，用以產生一分電壓，其中該分壓器的兩端分別耦接於該共同輸出節點與該地之間，且該分電壓迴授至該非反相輸入節點。
  9. 如申請專利範圍第8項所述適用於邏輯系統的線性電壓調節電路，其中該第一線性電壓調節器更包含：一致能電晶體，其源極與汲極分別耦接於該輸入電壓與該PMOS電晶體的閘極之間，其中該致能電晶體的閘極受控於主動及被動的致能信號。
  10. 如申請專利範圍第9項所述適用於邏輯系統的線性電壓調節電路，其中該運算放大器更包含一致能控制節點，耦接並受控於該被動的致能信號，用以關閉該運算放大器。
  11. 如申請專利範圍第1項所述適用於邏輯系統的線性電壓調節電路，其中該第一及該第二NMOS電晶體經配置，使得該第二NMOS電晶體之通道電流為該第一NMOS電晶體之通道電流的數倍。
  12. 如申請專利範圍第1項所述適用於邏輯系統的線性電壓調節電路，其中該第一及該第二NMOS電晶體為原生型(native)NMOS電晶體。
  13. 如申請專利範圍第1項所述適用於邏輯系統的線性電壓調節電路，其中該第二線性電壓調節器更包含一內部調節電阻器，耦接於該第一及該第二NMOS電晶體的源極之間。
  14. 一種線性電壓調節電路，包含：一運算放大器，具有非反相輸入節點及反相輸入節點，其中該非反相輸入節點接收一參考電壓；一第一NMOS電晶體及一第二NMOS電晶體互相並聯，其中該第一及該第二NMOS電晶體的閘極耦接至該運算放大器的輸出；該第一及該第二NMOS電晶體的汲極耦接至一輸入電壓；該第二NMOS電晶體的源極耦接至一輸出節點；及一分壓器，用以產生一分電壓，其中該分壓器的兩端分別耦接於該第一NMOS電晶體的源極與該地之間，且該分電壓迴授至該反相輸入節點。
  15. 如申請專利範圍第14項所述之線性電壓調節電路，其中該第一及該第二NMOS電晶體經配置，使得該第二NMOS電晶體之通道電流為該第一NMOS電晶體之通道電流的數倍。
  16. 如申請專利範圍第14項所述之線性電壓調節電路，其中該第一及該第二NMOS電晶體為原生型(native)NMOS電晶體。
  17. 如申請專利範圍第14項所述之線性電壓調節電路，更包含一內部調節電阻器，耦接於該第一及該第二NMOS電晶體的源極之間。
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