CN103186157A - 适用于逻辑系统的线性电压调节电路 - Google Patents

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Abstract

一种适用于逻辑系统的线性电压调节电路。第一线性电压调节器接收输入电压和第一参考电压。第二线性电压调节器的负载驱动能力低于第一线性电压调节器，且第二线性电压调节器接收输入电压及第二参考电压。第一线性电压调节器的输出节点与第二线性电压调节器的输出节点直接连接于单一共同输出节点。单一共同电容器连接于共同输出节点与地之间。

Description

适用于逻辑系统的线性电压调节电路
技术领域
本发明涉及一种线性电压调节电路，特别是涉及一种具有负载调节的线性电压调节电路，其可适用于逻辑系统。
背景技术
电压调节器经常被用来维持一固定电压位准，而线性电压调节器为电压调节器的一种，其操作于晶体管的线性区域。
由于线性电压调节器一般是设计为用于符合高负载电流、稳定频率响应及低电压差(dropout voltage)，因而无法有效降低其消耗电流。鉴于此，通常还会在待机模式(standby mode)下额外使用一低负载电流及低消耗功率的线性电压调节器，用以达到负载调节。然而，其需要额外的输出节点及被动组件(例如补偿电容)，因而增加了相关成本及电路面积。再者，还需使用额外的开关，用以在各线性电压调节器之间切换，更增加了成本及电路面积。
因此，亟需提出一种新颖的线性电压调节电路，用以克服上述缺点，又不会牺牲电压调节的效能。
发明内容
鉴于上述，本发明实施例提出一种线性电压调节电路，其可节省可观的功率消耗及/或降低输出节点、电容相关的成本及电路面积，同时达到线性电压调节电路的电压调节及负载调节。
根据本发明实施例，线性电压调节电路包含第一线性电压调节器、第二线性电压调节器、单一共同输出节点及单一共同电容器。第一线性电压调节器接收输入电压及第一参考电压。第二线性电压调节器的负载驱动能力低于第一线性电压调节器，且第二线性电压调节器接收输入电压及第二参考电压。第一线性电压调节器的输出节点与第二线性电压调节器的输出节点直接连接于共同输出节点。共同电容器连接于共同输出节点与地之间。
附图说明
图1显示本发明实施例的具负载调节的线性电压调节电路的方块图，其可适用于逻辑系统。
图2显示图1的第一线性电压调节器的详细电路图。
图3显示图1的第二线性电压调节器的详细电路图。
图4显示图1的第二线性电压调节器的另一详细电路图。
主要组件符号说明
10    逻辑系统
11    第一线性电压调节器
110   运算放大器
12    第二线性电压调节器
120   运算放大器
Vin   输入电压
Vref1 第一参考电压
Vref2 第二参考电压
EN    致能信号
COM   共同输出节点
Ccom  共同电容器
P1    P型金属氧化半导体(PMOS)晶体管
P2    致能晶体管
N1    N型金属氧化半导体(NMOS)晶体管
N1A   第一NMOS晶体管
N1B   第二NMOS晶体管
R1    第一电阻器
R2    第二电阻器
R3    第三电阻器
R4    第四电阻器
Rr    调节电阻器
具体实施方式
图1显示本发明实施例的具有负载调节的线性电压调节电路的方块图，其可适用于逻辑系统10。逻辑系统10可操作于全功率的正常模式或缩减功率的低功率模式(例如待机模式)。
在本实施例中，线性电压调节电路包含第一线性电压调节器11及第二线性电压调节器12。第一线性电压调节器11的负载驱动能力(或负载电流)高于第二线性电压调节器12。例如，第一线性电压调节器11的负载电流为数十或数百毫安(mA)，而第二线性电压调节器12的负载电流仅为数个毫安。换句话说，在正常模式下，第一线性电压调节器11的功率消耗一般大于二线性电压调节器12。第一或第二线性电压调节器11/12可以为低电压差(low-dropout，LDO)调节器，其输入电压比调节后输出电压至少高出一预设电压量(即，电压差)。
如图1所示，第一线性电压调节器11及第二线性电压调节器12接收输入电压Vin。此外，第一线性电压调节器11及第二线性电压调节器12分别接收第一参考电压Vref1及第二参考电压Vref2。第一参考电压Vref1及第二参考电压Vref2的值可以相同，但不限定于此。在一实施例中，第一参考电压Vref1或第二参考电压Vref2可以为能隙(bandgap)参考电压(即，硅的能带间隙)，其可由能隙参考电压产生电路(未显示)所产生。
根据本实施例的特征之一，第一线性电压调节器11的输出节点与第二线性电压调节器12的输出节点两者直接连接于共同输出节点COM。在正常模式下，第一线性电压调节器11的(第一)输出电压与第二线性电压调节器12的(第二)输出电压大约相等。此外，共同电容器Ccom连接于共同输出节点COM与地之间，作为补偿电容器之用，以稳定调节的输出电压。在本说明书中，“地”是指电路的一参考点，其它电压以此作为量测基准，或者作为电流的共同折返路径。因此，位于地的电压为零、正值或负值。
相较于传统电压调节电路，本实施例使用单一共同输出节点COM及单一共同电容器Ccom，而非如传统电压调节电路使用多个输出节点及多个电容器以分别连接至逻辑系统。因此，可以大量降低输出节点与电容器相关的成本及电路面积。
根据本实施例的另一特征，在低功率模式(例如待机模式)下，逻辑系统10发出的被动(de-asserted)致能信号EN将第一线性电压调节器11予以禁能(disable)(即，第一线性电压调节器11与逻辑系统10断开)，因而得以节省可观的功率消耗。在低功率模式下，逻辑系统10仅有一小部分仍在操作中，例如实时频率(real-time clock，RTC)电路。实时频率电路在低功率模式下的操作是由第二线性电压调节器12来维持。实时频率电路的维持操作可用以唤醒(或回复)逻辑系统10，例如使其从待机模式进入正常模式。在进入正常模式时，逻辑电路10发出主动(asserted)致能信号EN给第一线性电压调节器11，将第一线性电压调节器11予以致能(enable)(即，连接第一线性电压调节器11与逻辑系统10)，藉此，第一线性电压调节器11可提供足够或更高的负载驱动能力(或负载电流)给逻辑系统10。在本实施例中，被动的致能信号与主动的致能信号可由单一控制信号的不同电压位准来实施。
图2显示图1的第一线性电压调节器11的详细电路图。本实施例的第一线性电压调节器11包含运算放大器110、P型金属氧化半导体(PMOS)晶体管P1及分压器(其由串联的第一电阻器R1及第二电阻器R2所组成)。其中，PMOS晶体管P1的闸极耦接至运算放大器110的输出。PMOS晶体管P1的源极与汲极分别耦接于输入电压Vin与共同输出节点COM之间。分压器(R1及R2)的两端分别耦接于共同输出节点COM与地之间，且所得到的分电压回授至运算放大器110的非反相输入节点(+)，而其反相输入节点(-)则接收第一参考电压Vref1。根据上述第一线性电压调节器11的电路架构，当分压器(R1及R2)的分电压(位于非反相输入节点(+))低于第一参考电压Vref1(位于反相输入节点(-))时，运算放大器110驱动PMOS晶体管P1以更多电流，因而达到第一线性电压调节器11的电压调节功能。
根据上述实施例的特征之一，第一线性电压调节器11还包含一致能晶体管P2，例如为PMOS晶体管，其源极与汲极分别耦接于输入电压Vin与PMOS晶体管P1的闸极之间，且致能晶体管P2的闸极受控于致能信号EN。当致能信号EN为被动(例如低电压位准)时，致能晶体管P2为导通，因此PMOS晶体管P1的闸极被拉至输入电压Vin，因而关闭PMOS晶体管P1，并断开第一线性电压调节器11与逻辑系统10。运算放大器110还可包含一致能控制节点，耦接并受控于致能信号EN。当致能信号EN为被动时，运算放大器110被关闭，使得运算放大器110自输入电压Vin所消耗的电流降至大约零(例如，数个毫微安(nA))。
图3显示图1的第二线性电压调节器12的详细电路图。本实施例的第二线性电压调节器12包含运算放大器120、N型金属氧化半导体(NMOS)晶体管N1及分压器(其由串联的第三电阻器R3及第四电阻器R4所组成)。其中，NMOS晶体管N1的闸极耦接至运算放大器120的输出。NMOS晶体管N1的源极与汲极分别耦接于输入电压Vin与共同输出节点COM之间。分压器(R3及R4)的两端分别耦接于共同输出节点COM与地之间，且所得到的分电压回授至运算放大器120的反相输入节点(-)，而其非反相输入节点(+)则接收第二参考电压Vref2。根据上述第二线性电压调节器12的电路架构，当分压器(R3及R4)的分电压(位于反相输入节点(-))低于第二参考电压Vref2(位于非反相输入节点(+))时，运算放大器120驱动NMOS晶体管N1以更多电流，因而达到第二线性电压调节器12的电压调节功能。值得注意的是，本实施例的第二线性电压调节器12不具有致能晶体管(如图2的致能晶体管P2)，表示第二线性电压调节器12是操作于正常模式及低功率模式。
在一实施例中，NMOS晶体管N1可以为原生型(native)NMOS晶体管，其临界电压几乎为零。本实施例的原生型NMOS晶体管还可适用于低压运算放大器，用以降低低压应用的设计复杂度。
图4显示图1的第二线性电压调节器12的另一详细电路图。图4的电路架构类似于图3，但有以下的差异。图3的NMOS晶体管N1置换为并联的第一NMOS晶体管N1A及第二NMOS晶体管N1B。其中，第一及第二NMOS晶体管(N1A及N1B)的闸极耦接在一起，并连接至运算放大器120的输出。第一及第二NMOS晶体管(N1A及N1B)的汲极耦接至输入电压Vin。第一NMOS晶体管N1A的源极耦接至分压器(R3及R4)的一端，而分压器(R3及R4)的另一端则耦接至地。第二NMOS晶体管N1B的源极耦接至共同输出节点COM。第一及第二NMOS晶体管(N1A及N1B)经配置(例如调整个别的指状结构(finger)的数目)，使得第二NMOS晶体管N1B的通道电流为第一NMOS晶体管N1A的通道电流的数倍。在一理想情况下，第一及第二NMOS晶体管(N1A及N1B)的源极会具有相同电压位准。类似于图3所示实施例，第一及第二NMOS晶体管(N1A及N1B)可以为原生型(native)NMOS晶体管，其临界电压几乎为零。藉此，本实施例的原生型NMOS晶体管还可适用于低压运算放大器，用以降低低压应用的设计复杂度。
根据本实施例的另一特征，一内部调节电阻器Rr耦接于第一及第二NMOS晶体管(N1A及N1B)的源极之间。当第一及第二NMOS晶体管(N1A及N1B)的源极未如预期般具有相同的电压位准时，调节电阻器Rr会产生一电流。藉此，当共同输出节点COM的输出电压降下时，运算放大器120会驱动第一NMOS晶体管N1A以更多电流，因而达到第二线性电压调节器12的电压调节功能，以及整个线性电压调节电路的负载调节功能。
以上所述仅为本发明的优选实施例而已，并非用以限定本发明；凡其它未脱离发明所揭示的精神下所完成的等效改变或修饰，均应包含在权利要求所限定的范围内。

Claims (16)

1.一种适用于逻辑系统的线性电压调节电路，包含：
一第一线性电压调节器，该第一线性电压调节器接收一输入电压及一第一参考电压；
一第二线性电压调节器，该第二线性电压调节器的负载驱动能力低于所述第一线性电压调节器，所述第二线性电压调节器接收所述输入电压及一第二参考电压；
单一共同输出节点，所述第一线性电压调节器的输出节点与所述第二线性电压调节器的输出节点直接连接于该共同输出节点；及
单一共同电容器，连接于所述共同输出节点与地之间。
2.如权利要求1所述的适用于逻辑系统的线性电压调节电路，其中所述第一或所述第二线性电压调节器包含一低电压差调节器。
3.如权利要求1所述的适用于逻辑系统的线性电压调节电路，其中所述第一参考电压或所述第二参考电压为一能隙参考电压。
4.如权利要求1所述的适用于逻辑系统的线性电压调节电路，其中所述逻辑系统操作于正常模式或低功率模式。
5.如权利要求4所述的适用于逻辑系统的线性电压调节电路，其中所述低功率模式为待机模式。
6.如权利要求4所述适的用于逻辑系统的线性电压调节电路，在所述低功率模式下，所述逻辑系统发出被动的致能信号将所述第一线性电压调节器予以禁能。
7.如权利要求6所述的适用于逻辑系统的线性电压调节电路，在所述正常模式下，所述逻辑系统发出主动的致能信号将所述第一线性电压调节器予以致能。
8.如权利要求7所述的适用于逻辑系统的线性电压调节电路，其中所述第一线性电压调节器包含：
一运算放大器，具有非反相输入节点及反相输入节点，其中所述反相输入节点接收所述第一参考电压；
一P型金属氧化半导体(PMOS)晶体管，该P型金属氧化半导体(PMOS)晶体管的闸极耦接至所述运算放大器的输出，其中所述PMOS晶体管的源极与汲极分别耦接于所述输入电压与所述共同输出节点之间；及
一分压器，用以产生一分电压，其中该分压器的两端分别耦接于所述共同输出节点与所述地之间，且所述分电压回授至所述非反相输入节点。
9.如权利要求8所述的适用于逻辑系统的线性电压调节电路，其中所述第一线性电压调节器还包含：
一致能晶体管，该致能晶体管源极与汲极分别耦接于所述输入电压与所述PMOS晶体管的闸极之间，其中所述致能晶体管的闸极受控于主动及被动的致能信号。
10.如权利要求9所述的适用于逻辑系统的线性电压调节电路，其中所述运算放大器还包含一致能控制节点，耦接并受控于所述被动的致能信号，用以关闭所述运算放大器。
11.如权利要求1所述的适用于逻辑系统的线性电压调节电路，其中所述第二线性电压调节器包含：
一运算放大器，具有非反相输入节点及反相输入节点，其中该非反相输入节点接收所述第二参考电压；
一N型金属氧化半导体(NMOS)晶体管，该N型金属氧化半导体(NMOS)晶体管的闸极耦接至所述运算放大器的输出，其中所述NMOS晶体管的源极与汲极分别耦接于所述输入电压与所述共同输出节点之间；及
一分压器，用以产生一分电压，其中所述分压器的两端分别耦接于所述共同输出节点与所述地之间，且所述分电压回授至所述反相输入节点。
12.如权利要求11所述的适用于逻辑系统的线性电压调节电路，其中所述NMOS晶体管为一原生型NMOS晶体管。
13.如权利要求1所述的适用于逻辑系统的线性电压调节电路，其中所述第二线性电压调节器包含：
一运算放大器，具有非反相输入节点及反相输入节点，其中该非反相输入节点接收所述第二参考电压；
一第一NMOS晶体管及一第二NMOS晶体管互相并联，其中所述第一及所述第二NMOS晶体管的闸极耦接至所述运算放大器的输出；所述第一及所述第二NMOS晶体管的汲极耦接至所述输入电压；所述第二NMOS晶体管的源极耦接至所述共同输出节点；及
一分压器，用以产生一分电压，其中所述分压器的两端分别耦接于所述第一NMOS晶体管的源极与所述地之间，且所述分电压回授至所述反相输入节点。
14.如权利要求13所述的适用于逻辑系统的线性电压调节电路，其中所述第一及所述第二NMOS晶体管经配置，使得所述第二NMOS晶体管的通道电流为所述第一NMOS晶体管的通道电流的数倍。
15.如权利要求13所述的适用于逻辑系统的线性电压调节电路，其中所述第一及所述第二NMOS晶体管为原生型NMOS晶体管。
16.如权利要求13所述的适用于逻辑系统的线性电压调节电路，其中所述第二线性电压调节器还包含一内部调节电阻器，耦接于所述第一及所述第二NMOS晶体管的源极之间。
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