TWI443673B - 一種關於補償製程變化的自動內部時序調整校正方法 - Google Patents

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Description

一種關於補償製程變化的自動內部時序調整校正方法
本發明是有關於半導體,且特別是有關於一種在半導體裝置之製造中製程變化的補償方法。
積體電路記憶體技術持續朝向越來越小的體積發展。儘管金屬氧化物半導體(metal-oxide-semiconductor,MOS,例如PMOS、NMOS、CMOS)記憶體內之通道長度(channel-length)與閘氧化層寬度(gate-oxide thickness)的減少可用以改善有關如讀/寫速度之記憶體性能,但這類的設計改變常常會導致製造程序變化的靈敏度增加,且導致在外部電源電壓與溫度中之變化更為靈敏。
積體電路記憶體中的資料必須在相對短的時間內讀出。在例如手機與數位多功能光碟(digital versatile disk,DVD)播放器的應用上,讀取速度是關鍵的。為了使得在這些上下文中的使用可以被接受,習知技術存在一需求,以在預定範圍內可靠地控制積體電路記憶體之讀取速度時序。進一步來說,甚至在外電壓變化、溫度變化與製程變化的存在下,仍存在用以保持在預定範圍內之讀取速度的需求,而任何一個上述變化均可能被引入到大量半導體裝置生產的環境中。
本發明藉由提供積體電路之製造的自動內部調整校正方法來滿足這些需求,以補償製造程序中的變化。調整積體電路中之時序之方法的實施包括施加一參考訊號至積體電路,並比較參考訊號與積體電路所產生的內部訊號。上述實施更包括根據一比較結果,執行自動調整來調整內部訊號。根據上述方法的實施,上述調整包括調整積體電路之至少一內部參數。在上述方法的另一實施中,內部訊號的調整包括為了改變控制時脈訊號之頻率的電阻值,燒斷內部熔絲(blowing internal fuse),從而改變電阻結構。在上述方法的又一實施中,內部訊號的調整包括為了改變控制內部電源電壓的電阻值,燒斷內部熔絲,從而改變電阻結構。上述方法的另一實施在參考訊號施加後執行自動調整,並且根據自動調整結果來儲存積體電路結構。根據比較結果,積體電路可以是合格(passed)或是故障(failed)。
雖然為了文法流動性(grammatical fluidity)的緣故,裝置與方法已經或是將被以機能性說明(functional explanation)描述,但是應可明確了解,除非在美國專利法35 U.S.C 112下明確組成之申請專利範圍不會被“手段(means)”或“步驟(steps)”限制的句法結構解釋為必然限制於任一方式(way)中,而是在等價物的司法原理(judicial doctrine)下符合藉由申請專利範圍所提供的定義之意義(meaning)與同值物(equivalent)的全部範圍,並且於35 U.S.C 112下明確組成之申請專利範圍的例子中在35 U.S.C 112下符合所有法定的等價物。
於此描述之任一特徵或是多個特徵的結合均包含在本發明的範圍中,而且從上下文、說明書所描述以及熟悉該項技術者之知識可明顯獲知上述特徵之結合並不互相矛盾。另外,任一特徵或是多個特徵的組合可以明確地從本發明之任一實施例排除。描述本發明之明確地觀點、優點新的優點以概述本發明的目的。當然,應該了解並不需要將所有上述的概念、優點或特徵在本發明任一特定實施例中實施。本發明之額外的優點及觀點在下列詳細描述及下列申請範圍中是顯而易見的。
現將詳細參看本發明之較佳實施例,在隨附圖式中說明其實例。在任何可能之情況下,圖式與說明中使用相同或相似的標號代表相同或相似部分。需要注意的是,圖式是以簡化形式且未按精確刻度來繪製的。也就是說,這些圖式意指是本發明各觀點之實施的實例,並且根據某些但並非全部的實施例,這些圖式是按比例來繪製的。雖然,根據某些實施,這些圖式中所描繪的結構是按比例來繪製的,但在其他實施中,相同結構並非如此。在本發明之某些觀點中,圖式與描述中使用相同參考標示數字是意指涉及相似或類似的元件及元素,但不需要是相同的元件及元素。根據另一觀點,圖式與描述中使用相同參考指標數字是意指理解成涉及相同或實質上相同及/或功能性相同的元件及元素。在本文的揭露中,為了方便及清楚說明的目的,會使用一些方向性用語,例如頂部、底部、左、右、上、下、上方、上面、下面、接近、後面及前面,以說明相關的圖式,但是在任一方式中這類方向性用語並不用以限制本發明之範圍。
雖然在此所揭露的涉及某些說明實施例,必須知道這些實施例是經由實例來描述,並不用以限制本發明。下列理解成涵蓋所有修飾之詳細說明雖然只討論一些示範性的實施例,但真正的意圖在於,包含由申請專利範圍所定義在不脫離本發明之精神和範圍內之等同的實施例。應了解及意識到在此所描述之處理步驟及結構並未涵蓋所揭露結構之製造的完整處理流程。本發明可在此技術領域中常用之技術和各種積體電路之製造進行整合中實施,並且只有一些一般實施製程步驟是必須提出來,以更容易了解本發明。本發明可應用在一般半導體裝置與製程的領域中。然而,為了說明目的,下列描述是有關於本導體記憶體之製造中的自動內部調整的方法。
在高密度與高速度記憶體系統中,需要考慮電阻、電容、製程變化與電源電壓變化。在大量生產環境中,電阻-電容(resistance-capacitance,RC)時間常數的變化可能導致系統功能(例如讀取/寫入)故障。這類的故障會導致相對低良率以及伴隨增加的生產成本。習知技術的方法需要對每一積體電路(例如晶片)進行分析,接著以一次一晶片(chip-by-chip)快速或緩慢的進行調整。而個別分析與調整會增加測試時間與測試成本。
在此描述的方法可以補償積體電路中之製程變化以及電源電壓變化。當讀取速度時序超出預定範圍時,上述方法可以自動地設定時序,以符合預定目標。更具體的參照圖式,圖1是根據本發明所繪示之自動內部調整校正之實施的流程圖。上述方法可實施自動地調整積體電路的一個或多個內部參數,而該積體電路是製造成具有自動調整性能。也就是說,例如根據圖1所示之實施以及積體電路(對照圖4)的示範實施,而基於上述某些量測,可以改變積體電路中的多個參數值。舉例來說,為了改變串聯電阻或並聯電阻的結構,內部熔絲可被燒斷以增加或減少可控制時脈訊號之頻率的電阻值。在另一例中,內部電源電壓可以相似的方式來調整。在積體電路中之這類參數調整之方法的例子是熟習此項技術者應該了解的。
圖1的實施於步驟100開始,並於步驟105中,進行初始積體電路,其中積體電路可以是晶片(chip)。舉例來說,如下面圖4所描繪積體電路的例子,積體電路一旦接收電源開啟重置訊號便可以進行初始,其中電源開啟重置訊號可以使得積體電路進入一已知的狀態。在步驟110,可以施加晶片選擇訊號(例如觸發),並且測試器可以提供一訊號到積體電路,可使得積體電路進入一狀態,讓自動內部調整被致能。在步驟115中,外部參考訊號(定義如圖4中的WE訊號200)被施加(例如經由測試器觸發)。根據WE訊號200(圖4),可以產生晶片之內部訊號。在目前的例子中,產生了TGRC訊號325、TGRW訊號330與SARD訊號205。TGRC訊號325可以作用成從WE訊號200得到的內部參考訊號,以及SARD訊號205可以基於上述TGRC訊號325並考慮與晶片中內部調整狀態有關的熔絲資訊,經由內部時序電路來產生。
根據一代表性的實施例,外部參考訊號WE 200可以包括一序列的脈衝(多個脈衝的序列),而序列中的每一脈衝所具有的工作週期大於前一脈衝所具有的工作週期。指數n可以對應到外部參考訊號WE 200中之個別脈衝,而在步驟125中,指數n的初始值為‘1’。根據一操作的示範模式,TGRC訊號325可以是內部晶片控制訊號,用以同步多個內部參考訊號。這些內部參考訊號可以控制各種不同電路特徵,例如程式化時間(program time)、頻率工作週期(frequency duty cycle)、讀取速度等。具體來說,TGRC訊號325可以觸發對於系統(例如晶片)的操作是關鍵的讀取速度時序參考訊號,例如SARD訊號205。若讀取速度值落在容許的操作範圍外,資料讀取操作可以被預期成故障及/或產生不正確的資料值,其可以說明例如SARD訊號205之訊號的關鍵性。如參照下述圖4之進一步描述,TGRW訊號330可以根據使用者選擇外部測試器之輸入墊來產生。SARD訊號205可以被視為成內部產生,並且對於例如製造程序變化和溫度以及在一些可以包括內部電源電壓變化之其他因素的例子來說是靈敏的。在步驟130中,根據SARD訊號205來取樣WE訊號200,從而產生可儲存之取樣WEn 。在步驟135中,指數n可以與n的最大值(例如N)進行比較。N的範圍從大約3到大約10,而在一示範實施例中,其範圍從3到5。若n沒有大於N,進行步驟140,則n遞增。若n大於N,此方法接著到步驟145,而在步驟S145中,判斷在步驟130中被量測並儲存的{WEn,n=1,2,...,N}值是否可使得晶片合格。
步驟145中之判斷可以利用圖2與圖3所示的計算方法。如圖2所示,WE訊號200與SARD訊號205各自包括一序列的脈衝,其中WE訊號200的脈衝(例如脈衝210、220、230與240)顯示其工作週期會隨著每一脈衝而增加。根據一實施例,可以量測到與SARD訊號205相關的延遲TSARD 255,而TSARD 255的值例如可以從脈衝220的上升緣251到SARD訊號205之脈衝225的下降緣256來量測。
圖2所示之訊號的說明總結於圖3中,其包括繪示晶片中可能會發生自動調整之各種情況的表(圖3A)。上述表列舉出在SARD訊號205的下降緣所取樣並閂鎖之WE訊號200的值{WEn ,n=1,2,...,N}。上述取樣值可以構成一序列之WE訊號200的取樣結果。與特定積體電路相關於的取樣形成與圖3A表之其中一列相對應的模式(pattern)。表中各項目的一個解釋是,SARD訊號205的第n個脈衝的下降緣取樣第n個WE脈衝(n=1,2,...,N)的第一值(例如‘1’)或第二值(例如‘0’)。表項目(table entries)的列可以依據上述{WEn ,n=1,2,...,N}的觀察值來分類成如“太慢”、“目標”或“太快”。舉例來說,當N=5時,具有第一類型(例如00001或00011)之表項目(亦即模式)的晶片可以被分類到第一分類(例如“太慢”);具有第二類型(例如00111)之表項目(亦即模式)的晶片可以被分類到第二分類(例如“目標”,亦即在內部訊號目標範圍內);第三類型(例如01111或11111)之表項目(亦即模式)的晶片可以被分類到第三分類(例如“太快”)。圖3A之表的圖解繪示於圖3B,其顯示TSARD 255的值是落在內部訊號目標範圍內,且因此可以對應到被分類成“目標”的圖3A中表項目。根據一實施例,TSPEC 257的值可以定義對應到TSARD 255的特定最大值,以使用於商業行銷與銷售的目的。
繼續參照圖1,在步驟145中,開始於步驟120之迴路之N次重複的結果可以使用以圖3A之表為例進行分析,並且具有在“目標”範圍內之表項目的晶片可以在步驟150被判定為合格。若晶片具有在“太慢”或“太快”範圍之表項目,接著可以判斷在自動調整功能中是否剩下足夠的調整來嘗試另一個調整。若是,接著上述方法可以進入到步驟165,而在步驟165中,根據在步驟145所考慮的結果來執行自動內部調整。晶片之結果組態可以在步驟170中被儲存,而上述方法可以接著進入到初始積體電路之步驟105。在步驟155中,若無法獲得足夠的自動調整調整,接著在步驟S160中,積體電路會被分類成故障。在步驟150或步驟160之後,上述方法可以在步驟175中結束。
上述所介紹之圖4是積體電路(例如晶片)之一實施例之部分300的方塊圖,其可以支持圖1所述之方法的實施。(下述所示之步驟是指圖1的步驟數)。此說明的晶片部分300包括介面控制區塊305,其適於接收晶片選擇訊號CEB 310、參考訊號WE 200與自動調整致能訊號320。上述所列舉的訊號可以經由測試裝置(未繪示)來施加。晶片選擇訊號CEB 310與自動調整致能訊號320的施加可以實施步驟110。如步驟120之進一步的指示,介面控制區塊305可以根據WE訊號200來產生TGRC訊號325與TGRW訊號330之兩個內部訊號。部分300包括內部時序電路335與讀取熔絲資訊區塊366。內部時序電路335從讀取熔絲資訊區塊366接收熔絲資訊,且進一步接收TGRC訊號325(亦即參考時序訊號),並根據所接收之熔絲資訊與TGRC訊號325來產生SARD訊號205(對照步驟120)。SARD訊號205對於例如製造程序變化與溫度來說是靈敏的。SARD訊號205與TGRW訊號330可以在時序結果組合與分類晶片電路345中被量測與比較,而時序結果組合與分類晶片電路345可以產生包括如圖2所示之於SARD訊號205之下降緣所取樣與閂鎖之WE訊號200之一連串值的採集結果350。根據SARD訊號205對TGRW訊號330的量測可以對應到步驟130。在一典型的操作模式中,施加參考訊號WE 200(對照圖1之步驟115),並且可以產生與圖3A之表中一列相對應的採集結果350。自動內部時序調整電路355可以接收採集結果350,並且若採集結果350形成在“目標”範圍中之模式(對照步驟145),可以將積體電路分類成合格(對照步驟150),從而排除自動內部時序調整電路355中之自動內部調整的任一需求。若採集結果350沒有在“目標”範圍中,接著判斷(對照步驟155)是否可以執行任一自動內部調整。若沒有另外的自動內部調整可以執行,則自動內部時序調整電路355可以將積體電路分類成故障(對照步驟160)。除此之外,為了讓採集結果朝向如圖3A與3B所示之“TARGET”範圍移動,自動內部時序調整電路355可以產生可調整內部時序電路335的採集參數(對照步驟165)。如此產生的採集參數可以傳送到自動儲存組態電路360,而自動儲存組態電路360可以儲存(亦即存放)採集參數(對照步驟170)在熔絲資訊記憶體365中。在晶片選擇訊號CEB 310的控制下,讀取熔絲資訊區塊366可以讀取熔絲資訊記憶體365,從而致能內部時序電路來進行調整。
雖然所述的操作是應用於單一積體電路,但是相似的概念也可應用於製造程序期間植入一晶片之大量積體電路上。自動內部時序調整電路355可以將自動內部時序調整電路355所產生之採集參數傳送到輸出晶片狀態與資訊電路370。晶片上之每一積體電路的狀態可以經由輸出晶片狀態與資訊電路370來監控,並可以傳送到合格(pass)/故障(fail)晶片區塊375。外部測試器可以利用合格/故障晶片區塊375來監視晶片上個別積體電路的狀態與性能。自動內部調整可以從而減少測試時間,並改善製造程序之晶圓分類及/或最後測試階段的良率。
綜上所述,熟習此項技術者應了解本發明之方法可以促進半導體記憶體裝置的組成,且特別是具有自動內部調整功能的裝置。上述諸實施例是經由實例所提供,但本發明不限於這些實例。熟習此項技術者根據如上所述,在沒有彼此互斥的範圍內,所揭露的實施例將會出現多種變化與修飾。另外,根據前述的揭露,其他組合、省略、替換與修飾對於熟習此項技術者來說是顯而易見的。因此,本發明並不限於所揭露之實施例,而是經由涉及附加的申請專利範圍來界定。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100~175...步驟
200...WE訊號
205...SARD訊號
210、220、230、240...WE訊號的脈衝
251...脈衝220的上升緣
225...SARD訊號205之脈衝
256...脈衝225的落下降緣
255...延遲TSARD
257...TSARD 255的特定最大值
300...晶片部分
305...介面控制區塊
335...內部時序電路
345...時序結果組合與分類晶片電路
355...自動內部時序調整電路
360...自動儲存組態電路
365...熔絲資訊記憶體
366...讀取熔絲資訊區塊
370...輸出晶片狀態與資訊電路
375...合格/故障晶片區塊
圖1繪示自動內部調整校正方法之實施的流程圖。
圖2繪示參考訊號與積體電路之內部訊號的時序圖。
圖3A繪示自動調整可以出現在積體電路中之各種情況的表。
圖3B是圖3A之表的圖解說明。
圖4是自動校正積體電路之裝置的方塊圖。
100~175...步驟

Claims (17)

  1. 一種調整積體電路之時序的方法,包括:施加一參考訊號至該積體電路,其中該參考訊號包括一序列的脈衝,該序列中的各該脈衝所具有的工作週期大於前一脈衝所具有的工作週期,該積體電路產生至少一內部訊號;根據所述內部訊號其中之一時序來產生該參考訊號的多個取樣;以及根據所述多個取樣的序列模式類型,執行自動調整來調整該時序。
  2. 如申請專利範圍第1項所述之調整積體電路之時序的方法,其中該自動調整執行包括:調整該積體電路之至少一內部參數。
  3. 如申請專利範圍第1項所述之調整積體電路之時序的方法,其中該時序的調整包括:燒斷多個內部熔絲,藉此改變一電阻結構,以改變控制一時脈訊號之一頻率的一電阻值。
  4. 如申請專利範圍第1項所述之調整積體電路之時序的方法,其中該時序的調整包括:燒斷多個內部熔絲,藉此改變一電阻結構,以改變控制一內部電源電壓的一電阻值。
  5. 如申請專利範圍第1項所述之調整積體電路之時序的方法,其中:根據該自動調整的結果,儲存一積體電路組態。
  6. 如申請專利範圍第1項所述之調整積體電路之時序的方法,更包括:根據所述多個取樣的序列模式類型判定一積體電路合格。
  7. 如申請專利範圍第1項所述之調整積體電路之時序的方法,更包括:根據所述多個取樣的序列模式類型判定一積體電路故障。
  8. 一種時序調整方法,包括:施加一參考訊號至一積體電路,其中該參考訊號包括一第一序列的脈衝,該第一序列中的各該脈衝所具有的工作週期大於前一脈衝所具有的工作週期,該積體電路具有一自動內部調整功能;根據該積體電路所產生的一內部訊號的時序來產生該參考訊號的多個取樣;以及根據所述多個取樣的序列模式類型,調整該積體電路之至少一內部參數,其中所述內部參數包括該積體電路之時序。
  9. 如申請專利範圍第8項所述之時序調整方法,其中產生所述多個取樣包括:根據該內部訊號的該時序,於多個瞬間取樣該參考訊號。
  10. 如申請專利範圍第9項所述之時序調整方法,更包括:該內部訊號的多個脈衝的下降邊緣對於該參考訊號所取樣的值儲存為一第二序列的所述多個取樣。
  11. 如申請專利範圍第10項所述之時序調整方法,更包括:當該第二序列的所述多個取樣出現一第一模式類型 時,分配一第一分類至積體電路之時序,當該第二序列的所述多個取樣出現一第二模式類型時,分配一第二分類至積體電路之時序,以及當該第二序列的所述多個取樣出現一第三模式類型時,分配一第三分類至積體電路之時序,藉以分類該積體電路之時序。
  12. 如申請專利範圍第11項所述之時序調整方法,更包括:當該第二分類被分配至該積體電路之時序時,分類該積體電路為合格。
  13. 如申請專利範圍第11項所述之時序調整方法,更包括:當該第一分類與該第三分類其中之一被分配至該積體電路之時序時,決定自動內部調整是否可行;當自動內部調整是可行時,執行自動內部調整;以及當該第一分類與該第三分類其中之一被分配至該積體電路之時序且當自動內部調整不可行時,將該積體電路分類為故障。
  14. 一種具有自動時序調整功能的積體電路,包括:一介面控制區塊,接收一晶片選擇訊號、一外部參考訊號與一自動調整致能訊號,並根據該外部參考訊號來產生一內部晶片控制訊號與一內部參考訊號,其中該外部參考訊號包括一序列的脈衝,該序列中的各該脈衝所具有的工作週期大於前一脈衝所具有的工作週期;一內部時序電路與一讀取熔絲資訊區塊,該內部時序電路用以從該讀取熔絲資訊區塊接收熔絲資訊,並根據該 熔絲資訊與該內部參考訊號來產生一讀取速度時序參考訊號;一時序結果組合與分類晶片電路,接收該讀取速度時序參考訊號與該內部晶片控制訊號,並根據該讀取速度時序參考訊號的一時序來產生該外部參考訊號的多個取樣;以及一自動內部時序調整電路,用以接收該外部參考訊號的所述多個取樣、產生所述多個取樣的一分類以及根據該分類產生用以調整該內部時序電路的多個參數。
  15. 如申請專利範圍的14項所述之具有自動時序調整功能的積體電路,其中該讀取熔絲資訊區塊用以從一熔絲資訊記憶體區塊接收該熔絲資訊。
  16. 如申請專利範圍的14項所述之具有自動時序調整功能的積體電路,其中該分類是由一第一分類、一第二分類與一第三分類所組成之群組的其中之一。
  17. 如申請專利範圍的16項所述之具有自動時序調整功能的積體電路,更包括一自動儲存組態電路,其用以接收所述多個參數並儲存所述多個參數到一熔絲資訊記憶體區塊中,且當該分類是由該第一分類與該第三分類組成之群組的其中之一時,重新調整該內部時序電路以使得所述多個取樣移動到該第二分類。
TW098137150A 2009-06-17 2009-11-02 一種關於補償製程變化的自動內部時序調整校正方法 TWI443673B (zh)

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