TWI432934B - 補償電壓降之裝置及方法 - Google Patents

補償電壓降之裝置及方法 Download PDF

Info

Publication number
TWI432934B
TWI432934B TW095142110A TW95142110A TWI432934B TW I432934 B TWI432934 B TW I432934B TW 095142110 A TW095142110 A TW 095142110A TW 95142110 A TW95142110 A TW 95142110A TW I432934 B TWI432934 B TW I432934B
Authority
TW
Taiwan
Prior art keywords
voltage
sensing point
circuit
integrated circuit
supply unit
Prior art date
Application number
TW095142110A
Other languages
English (en)
Other versions
TW200731047A (en
Inventor
Yehim-Haim Fefer
Sergey Sofer
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of TW200731047A publication Critical patent/TW200731047A/zh
Application granted granted Critical
Publication of TWI432934B publication Critical patent/TWI432934B/zh

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

補償電壓降之裝置及方法
本發明係關於用於補償一積體電路內之電壓降之裝置及方法。
要求現代積體電路以非常高之頻率操作同時消耗相對有限量的電壓。為了減少現代積體電路之功率消耗，在最近十年期間電源電壓之位準已顯著降低。
此電源電壓減小具有一些缺點，諸如對於電壓降(亦稱作IR降或下降)之一增加的敏感性，該等電壓降與積體電路所消耗之電流(I)成比例且與連接至積體電路以及連接至定位於積體電路內部之導體的導體之電阻(R)成比例。
電壓降減小提供至積體電路之內部組件的電壓且因此可暫時防止積體電路以正確方式操作。
均以引用的方式併入本文中的Nojima之美國專利第6058257號及Kusumoto之美國專利申請公開案號2004/0238850描述了用於設計一積體電路以減小內部電壓降的設備、裝置及方法。
以引用的方式併入本文中的Tien等人之美國專利申請公開案號2004/0030511描述了一種用於評估(藉由使用模擬)電壓降之方法。
以引用的方式併入本文中的Iwanishi等人之美國專利申請案第2004/0049752號描述了一種可回應於電壓降之積體電路設計過程。
以引用的方式併入本文中的題為"A semiconductor integrated circuit"之日本專利申請案第JP05021738號描述了一種一旦偵測到一特定事件則以一預定量且在一預定週期期間提高電源電壓之設備。
以引用的方式併入本文中的美國專利第6044639號及第6538497號說明了用於補償IR降之各種先前技術裝置及方法。
存在對於提供用於有效地補償電壓降之裝置及方法的需要。
本發明係關於一種如隨附申請專利範圍所述之用於補償電壓降之裝置及方法。
以下圖式說明本發明之例示性實施例。其不欲限制本發明之範疇而是協助理解本發明之一些實施例。應進一步注意，所有圖式不合規定比例。
根據本發明之各種實施例，提供用於補償電壓降之方法及裝置。該補償可涉及：將感應點處之電壓與在此感應點處所量測之最大電壓位準(亦稱作峰值電壓位準)相比且當偵測到一電壓降時提高彼點之電壓。便利地，峰值電壓位準表示感應點處之電壓在一峰值量測週期內的最大值。便利地，偵測及電壓增加與IR降之發展相比且尤其關於一外部電壓供應單元之回應週期為相對快速的。
根據本發明之一實施例，補償可涉及：應用一快速補償機制(其可涉及使用積體電路之內部組件)以及應用一較慢補償機制(其可涉及回應於自感應點處之電壓所導出之取樣電壓而調整一電壓供應單元供應之電源電壓)。
便利地，補償電路使用一I/O類型電晶體作為一開關，可接通該開關以自用於額外目的之另一電壓供應提供電流且提供高於第一電源電壓之第二電源電壓。
便利地，在一積體電路內界定多個感應點且每一感應點可連接至其自身的補償電路及/或一朝向電壓供應單元之反饋路徑。
根據本發明之各種實施例，峰值電壓位準係一感應點處之電壓的最大位準。可在一峰值量測週期期間偵測峰值電壓位準。該週期可為一固定週期或可變化。便利地，一特定時間處之電壓峰值位準表示一在彼特定時間結束之預定時窗內的最大電壓位準。此技術可稱作滑窗技術。
根據本發明之一實施例，補償電路包括一暫停電路，該暫停電路在一預定暫停週期期滿之後終止任何電壓增加。此暫停週期可對應於反饋迴路及電壓供應單元之一回應週期。
便利地，可藉由使用諸如I/O類型電晶體之標準組件，以及利用I/O電壓供應單元而實施該方法及裝置，該I/O電壓供應單元係用以向用於介面連接一積體電路至外界的I/O襯墊供應電源電壓。
便利地，該方法包括：(i)提供至少一第一電源電壓至一積體電路；(ii)在一積體電路之一感應點處之電壓位準與自在該感測點處的電壓峰值位準所導出之參考電壓之間進行比較；及(iii)回應於該比較而選擇性地提高感應點處之電壓。
便利地，提供一種裝置。該裝置可包括至少一電流消耗組件(諸如(但不限於)一磁芯或一記憶體或周邊單元)。該裝置亦包括一補償電路，該補償電路經調適以：在一積體電路內之一感應點處之電壓位準與自在該感測點處的電壓峰值位準所導出之參考電壓之間進行比較；及回應於該比較而選擇性地提高感應點處之電壓。
圖1根據本發明之一實施例說明一裝置10。裝置20可包括一或多個積體電路，且可包括一或多個電壓供應單元，可係一諸如(但不限於)蜂巢式電話、膝上型電腦、個人資料附件及其類似物的行動裝置。為了解釋之便利性，僅說明一第一電壓供應單元44、一第二電壓供應單元48及一單一積體電路20。
第一電壓供應單元44提供第一電源電壓Vcc 45而第二電壓供應單元提供一較高電源電壓Vh 49。便利地，將Vh 49供應至各I/O埠及/或諸如圖2之周邊裝置26的周邊裝置。
第一電壓供應單元44可包括調節元件、電壓限制電路及其類似物。其便利地包括一電壓調整單元，該電壓調整單元可回應於自積體電路20提供之反饋信號。第一電壓供應單元44通常包括諸如濾波器及/或電容器之平滑組件，該等平滑組件使第一電源電壓Vcc 45平滑。第一電壓供應單元44可自積體電路20接收反饋且相應地改變提供至積體電路20的第一電源電壓Vcc。調整週期通常為長的，因此在積體電路20內包括一或多個補償電路(諸如圖3之電路90)。便利地，一旦將一經調整之第一電源電壓末端提供至積體電路20(或在之後不久)，補償電路90可停止補償電壓降。
圖2根據本發明之一實施例說明積體電路20的各部分。
積體電路20包括諸如(但不限於)第一柵格22之第一電源電壓網路及諸如(但不限於)第二柵格21之第二電源電壓網路。其亦包括多個組件，諸如磁芯24及24'、周邊裝置(I/O襯墊等)26及記憶體單元28及28'。第一電壓供應柵格22連接至一或多個插腳61。第二電壓供應柵格21連接至一或多個插腳62。插腳61連接至第一電壓供應單元44，而插腳62連接至第二電壓供應柵格21。應注意，電壓供應柵格亦稱作功率柵格或供應柵格。
第一功率供應柵格22連接至磁芯24、磁芯24'、記憶體單元28及記憶體單元28'。第二功率供應柵格21連接至周邊裝置26。應注意，至少一組件可由兩個功率柵格饋飼，但未必如此。
亦說明兩個例示性、無限制且不合比例之感應點32及32'。感應點32定位於磁芯24之區域內，而感應點32'則定位於磁芯24'內。應注意，可在積體電路20內界定遠多於一對感應點。應進一步注意，感應點可定位於積體電路20之其他組件內以及積體電路20之組件之間。
當一或多個此等組件消耗電流，且尤其當該組件消耗一實質量之電流時，形成內部電壓降。該電流消耗通常與複雜的計算任務、記憶體轉移叢發及其類似物相關聯。
選擇多個感應點以量測此等實質電壓降。該選擇通常基於積體電路之模擬。設計者通常清楚知道可能的電流消耗組件。通常，一個以上單一感應點定位於單一磁芯附近。另外，至少一感應點可實質上定位於積體電路之中央，或定位於相對遠離插腳61及62的位置。
圖3係根據本發明之一實施例的一補償電路90以及各種等效組件53－65及93之示意電性接線圖。
圖3說明各種組件，諸如功率電晶體92、峰值偵測器70、暫停電路78、比較器80、插腳61及62與第一及第二電壓供應單元44及48。
圖3亦說明表示各種組件之電阻(由電阻器53、63及93表示)、電容(由電容器52及64表示)及電流消耗(由電流汲極65表示)的等效組件以及積體電路之導體及連接至第一及第二電壓供應單元44及48的各種導體。
電阻器53表示第一電壓供應單元44與積體電路20之一或多個插腳61之間的互連線(導體)之阻抗。電容器52表示此等導體之電容以及第一電壓供應單元44之一輸出電容(自積體電路20之一或多個插腳61觀察)。
電阻器63表示插腳61與感應點32之間的第一電壓供應柵格22之電阻。電阻器93表示插腳62與感應點32之間的第二電壓供應柵格21之電阻。電容器64表示自感應點32觀察的積體電路之等效電容。電流槽65表示自感應點32觀察的積體電路20之一或多個組件的電流消耗。
峰值偵測器70偵測感應點32處之電壓的最大值。在一峰值量測週期期間量測此最大值。峰值偵測器連接至一暫停電路78，該暫停電路78能夠在一暫停週期期滿之後停止電壓補償週期。
便利地，暫停電路78輸出可回應於峰值電壓位準之參考電壓。便利地，峰值偵測器70所產生之參考電壓逐漸減小，使得電壓補償時間在一預定暫停週期之後停止。電阻器53連接於第一電壓供應單元44與插腳61之間。電容器52連接於接地與插腳61之間。電阻器63連接於插腳61與感應點32之間。感應點32亦連接至電流汲極65之第一末端、至電容器64之第一末端、至PMOS 92之汲極、至比較器80之非反相輸入81及至峰值偵測器70之輸入。
電容器64及電流汲極65之另一末端接地。峰值偵測器70之輸出連接至暫停電路78之輸入。暫停電路78之輸出連接至比較器80之反相輸入83。比較器80之輸出85連接至功率電晶體92之閘極，使得其在偵測到電壓降時接通PMOS 92。PMOS 92之源極經由電阻器93及插腳62連接至第二供應單元48。
PMOS 92、比較器80、峰值偵測器70及暫停電路78形成補償電路90。此電路特徵在於與電壓(IR)降進展之發展相比且尤其關於第一電壓供應單元44之回應週期的快速回應週期。應注意，亦可使用緩慢補償電路，但由其緩慢回應所造成之間隙可需要供應一較高第一電源電壓或妨礙積體電路20之效能。
為了解釋的簡單性，未展示第二功率供應單元48之等效電容及電阻以及將第二功率供應單元48連接至插腳62之連接器的電阻及電容。
便利地，多個感應點可連接至積體電路20之一或多個電流消耗組件，諸如磁芯24及24'。
當磁芯24消耗較多電流時(由電流汲極65排出的電流增加)，感應點32處之電壓歸因於在電阻器63及53上產生之電壓且歸因於電容器64之放電而降低。假設由於此電壓降，提供至比較器80之反相輸入83的參考電壓高於提供至比較器80之非反相輸入81的電壓。作為回應，比較器80接通自第二電壓供應單元48提供一電流之PMOS 92。此電流減緩或停止電容器64之放電且可甚至對其充電。那時磁芯24減小其電流消耗或電容器64被充電返回其初始電壓(在一可偵測電壓誤差內)。
圖4係根據本發明之另一實施例的一補償電路90及各種等效組件之示意電性接線圖。圖4說明之電路以包括一自積體電路20至第一電壓供應單元44之反饋路徑64而不同於圖3之電路。反饋路徑64通常包括一取樣單元(諸如圖7之取樣單元30)及一或多個導體。該取樣單元可發送可表示感應點32處之電壓的類比信號及/或數位信號。第一電壓供應單元44可調整提供至積體電路20的第一電源電壓Vcc45以補償電壓降。
圖5係根據本發明之一實施例的兩個補償電路90及90'、一選擇電路36及各種等效組件之示意電性接線圖。
便利地，在感應點32及32'中之每一者處的電壓降可獨立地由一補償電路(諸如電路90及90')及，其他或另外由一可使第一電壓供應單元44調整第一電源電壓Vcc之反饋路徑補償。
根據本發明之一實施例，反饋路徑可自感應點32及32'發送取樣電壓(或可表示取樣電壓之信號)至第一電壓供應單元44。根據本發明之另一實施例，僅發送取樣電壓之一子集至第一電壓供應單元44。由選擇單元36選擇此子集。
圖5說明各種組件，諸如補償電路90、補償電路90'、選擇單元36、插腳61及62與第一及第二電壓供應單元44及48。圖5亦說明表示各種組件之電阻(由電阻器53、63、63'、66及66'表示)、電容(由電容器52、64及64'表示)及電流消耗(由電流汲極65及65'表示)的等效組件以及積體電路之導體及連接至第一及第二電壓供應單元44及48的各種導體。
電阻器53連接於第一電壓供應單元44與插腳61之間。電容器52連接於接地與插腳61之間。電阻器63連接於插腳61與感應點32之間。感應點32亦連接至補償電路90、至電流汲極65之第一末端、至電阻器66之第一末端及至電容器64之第一末端。電容器64及電流汲極65之另一末端接地。
電阻器63'連接於插腳61與感應點32'之間。感應點32'亦連接至補償電路90'、至電流汲極65'之第一末端、至電阻器66'之第一末端及至電容器64'之第一末端。電容器64'及電流汲極65'之另一末端接地。選擇電路36連接至電阻器66及66'且連接至插腳63。插腳63連接至第一供應電壓單元44，因此界定一反饋路徑64。
補償電路90及90'經由插腳62連接至第二電壓供應單元48。補償電路90可類似於補償電路90'，但其可以其暫停週期以及以包括一暫停電路78而不同。
峰值偵測器70之輸出連接至暫停電路78之輸入。暫停電路78之輸出連接至比較器80之反相輸入83。比較器80之輸出85連接至PMOS 92之閘極，使得其在偵測到電壓降時接通PMOS 92。PMOS 92之源極經由電阻器93及插腳62連接至第二供應單元48。
電阻器53之典型非限制值(對於一現代化VLSI積體電路)為0.01－0.1 Ohm，電阻器63(及電阻器63')之典型非限制值為0.1－10 Ohm，電阻器66(及電阻器66')之典型非限制值為10－1000 Ohm，電容器52之典型非限制值為100 pF－100 μF，電容器64(及電容器64')之典型非限制值為50 pF－1 nF，電流槽65(及電流槽65')之典型非限制值為1－500 mA。
圖6根據本發明之一實施例說明一峰值偵測器70及一暫停電路78。
峰值偵測器包括二極體73及電容器75而暫停電路78包括電容器75及電阻器77。該二極體對電容器75充電。一旦以一峰值電壓位準對電容器75充電，則二極體將不通過較低電壓位準。暫停電路78且尤其電阻器77向電容器75提供一放電路徑。
便利地，暫停週期可回應於電容器75及電阻器77之值。根據本發明之一實施例，其與電壓縮放量測(諸如DVFS)之速度相比為相對快速的。便利地，一旦反饋路徑及第一電壓供應單元44回應於感應點32處之電壓降而改變第一電源電壓，則暫停期滿。
圖7根據本發明之一實施例說明一電壓取樣電路30。
電壓取樣電路30便利地包括一選擇電路36，該選擇電路36自多個量測(或取樣)點接收多個信號且選擇待提供至電壓供應單元44之信號的子集。該選擇減小輸出信號之量，且相應地減小應經配置以輸出可表示取樣電壓之信號之積體電路插腳的數目。應進一步注意，亦可使用基於時間之多工，以減小所利用之積體電路插腳之量。
便利地，僅使用一單一積體電路插腳(諸如圖4之插腳63)用於輸出可表示取樣電壓之信號，但並非必要如此。
根據本發明之其他實施例，用於輸出電壓之積體插腳之量可不為一。
發明者使用一包括類比選擇電路36之類比電壓取樣電路30。電路30以類比方式在多個取樣電壓之間選擇且輸出可表示該等取樣電壓中之至少一者的類比輸出信號。電路30可相對簡單且對於可係電源電壓之較小部分的較小電壓差異亦是敏感的。發明者使用對於電源電壓位準之百分之一敏感的電路。
電壓取樣電路30包括多個感應點(諸如點32及32')、連接至此等點之導體34及選擇來自待自積體電路20輸出之取樣電壓之一子集的選擇電路36。便利地，選擇一單一取樣電壓。
便利地，電壓取樣電路30消耗可忽略之量的能量且因此跨越取樣電路導體(66及66')之電壓降亦可忽略。因此，感應點可在實質上不影響選擇的情況下定位於自選擇電路36任何距離處。
電壓取樣電路30輸出可表示一或多個取樣電壓之一或多個信號。便利地，將一單一類比信號(諸如最低電壓及/或最重要電壓)發送至電壓供應單元44。電壓供應單元44接著回應於彼(一或多個)取樣電壓而調整所輸出之電壓。
例示性電壓取樣電路30包括經由導體34連接至選擇電路36的多個感應點32，該選擇電路36包括多個二極體(主動或被動)38及提昇電阻器39。
二極體38連接於不同導體34與一輸出節點37之間。提昇電阻器39連接於輸出節點37與提供一工作點至二極體之電壓源之間。在正電壓供應之情況下，每一二極體之陽極連接至一導體而所有二極體之陰極連接至選擇電路36之輸出節點37。提昇電阻器39亦連接於輸出節點37與提供一偏壓用於正確電路操作的電壓源之間。
最低電壓由二極體中之一者提供至輸出節點37且使其他二極體接收一反向偏壓且停止傳導。
若選擇電路36應輸出多個取樣電壓，則選擇電路36應包括多個輸出節點。
圖8根據本發明之一實施例說明電壓降及兩個電壓降補償量測之結果。
發明者所模擬之各種曲線僅反映許多可能曲線中之特定曲線。曲線206說明一例示性電壓降。此電壓降未藉由任何方式而補償。電壓降開始於時間T＝0。感應點32處之電壓降至大約1.75毫微秒處至大約1.165伏特且在十分之幾毫微秒之後穩定於大約1.15伏特之位準處。
曲線204說明當處於"ON"狀態之具有大約50 Ohm之等效阻抗的PMOS用作開關92時感應點32處之電壓的行為。選擇第二供應單元電壓等於2.5 V。在大約1.75毫微秒(為快速補償電路之回應週期的特徵)之後，電壓降低減緩且電壓在大約5毫微秒之後穩定於大約1.162伏特之位準處。
曲線202說明當處於"ON"狀態之具有大約20 Ohm之等效阻抗的PMOS用作開關92時感應點32處之電壓的行為。在大約1.75毫微秒之後，電壓降低結束且電壓在大約5毫微秒之後上升至大約1.17伏特之位準。
圖9係根據本發明之一實施例的用於補償電壓降之方法100的流程圖。
方法100由提供至少一第一電源電壓至一積體電路之階段110開始。便利地，由第一電壓供應單元供應第一電源電壓且由第二電壓供應單元供應第二電源電壓。第二電源電壓便利地高於第一電源電壓。
跟隨階段110的是偵測一感應點處之電壓峰值位準之階段120。應注意，偵測可發生於階段110之前、階段110之後、階段110期間或類似時間。偵測可發生於一預定量測週期內，以及一動態變化之量測週期內。發明者利用一滑窗機制，在該滑窗機制中恆定地量測電壓峰值位準。應注意，可藉由取樣而偵測電壓峰值位準，但未必如此。
跟隨階段120的是在一積體電路內之一感應點處之電壓位準與自在該感測點處的電壓峰值位準所導出之參考電壓之間進行比較的階段130。便利地，在一峰值量測週期期間量測電壓峰值位準。
跟隨階段130的是回應於該比較而選擇性地提高感應點處之電壓之階段140。當偵測到一電壓降時(例如當感應點處之電壓位準低於電壓峰值位準時或當感應點處之電壓位準低於電壓峰值位準多於一預定臨限值時)，提高電壓。
便利地，電壓增加藉由將電流自第二電壓供應單元排出及對至少一電容器或電容(其由於電壓降而放電)充電而發生。
便利地，可提高電壓直至電壓位準實質上到達峰值位準為止。
跟隨階段140的是降低參考電壓之階段150。此降低在一暫停週期期滿之後停止電壓增加。應注意，可藉由更新電壓峰值位準、藉由斷開提供電流至感應點之開關及類似方法而停止電壓增加。
圖10係根據本發明之一實施例的用於補償電壓降之方法102的流程圖。
方法102以包括額外階段160－180而不同於方法100。此等階段可與階段120－150中之至少一階段在此等階段及其類似物中之一者之後並行執行。
階段160包括取樣多個取樣電壓(在多個感應點)及選擇待輸出至第一電壓供應單元之取樣電壓的一子集。
跟隨階段160的是自至少一感應點提供至少一取樣電壓至第一電壓供應單元之階段170。
跟隨階段170的是回應於至少一樣本而調整提供至積體電路之第一電源電壓的階段180。跟隨階段180的是階段110。
根據本發明之各種實施例，方法102可包括取樣一單一取樣電壓且將其提供至第一電壓供應單元之階段。根據其他實施例，方法102不包括選擇一子集，而將所有取樣電壓提供至第一電壓供應單元。
根據本發明之其他實施例，方法100及102可用以補償發生於多個感應點處之電壓降。便利地，每一感應點獨立於其他感應點而得到管理。
根據本發明之一實施例，階段150在階段180開始之後或甚至在階段180開始後不久結束。因此，在階段130－140之補償時間結束之後將經調整之第一電源電壓提供至積體電路。應注意，第一電源電壓之調整可至少以與階段130及140之應用部分重疊之方式而發生。
對於本文所描述之內容的變化、修改及其他實施將在不脫離所主張之本發明之精神及範疇的情況下由一般熟習此項技術者想到。相應地，本發明將不由前述說明性描述定義而由以下申請專利範圍之精神及範疇定義。
10．．．裝置
20．．．積體電路
21．．．第二電壓供應柵格
22．．．第一電壓供應柵格
24、24'．．．磁芯/電流消耗組件
26．．．周邊裝置/電流消耗組件
28．．．記憶體單元/電流消耗組件
30．．．電壓取樣電路
32、32'．．．感應點
34．．．導體
35．．．電壓源
36．．．選擇電路
37．．．輸出節點
38．．．二極體
39．．．提昇電阻器
44．．．第一電壓供應單元
45．．．第一電源電壓
48．．．第二電壓供應單元
49．．．電源電壓
52．．．電容器
53．．．電阻器
61．．．插腳
62．．．插腳
63．．．電阻器/插腳
63'．．．電阻器
64．．．電容器/反饋路徑
64'．．．電容器
65、65'．．．電流汲極/電流槽
66、66'．．．電阻器
70．．．峰值偵測器
73．．．二極體
75．．．電容器
77．．．電阻器
78．．．暫停電路
80．．．比較器
81．．．非反相輸入
83．．．反相輸入
85．．．輸出
90、90'．．．補償電路
92．．．功率電晶體
93．．．電阻器
100．．．方法
102．．．方法
110．．．階段
120．．．階段
130．．．階段
140．．．階段
150．．．階段
160．．．階段
170．．．階段
180．．．階段
202．．．曲線
204．．．曲線
206．．．曲線
圖1根據本發明之一實施例說明一裝置；圖2根據本發明之一實施例說明一積體電路的各部分；圖3係根據本發明之一實施例的一補償電路以及各種等效組件之示意電性接線圖；圖4係根據本發明之另一實施例的一補償電路以及各種等效組件之示意電性接線圖；圖5係根據本發明之一實施例的兩個補償電路、一選擇電路及各種等效組件之示意電性接線圖；圖6根據本發明之一實施例說明一峰值偵測器及一暫停電路；圖7根據本發明之一實施例說明一電壓取樣電路；圖8根據本發明之一實施例說明電壓降及兩個電壓降補償量測之結果；圖9係根據本發明之一實施例用於補償電壓降之方法的流程圖；及圖10係根據本發明之一實施例用於補償電壓降之方法的流程圖。
20．．．積體電路
32．．．感應點
44．．．第一電壓供應單元
48．．．第二電壓供應單元
52．．．電容器
53．．．電阻器
61．．．插腳
62．．．插腳
63．．．電阻器/插腳
64．．．電容器/反饋路徑
65．．．電流汲極/電流槽
70．．．峰值偵測器
78．．．暫停電路
80．．．比較器
81．．．非反相輸入
83．．．反相輸入
85．．．輸出
90．．．補償電路
92．．．功率電晶體
93．．．電阻器

Claims (19)

  1. 一種用於補償一積體電路中之電壓降之方法(100、102)；該方法(100、102)包含下列步驟：提供(110)至少一第一電源電壓至一積體電路；該方法(100)之特徵包含：在一積體電路內之一感應點處之一電壓位準與一導出自該感應點處之電壓峰值位準的參考電壓之間進行比較(130)；及回應於該比較而選擇性地提高(140)該感應點處之該電壓。
  2. 如請求項1之方法(100、102)，進一步包含降低(150)該參考電壓。
  3. 如請求項1至2中任一項之方法(100、102)，其中該提高步驟(140)包含自一第二電壓供應單元提供一電流。
  4. 如請求項1至2中任一項之方法(100、102)，進一步包含偵測(120)一感應點處之一電壓峰值位準。
  5. 如請求項1至2中任一項之方法(100、102)，進一步包含在一暫停週期期滿之後，停止該電壓之該選擇性提高。
  6. 如請求項1至2中任一項之方法(100、102)，其中該比較步驟(130)包含在一積體電路內之多個感應點處之一電壓位準與一導出自該多個感應點處之電壓峰值位準的多個相應參考電壓之間進行比較；而其中該選擇性提高步驟(140)包含回應於一在該電壓位準與在一感應點處之該參考電壓之間的比較，選擇性地提高彼感應點處之電壓。
  7. 如請求項1至2中任一項之方法(102)，進一步包含回應於至少一感應點處之至少一電壓位準而調整(180)一提供至該積體電路之第一電源電壓。
  8. 如請求項7之方法(102)，其中該提高步驟(140)在該調整步驟(180)開始後不久便結束。
  9. 如請求項7之方法(102)，其中該提高步驟(140)與該調整步驟(180)至少部分重疊。
  10. 如請求項7之方法(102)，其中在該調整步驟(180)之前係對多個感應點取樣(160)，以提供多個取樣電壓及選擇待輸出至第一電壓供應單元之該等取樣電壓之一子集。
  11. 一種包含至少一電流消耗組件(24、24'、26、28、28')之裝置(10)；該裝置(10)之特徵在於包含一補償電路(90、90')，該補償電路(90、90')經調適以：在一積體電路內之一感應點處之一電壓位準與一導出自該感應點處之電壓峰值位準之參考電壓之間進行比較；及回應於該比較而選擇性地提高該感應點處之該電壓。
  12. 如請求項11之裝置(10)，其中該補償電路(90、90')經調適以降低該參考電壓。
  13. 如請求項11至12中任一項之裝置(10)，其中該補償電路(90、90')經調適以藉由自一第二電壓供應單元提供一電流而提高該電壓。
  14. 如請求項11至12中任一項之裝置(10)，其中該補償電路(90、90')包含一峰值偵測器(70)。
  15. 如請求項11至12中任一項之裝置(10)，其中該補償電路(90、90')經調適以在一暫停週期期滿之後停止該電壓之該選擇性增加。
  16. 如請求項11至12中任一項之裝置(10)，進一步包含經調適以補償多個感應點處之電壓降的額外補償電路(90')。
  17. 如請求項11至12中任一項之裝置(10)，進一步包含一經調適以發送至少一取樣電壓至(180)一第一電壓供應單元的取樣電路(130)。
  18. 如請求項11至12中任一項之裝置(10)，進一步包含一經調適以選擇待發送至該第一電壓供應單元之取樣電壓之一子集的選擇電路(36)。
  19. 如請求項11至12中任一項之裝置(10)，其中該補償電路(90、90')包含一經調適以提供一電流至該感應點之I/O類型電晶體。
TW095142110A 2005-11-15 2006-11-14 補償電壓降之裝置及方法 TWI432934B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/IB2005/053754 WO2007057725A1 (en) 2005-11-15 2005-11-15 Device and method for compensating for voltage drops

Publications (2)

Publication Number Publication Date
TW200731047A TW200731047A (en) 2007-08-16
TWI432934B true TWI432934B (zh) 2014-04-01

Family

ID=36790887

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095142110A TWI432934B (zh) 2005-11-15 2006-11-14 補償電壓降之裝置及方法

Country Status (4)

Country Link
US (2) US8836414B2 (zh)
EP (1) EP1952214A1 (zh)
TW (1) TWI432934B (zh)
WO (1) WO2007057725A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007057725A1 (en) * 2005-11-15 2007-05-24 Freescale Semiconductor, Inc. Device and method for compensating for voltage drops
CN102232192A (zh) * 2008-12-05 2011-11-02 Nxp股份有限公司 用于电阻压降和电源噪声测量的简单而稳定的参考
WO2012164344A1 (en) 2011-05-27 2012-12-06 Freescale Semiconductor, Inc. Integrated circuit device, voltage regulator module and method for compensating a voltage signal
US8760219B2 (en) * 2012-07-09 2014-06-24 Nanya Technology Corp. Current providing circuit and voltage providing circuit
US9257905B1 (en) * 2013-11-02 2016-02-09 Sridhar Kotikalapoodi Method and apparatus for power supply with fast transient response
US9331686B2 (en) * 2014-06-05 2016-05-03 Realtek Semiconductor Corp. Method and apparatus for reducing power bouncing of integrated circuits
US10110116B1 (en) * 2017-06-13 2018-10-23 International Business Machines Corporation Implementing voltage sense point switching for regulators
US11199866B2 (en) * 2020-01-29 2021-12-14 Taiwan Semiconductor Manufacturing Company Limited Voltage regulator with power rail tracking

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521738A (ja) 1991-07-12 1993-01-29 Toshiba Corp 半導体集積回路
US6040639A (en) 1995-09-29 2000-03-21 Telefonaktiebolaget Lm Ericsson Circuit for improved load transient response in power supplies
SE520359C2 (sv) 1997-03-06 2003-07-01 Ericsson Telefon Ab L M Elektrisk krets för att kompensera oönskat spänningsbortfall i en ledare
JPH10284690A (ja) 1997-04-07 1998-10-23 Toshiba Corp 半導体集積回路装置及びその電源配線方法
DE19727799C1 (de) 1997-06-30 1998-08-06 Ernst Holz Textilmaschinen Zub Flyerflügel
US5942809A (en) * 1997-12-24 1999-08-24 Oki Electric Industry Co., Ltd. Method and apparatus for generating internal supply voltage
JP2000268562A (ja) 1999-03-15 2000-09-29 Hitachi Ltd 半導体集積回路装置
US6177783B1 (en) * 1999-09-13 2001-01-23 Adc Telecommunications, Inc. Current balancing for voltage regulator having inputs from multiple power supplies
US6310511B1 (en) * 2000-06-16 2001-10-30 Infineon Technologies Ag Generator scheme and circuit for overcoming resistive voltage drop on power supply circuits on chips
US6459335B1 (en) 2000-09-29 2002-10-01 Microchip Technology Incorporated Auto-calibration circuit to minimize input offset voltage in an integrated circuit analog input device
US6791302B2 (en) * 2001-03-21 2004-09-14 Primarion, Inc. Methods and apparatus for open-loop enhanced control of power supply transients
JP4748867B2 (ja) 2001-03-05 2011-08-17 パナソニック株式会社 集積回路装置
US6538497B2 (en) 2001-03-27 2003-03-25 Intel Corporation On-chip power supply boost for voltage droop reduction
JP2004070813A (ja) * 2002-08-08 2004-03-04 Renesas Technology Corp 半導体集積回路
TWI266215B (en) 2002-08-12 2006-11-11 Silicon Integrated Sys Corp Method for analyzing power noise and method for reducing the same
JP4108418B2 (ja) 2002-09-10 2008-06-25 松下電器産業株式会社 半導体集積回路の設計方法
JP4091410B2 (ja) 2002-12-05 2008-05-28 富士通株式会社 半導体集積回路
US6753722B1 (en) * 2003-01-30 2004-06-22 Xilinx, Inc. Method and apparatus for voltage regulation within an integrated circuit
US6906582B2 (en) 2003-08-29 2005-06-14 Freescale Semiconductor, Inc. Circuit voltage regulation
JP4263068B2 (ja) * 2003-08-29 2009-05-13 株式会社リコー 定電圧回路
KR100626367B1 (ko) * 2003-10-02 2006-09-20 삼성전자주식회사 내부전압 발생장치
DE102004004775B4 (de) * 2004-01-30 2006-11-23 Infineon Technologies Ag Spannungsregelsystem
JP2005242570A (ja) 2004-02-25 2005-09-08 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2006101684A (ja) * 2004-09-03 2006-04-13 Sony Corp 電源回路および電子装置
EP1672799B1 (en) * 2004-12-17 2008-03-19 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
US7397226B1 (en) * 2005-01-13 2008-07-08 National Semiconductor Corporation Low noise, low power, fast startup, and low drop-out voltage regulator
TWI264875B (en) * 2005-01-14 2006-10-21 Ind Tech Res Inst Voltage controlled oscillator capable of resisting supply voltage variation and/or process variation
US7135842B2 (en) * 2005-01-31 2006-11-14 Freescale Semiconductor, Inc. Voltage regulator having improved IR drop
US8618866B2 (en) * 2005-04-29 2013-12-31 Ati Technologies Ulc Apparatus and methods for balancing supply voltages
EP1902348A1 (en) * 2005-07-05 2008-03-26 Freescale Semiconductor, Inc. Device and method for compensating for voltage drops
WO2007057725A1 (en) * 2005-11-15 2007-05-24 Freescale Semiconductor, Inc. Device and method for compensating for voltage drops
KR100997990B1 (ko) * 2008-06-24 2010-12-03 삼성전기주식회사 최대 전력 추종 기능을 갖는 전원 장치
KR20120119398A (ko) * 2011-04-21 2012-10-31 삼성전기주식회사 패드 제어 장치

Also Published As

Publication number Publication date
US9086712B2 (en) 2015-07-21
WO2007057725A1 (en) 2007-05-24
US8836414B2 (en) 2014-09-16
US20150002218A1 (en) 2015-01-01
TW200731047A (en) 2007-08-16
EP1952214A1 (en) 2008-08-06
US20120169411A1 (en) 2012-07-05

Similar Documents

Publication Publication Date Title
TWI432934B (zh) 補償電壓降之裝置及方法
US7049797B2 (en) Semiconductor integrated circuit device
US8541984B2 (en) Charging systems capable of determining the kind of coupled device and related methods thereof
US7437580B2 (en) Dynamic voltage scaling system
US20110258464A1 (en) Circuit and Method for Detecting a Legacy Powered Device in a Power over Ethernet System
US10262985B2 (en) Circuits and methods for lowering leakage in ultra-low-power MOS integrated circuits
US8675320B2 (en) Overcurrent detection circuit and overcurrent detection method
TW201403617A (zh) 電流供應電路與電壓供應電路
US6252384B1 (en) Power-supply voltage fluctuation inhibiting circuit
US10505361B2 (en) Integrated circuit with reverse current protection and power source disconnection detection
JP2023536467A (ja) マルチバイアスモード電流コンベア、マルチバイアスモード電流コンベアを構成するステップ、マルチバイアスモード電流コンベアを含むタッチ検知システム、並びに関連するシステム、方法、及びデバイス
US20170192446A1 (en) Serial bus apparatus with controller circuit and related uses
US9749739B2 (en) Protection of a speaker from thermal damage
US7956594B2 (en) Device and method for compensating for voltage drops
TWI629492B (zh) 參考電壓電路之測試系統及方法
CN215344364U (zh) 功率器件驱动电路及电子设备
JP4412917B2 (ja) 電流測定装置及び試験装置
US7741826B1 (en) Device and method for compensating for ground voltage elevations
US9294078B1 (en) Voltage-driver circuit with dynamic slew rate control
CN113315356A (zh) 功率器件驱动电路
US10296070B2 (en) Power-gating control and method
US7557638B2 (en) Circuit for suppressing voltage jitter and method thereof
JP4374064B1 (ja) 電源遮断制御回路および電源遮断制御方法
JP2014211360A (ja) 半導体試験装置
JP2002261242A (ja) 半導体集積回路

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees