TWI429000B - 晶片線路扇出方法及薄膜晶片裝置 - Google Patents

Description

晶片線路扇出方法及薄膜晶片裝置

本發明係指一種晶片線路扇出方法及相關之薄膜晶片裝置，尤指一種外部引線黏接點與聯外凸塊順序不同之晶片線路扇出方法及相關之薄膜晶片裝置。

隨著電路製造技術的演進，積體電路晶片已不限於安裝在傳統的印刷電路板(Printed Circuit Board，PCB)上，舉例來說，積體電路晶片亦可安裝於薄膜上。此種封裝技術稱為「薄膜晶片」(Chip on Film，COF)封裝技術。

請參考第1圖，第1圖為先前技術一薄膜晶片封裝之扇出(fan out)佈局之示意圖。在第1圖中，一晶片100上之聯外凸塊(bump)B1~BN透過一薄膜110上之線路L1~LN而連接至外部引線黏接點(Outer Lead Bond，OLB)O1~ON，外部引線黏接點O1~ON可連接至傳統的印刷電路板或液晶顯示(Liquid Crystal Display，LCD)面板等硬體裝置。由於線路L1~LN僅可扇出於單一層薄膜110上，聯外凸塊B1~BN之順序須與外部引線黏接點O1~ON一致，以利於線路佈局。在第1圖中，為了維持訊號傳輸的品質，線路之間距與一折角θ皆嚴格限制。也就是說，若線路之折角θ小於一門檻角度，則該線路不符合晶片應用商對硬體之要求，而無法將對應的聯外凸塊扇出至外部引線黏接點。因此，聯外凸塊B1～BN之位置必須妥善分配，儘可能將所有聯外凸塊B1～BN扇出至外部引線黏接點。除此之外，薄膜110的大小與晶片100於薄膜110之位置亦嚴格受限，因此，僅有一限定數量之內的聯外凸塊可扇出至外部引線黏接點。

為了增加可扇出之聯外凸塊數目，常見之解決方案係擴大晶片100的面積，如第2圖所示之晶片200。如此一來，聯外凸塊配置的空間與彈性增加，使得線路之折角θ得以增加，以符合硬體實現對折角θ之要求。除了增加晶片的面積外，傳統上亦另外透過調整聯外凸塊之位置及於晶片單邊上之聯外凸塊之數量，來克服折角θ對線路扇出之限制。舉例來說，線路折角θ太小的聯外凸塊可移至晶片的其他側。

然而，無論是增加晶片面積或調整晶片上之凸塊位置的方法皆涉及晶片內部積體電路之重新佈局，不利於縮小晶片及降低設計成本之趨勢。

因此，如何以更經濟的方法克服薄膜上線路之折角對晶片扇出形成之限制，已成為業界的努力目標之一。

因此，在此提供一種晶片線路扇出方法及相關之薄膜晶片裝置，其能大幅地增加晶片扇出之彈性及有效降低晶片扇出成本。

於一實施例中，係揭露一種晶片線路扇出方法，包含有：於一薄膜上安裝一晶片；於該薄膜上形成複數個外部引線黏接點，其中該複數個外部引線黏接點係根據一凸塊對應順序來排列；於該晶片上形成複數個聯外凸塊，其中該複數個聯外凸塊係根據一凸塊排列順序來排列；以及形成複數條聯外線路，以將該複數個外部引線黏接點依據該凸塊對應順序來連接至該複數個聯外凸塊。該凸塊對應順序係不同於該凸塊排列順序，且該複數條聯外線路不交錯。

於另一實施例中，係另揭露一種薄膜晶片裝置，包含有：一薄膜、一晶片以及複數條聯外線路。該薄膜包含有複數個外部引線黏接點，該複數個外部引線黏接點根據一凸塊對應順序來排列。該晶片則包含有複數個聯外凸塊，該複數個聯外凸塊根據一凸塊排列順序來排列。複數條聯外線路用來將複數個外部引線黏接點依據該凸塊對應順序來連接至該複數個聯外凸塊。該凸塊對應順序係不同於該凸塊排列順序，且該複數條聯外線路不交錯。

於再另一實施例中，係揭露一種晶片線路扇出方法，包含有：於一薄膜上安裝一晶片；於該薄膜上形成複數個外部引線黏接點；於該晶片上形成複數個聯外凸塊；以及形成複數條聯外線路，以將該複數個外部引線黏接點分別連接至該複數個聯外凸塊，其中該複數條聯外線路當中至少之一者係將該複數個聯外凸塊當中之至少一者連接至該複數個外部引線粘接點當中於空間上排列不相對應之至少一者。

於更另一實施例中，係揭露一種薄膜晶片裝置，包含有：一薄膜，包含有複數個外部引線黏接點；一晶片，包含有複數個聯外凸塊；以及複數條聯外線路，分別連接於該複數個外部引線黏接點與該複數個聯外凸塊之間，其中該複數個聯外凸塊當中之至少一者係被連接至該複數個外部引線粘接點當中於空間上排列不相對應之至少一者。

與習知技術中外部引線黏接點必須依照聯外凸塊的排列順序來連接至聯外凸塊不同，於下述實施例中，外部引線黏接點並不會依照聯外凸塊的排列順序來連接至聯外凸塊。換言之，外部引線黏接點與聯外凸塊於彼此於相連上之對應關係，並不等於彼此於空間上排列之對應關係。若明確地加以定義，外部引線黏接點依據一「凸塊對應順序」來排列，此凸塊對應順序代表外部引線黏接點與聯外凸塊於互相連接上之對應關係，而聯外凸塊依照一「聯外凸塊排列順序」來排列，則聯外凸塊對應順序不等於聯外凸塊排列順序。

相較於習知技術永遠依循著聯外凸塊對應順序必須等於聯外凸塊排列順序之限制而言，下述實施例並不固守上述限制，故克服了習知技術所遭遇之線路折角問題，並能大幅地增加晶片扇出之彈性，從而能在不增加晶片面積下有效降低晶片扇出成本。以下所列舉的數個實施例會作對細節作更多描述。

請參考第3圖，第3圖為依據一實施例之一薄膜晶片(Chip on Film，COF)裝置30之示意圖。薄膜晶片裝置30包含有一薄膜310、一晶片300及複數條聯外線路320。薄膜310包含有複數個外部引線黏接點(Outer Lead Bond，OLB)312，用來連接至外部硬體裝置，例如印刷電路板(Printed Circuit Board，PCB)、液晶顯示(Liquid Crystal Display，LCD)面板等。晶片300裝配於薄膜310之上，並且晶片300包含有複數個聯外凸塊(bump)302，其透過聯外線路320而對外連接至該些外部引線黏接點312。聯外線路320彼此間較佳地不相交錯。

於此實施例中，靠近晶片300下側之聯外凸塊Q₁ ~Q_q ，並非連接至靠近連接到靠近晶片300下側之外部引線粘接點，反而是連接到靠近晶片300另一側(即上側)之外部引線粘接點Q₁ ’~Q_q ’。若以較具體的順序來定義聯外凸塊302與外部引線黏接點312於空間上的相對關係，則聯外凸塊302係以凸塊排列順序…P₁ ~P_p → R₁ ~R_r → Q₁ ~Q_q …來排列，而外部引線黏接點312則以凸塊對應順序...P₁ ’~P_p ’→ Q₁ ’~Q_q ’→ R₁ ’~R_r ’...來排列。此意謂著，外部引線黏接點312所連接之聯外凸塊之順序為…→ P₁ ~P_p → Q₁ ~Q_q → R₁ ~R_r 。因此，凸塊排列順序…P₁ ~P_p → R₁ ~R_r → Q₁ ~Q_q → …與凸塊對應順序...→ P₁ ’~P_p ’→ Q₁ ’~Q_q ’→ R₁ ’~R_r ’→ ...並不相同。換言之，外部引線黏接點312並不會依照聯外凸塊302的排列順序…P₁ ~P_p → R₁ ~R_r → Q₁ ~Q_q → …來連接至聯外凸塊302。

如此一來，薄膜晶片裝置30不再限制外部引線黏接點312與聯外凸塊302之排列順序須一致，因此聯外凸塊302及聯外線路320佈局之自由度大幅增加，使得能在不更改晶片300面積或位置之情況下，就能滿足各聯外線路L1～LM之折角θ均大於一門檻角度之硬體規範。結果此實施例之佈局方式能夠輕易解決先前技術中薄膜110之線路扇出佈局受限於折角θ之問題。

如第3圖所示，為在聯外線路320不交錯之前提下達到不相同之凸塊排列順序與凸塊對應順序，聯外凸塊Q₁ ~Q_q 所相關聯之聯外線路LQ₁ ~LQ_q 不像其他聯外線路直接向外延伸，反而是先延伸進入晶片內部才往外延伸。換言之，聯外凸塊Q₁ ~Q_q 可具有額外的線段SLQ₁ ~SLQ_q 繞經晶片300之底部由聯外凸塊302所包圍之中心區域，並通過虛線所表示之虛擬聯外凸塊VQ₁ ~VQ_q 來朝向晶片300外部延伸。這些虛擬聯外凸塊VQ₁ ~VQ_q 並無任何輸入或輸出晶片內部訊號的功能，而僅作為方便固定線路之用。於其他實施例中，虛線表示之虛擬聯外凸塊亦可能不存在，而僅佔據晶片上的部分區域。在此情況下，聯外線路LQ₁ ~LQ_q 係直接連接聯外凸塊Q₁ ~Q_q 至外部引線黏接點Q₁ ’~Q_q ’。

簡言之，透過將聯外線路LQ₁ ~LQ_q 繞經晶片300之底部，凸塊排列順序與凸塊對應順序可不相同，且不影響晶片300之功能。值得注意的是，於第3圖中，係以聯外線路LQ₁ ~LQ_q 繞線經過晶片300之底部的中心區域來舉例說明，然於其他實施例中，聯外線路LQ₁ ~LQ_q 可以繞經晶片300之頂部、周圍或其他任何區域，只要能達到不相同的凸塊排列順序與凸塊對應順序即可。

第3圖之膜晶片裝置30僅說明最簡單之繞線佈局之一實施例。實際上，於其他實施例中，亦可應用至多組的聯外線路。如第4圖所示，其為另一實施例之薄膜晶片裝置之示意圖。在第4圖之薄膜晶片裝置40中，兩組聯外線路LQ₁ ～LQ_q 、LK₁ ～LK_k 分別用來將晶片某一側(譬如下側)之聯外凸塊Q₁ ～Q_q 、K₁ ～K_k 連接至接近另一側(譬如上側)之對應的外部引線黏接點Q₁ ’～Q_q ’、K₁ ’～K_k ’。結果，若以較具體的順序來定義聯外凸塊402與外部引線黏接點412於空間上的相對關係，則外部引線黏接點412之排列順序...P₁ ’~P_p ’→ Q_1’ ~Q_q ’→ K₁ ’~K_k ’→ R₁ ’~R_r ’→ ...與聯外凸塊402之排列順序......P₁ ~P_p → R₁ ~R_r → K₁ ~K_k → Q₁ ~Q_q → ......不同。同樣地，兩組聯外線路LQ₁ ～LQ_q 、LK₁ ～LK_k 可不直接往晶片400之外部延伸，反而是先往晶片400內部延伸，而分別具有額外的線段SLQ₁ ～SLQ_q 、SLK₁ ～SLK_k 通過虛擬聯外凸塊VQ₁ ～VQ_q 、VK₁ ～VK_k 來延伸到晶片400外部。

除了連接晶片兩相對邊上的聯外凸塊外，聯外線路亦可連接晶片某一邊上的聯外凸塊至一相臨邊上的聯外凸塊。如第5圖所示，其為更另一實施例之薄膜晶片裝置之示意圖。在第5圖之薄膜晶片裝置50中，兩不同長邊上的聯外凸塊K₁ ～K_k 、Q₁ ～Q_q 透過聯外線路LK₁ ～LK_k 、LQ₁ ～LQ_q 連接至短邊上的虛擬聯外凸塊VK₁ ～VK_k 、VQ₁ ～VQ_q ，以使用更便捷的路徑連接至外部引線黏接點K₁ ’～K_k ’、Q₁ ’～Q_q ’。結果，外部引線黏接點512之排列順序為…→ P₁ ’~P_p ’→ Q_1’ ~Q_q ’→ K₁ ’~K_k ’→ R₁ ’~R_r ’→ ...，聯外凸塊502之排列順序為…→ P₁ ~P_p → R₁ ~R_r → K₁ ~K_k → Q₁ ~Q_q → ...，兩者並不不同。同樣地，兩組聯外線路LQ₁ ～LQ_q 、LK₁ ～LK_k 可不直接往晶片400之外部延伸，反而是先往晶片400內部延伸，而分別具有額外的線段SLQ₁ ～SLQ_q 、SLK₁ ～SLK_k 通過虛擬聯外凸塊VQ₁ ～VQ_q 、VK₁ ～VK_k 來延伸到晶片400外部。

此外，凸塊對應順序與凸塊排列順序不相對應之技術特徵亦可應用至同一邊的聯外凸塊。如第6圖所示，其為再另一實施例之薄膜晶片裝置之示意圖。在第6圖之薄膜晶片裝置60中，聯外凸塊K₁ ...K_r 與Q₁ …Q_q 並未依照與凸塊於空間上排列之對應關係來連接至分別較近的外部引線黏接點Q₁ ’~Q_q ’與K₁ ’…K_k ’，反而是彼此對調，分別連接至較遠處的外部引線接點K₁ ’...K_r ’與Q₁ ’…Q_q ’。若以較具體的順序來定義聯外凸塊402與外部引線黏接點412於空間上的相對關係，則凸塊對應順序為…→ P₁ ’~P_p ’→ K₁ ’~K_k ’→ Q₁ ’~Q_q ’→ R₁ ’~R_r ’→ …，而凸塊排列順序為…→ P₁ ~P_p → Q₁ ~Q_q → K₁ ~K_k → R₁ ~R_r → …，彼此並不相同。同樣地，聯外線路LK₁ ...LK_r 不直接往外延伸，反而先延伸進入晶片內部，再通過同一側之虛擬凸塊區域VK₁ ...VK_r 來往晶片外部延伸。

此外，第3圖至第6圖之各實施例之特徵亦可以任何搭配與組合之方式來實施。舉例而言，如第7圖所示之一薄膜晶片裝置70中，第3圖至第6圖所示之聯外線路扇出佈局方法被綜合、重複使用。於此實施例中，凸塊對應順序為：A₁ ’~Aa’→ B₁ ’~B_b ’→ C₁ ’~C_c ’→ D₁ ’~D_d ’→ E₁ ’~E_e ’→ F₁ ’~F_f ’→ G₁ ’~G_g ’→ H₁ ’~H_h ’→ I₁ ’~I_i ’→ J₁ ’~J_j ’→ K₁ ’~K_k ’→ L₁ ’~L₁ ’→ M₁ ’~M_m ’→ N₁ ’~N_n ’→ …，而凸塊排列順序則為：A₁ ~A_a → C₁ ~C_c → K₁ ~K_k → J₁ ~J_j → D₁ ~D_d → G₁ ~G_g → F₁ ~F_f → E₁ ~E_e → H₁ ~H_h → I₁ ~I_i → M₁ ~M_m → N₁ ~N_n → L₁ ~L_l → B₁ ~B_b → …，彼此並不相同，俾以在符合硬體限制的前提下，以最經濟、便捷的路徑完成線路扇出佈局。

須注意的是，在第3圖至第7圖中的所有的聯外線路，皆能滿足薄膜上之折角皆須大於門檻角度之要求，以符合薄膜線路的硬體限制。此外，聯外線路亦可繞經晶片的頂部、周圍等任何區域，而不限於晶片底部，只要能使凸塊排列順序與凸塊對應順序不同即可。此外，上述各實施例之扇出佈局皆可應用在晶片中的任意聯外凸塊，例如用於輸入電源的電源聯外凸塊、用於輸入訊號之輸入訊號聯外凸塊，或用於輸出訊號的輸出訊號聯外凸塊…等等，而不限定於特別功能的聯外凸塊。

第3圖至第7圖中之薄膜晶片裝置之線路佈局配置可歸納為一線路扇出流程80，如第8圖所示。線路扇出流程80包含有下列步驟：

步驟800：開始。

步驟802：於薄膜上裝配一晶片。

步驟804：於薄膜上形成多個外部引線黏接點，該多個外部引線連接點以一凸塊對應順序來排列。

步驟806：於晶片上形成多個聯外凸塊，該多個聯外凸塊以一凸塊排列順序來排列。

步驟808：在不交錯的前提下來形成複數條聯外線路，以根據凸塊對應順序所定義之對應關來將外部引線黏接點連接至聯外凸塊。

步驟810：結束。

類似地，凸塊對應順序係不同於凸塊排列順序。線路扇出流程80之其他細節可參考前述，故在此不贅述。

在先前技術中，由於要求聯外凸塊對應順序必須等於聯外凸塊排列順序，因此聯外線路之扇出佈局受限於晶片位置、晶片大小及薄膜大小。若聯外凸塊之數量眾多，線路折角θ易小於門檻角度，而無法滿足晶片應用商對薄膜線路之規範。即使透過增加晶片面積或調整聯外凸塊位置，使線路折角θ大於門檻角度，亦涉及晶片內部積體電路之重新佈局，不利於縮小晶片及降低設計成本之趨勢。相較之下，上述實施例改變外部引線黏接點與聯外凸塊之間排列順序之對應關係，以克服線路折角及其他硬體限制。透過將部份的聯外線路繞經晶片的底部或周圍，聯外線路擁有更大的佈局彈性，使得晶片線路之扇出可以最經濟、便捷之線路佈局的完成。

綜上所述，藉由改變外部引線黏接點與聯外凸塊之間之對應關係，可克服線路折角及其他硬體限制，進而以最經濟、便捷、彈性之線路佈局完成晶片線路之扇出。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

30、40、50、60、70．．．薄膜晶片裝置

80．．．線路扇出流程

100、200、300、400、500．．．晶片

110、310、410、510．．．薄膜

800、802、804、806、808、810．．．步驟

312、412、512、O1~ON、P₁ ’~P_p ，、Q₁ ’~Q_q ’、R₁ ’~R_r ’、K₁ ’~K_k ’、A₁ ’~A_a ’、B₁ ’~B_b ’、C₁ ’~C_c ’、D₁ ’~D_d ’、E₁ ’~E_e ’、F₁ ’~F_f ’、G₁ ’~G_g ’、H₁ ’~H_h ’、I₁ ’~I_i ’、J₁ ’~J_j ’、L₁ ’~L_l ，、M₁ ’~M_m ’、N₁ ’~N_n ’‧‧‧外部引線黏接點

320、L1~LN、LQ₁ ~LQ_q 、LK₁ ~LK_k ‧‧‧聯外線路

SLQ₁ ~SLQ_q 、SLK₁ ~SLK_k ‧‧‧線段

θ‧‧‧折角

302、402、502、B1~BN、P₁ ~P_p 、Q₁ ~Q_q 、R₁ ~R_r 、K₁ ~K_k 、A₁ ~A_a 、B₁ ~B_b 、C₁ ~C_c 、D₁ ~D_d 、E₁ ~E_e 、F₁ ~F_f 、G₁ ~G_g 、H₁ ~H_h 、I₁ ~I_i 、J₁ ~J_j 、L₁ ~L_l 、M₁ ~M_m 、N₁ ~N_n ‧‧‧聯外凸塊

VQ₁ ~VQ_q 、VK₁ ~VK_k 、VB₁ ~VB_b 、VF₁ ~VF_f 、VG₁ ~VG_g 、VJ₁ ~VJ_j 、VL₁ ~VL_l ‧‧‧虛擬聯外凸塊

第1圖為先前技術一薄膜晶片封裝之扇出佈局之示意圖。

第2圖為先前技術另一薄膜晶片封裝之扇出佈局之示意圖。

第3圖至第7圖為不同實施例之薄膜晶片裝置之示意圖。

第8圖為一實施例之一線路扇出流程之示意圖。

30‧‧‧薄膜晶片裝置

300‧‧‧晶片

310‧‧‧薄膜

312、P₁ ’~P_p ’、Q₁ ’~Q_q ’、R₁ ’~Rr’‧‧‧外部引線黏接點

320、LQ₁ ~LQ_q ‧‧‧聯外線路

θ‧‧‧折角

302、P₁ ~P_p 、Q₁ ~Q_q 、R₁ ~R_r ‧‧‧聯外凸塊

VQ₁ ~VQ_q ‧‧‧虛擬聯外凸塊

SLQ₁ ~SLQ_q ‧‧‧線段

Claims (44)

1. 一種晶片線路扇出(fan out)方法，包含有：於一薄膜上安裝一晶片；於該薄膜上形成複數個外部引線黏接點(Outer Lead Bond，OLB)，其中該複數個外部引線黏接點係根據一凸塊對應順序來排列；於該晶片上形成複數個聯外凸塊(bump)，其中該複數個聯外凸塊係根據一凸塊排列順序來排列；以及形成複數條聯外線路，以將該複數個外部引線黏接點依據該凸塊對應順序來連接至該複數個聯外凸塊，其中該凸塊對應順序係不同於該凸塊排列順序，且該複數條聯外線路不交錯。
2. 如請求項1所述之晶片線路扇出方法，更包括於該晶片上形成一或多個虛擬聯外凸塊，以及形成該複數條聯外線路之步驟係包括形成該複數條線路當中之一或多者通過該一至多個虛擬聯外凸塊。
3. 如請求項1所述之晶片線路扇出方法，其中該複數條聯外線路當中至少之一者係先往晶片內部之方向延伸再往晶片外部之方向延伸。
4. 如請求項1所述之晶片線路扇出方法，其中該複數條聯外線路中 當中至少之一者係繞經該晶片之底部、頂部、與周圍當中至少之一者。
5. 如請求項1所述之晶片線路扇出方法，其中該複數個聯外線路當中每一者於該薄膜上之折角係皆大於一門檻角度。
6. 如請求項1所述之晶片線路扇出方法，其中該複數個聯外凸塊當中每一者係一電源聯外凸塊、一輸出訊號聯外凸塊與一輸入訊號聯外凸塊當中之一者。
7. 如請求項1所述之晶片線路扇出方法，其中該複數個聯外凸塊當中接近該晶片之第一側上之至少一者係連接至該複數個外部引線黏接點當中接近該晶片之第二側上之至少一者。
8. 如請求項1所述之晶片線路扇出方法，其中該複數個聯外凸塊當中接近該晶片之第一側上之至少一者係連接至該複數個外部引線黏接點當中接近該晶片之第一側上且於空間排列上不相對應之至少一者。
9. 一種薄膜晶片(Chip on Film，COF)裝置，包含有：一薄膜，包含有複數個外部引線黏接點(Outer Lead Bond，OLB)，該複數個外部引線黏接點根據一凸塊對應順序來排列； 一晶片，包含有複數個聯外凸塊(bump)，該複數個聯外凸塊根據一凸塊排列順序來排列；以及複數條聯外線路，用來將複數個外部引線黏接點依據該凸塊對應順序來連接至該複數個聯外凸塊，其中該凸塊對應順序係不同於該凸塊排列順序，且該複數條聯外線路不交錯。
10. 如請求項9所述之薄膜晶片裝置，其中該晶片更包括一或多個虛擬聯外凸塊，以及該複數條線路當中之一至多者係通過該一至多個虛擬聯外凸塊。
11. 如請求項9所述之薄膜晶片裝置，其中該複數條聯外線路當中至少之一者係先往晶片內部之方向延伸再往晶片外部之方向延伸。
12. 如請求項9所述之薄膜晶片裝置，其中該複數條聯外線路中當中至少之一者係繞經該晶片之底部、頂部與周圍當中之一者。
13. 如請求項9所述之薄膜晶片裝置，其中該複數個聯外線路當中之每一者於該薄膜上之折角皆大於一門檻角度。
14. 如請求項9所述之薄膜晶片裝置，其中該複數個聯外凸塊當中每一者係一電源聯外凸塊、一輸出訊號聯外凸塊與一輸入訊號 聯外凸塊當中之一者。
15. 如請求項9所述之薄膜晶片裝置，其中該複數個聯外凸塊當中接近該晶片之第一側上之至少一者係連接至該複數個外部引線黏接點當中接近該晶片之第二側上之至少一者。
16. 如請求項9所述之薄膜晶片裝置，其中該複數個聯外凸塊當中接近該晶片之第一側上之至少一者係連接至該複數個外部引線黏接點當中接近該晶片之第一側上且於空間排列上不相對應之至少一者。
17. 一種晶片線路扇出(fan out)方法，包含有：於一薄膜上安裝一晶片；於該薄膜上形成複數個外部引線黏接點(Outer Lead Bond，OLB)；於該晶片上形成複數個聯外凸塊(bump)；以及形成複數條聯外線路，以將該複數個外部引線黏接點分別連接至該複數個聯外凸塊，其中該複數條聯外線路當中至少之一者係將該複數個聯外凸塊當中之至少一者連接至該複數個外部引線粘接點當中於空間上排列不相對應之至少一者。
18. 一種薄膜晶片(Chip on Film，COF)裝置，包含有： 一薄膜，包含有複數個外部引線黏接點(Outer Lead Bond，OLB)；一晶片，包含有複數個聯外凸塊(bump)；以及複數條聯外線路，分別連接於該複數個外部引線黏接點與該複數個聯外凸塊之間，其中該複數個聯外凸塊當中之至少一者係被連接至該複數個外部引線粘接點當中於空間上排列不相對應之至少一者。
19. 如請求項1所述之晶片線路扇出方法，其中該複數個聯外凸塊包括第一組聯外凸塊與第二組聯外凸塊，該第一組聯外凸塊以第一方向排列於該晶片上，該第一組聯外凸塊以不同於該第一方向之一第二方向排列於該晶片上。
20. 如請求項19所述之晶片線路扇出方法，其中該第一方向與該晶片之一長邊相平行，該第二方向與該晶片之一短邊相平行。
21. 如請求項1所述之晶片線路扇出方法，其中該複數個聯外凸塊包括複數個聯外凸塊以與該晶片之一短邊相平行之方向排列於該晶片上。
22. 如請求項1所述之晶片線路扇出方法，其中該複數個聯外凸塊係包括至少一個第一聯外凸塊，設置於靠近該晶片之一側，以及該複數條聯外線路包括至少一條聯外線路分別從該至少一個第一 聯外凸塊延伸至該晶片之內部、該晶片相對於該側之另一側，以及該晶片之外部。
23. 如請求項22所述之晶片線路扇出方法，其中該至少一條聯外線路，在該晶片內部係不彎折。
24. 如請求項22所述之晶片線路扇出方法，其中該複數個聯外凸塊更包括至少一個第二聯外凸塊，設置於靠近該晶片相對於該側之另一側。
25. 如請求項1所述之晶片線路扇出方法，其中該複數條聯外線路於該晶片內部均不彎折。
26. 如請求項1所述之晶片線路扇出方法，其中該複數個聯外凸塊係包括至少一個第一聯外凸塊設置於靠近該晶片之一長邊，以及少一個第二聯外凸塊設置於靠近該晶片之一短邊。
27. 如請求項1所述之晶片線路扇出方法，其中該複數個聯外凸塊係包括一電源聯外凸塊、一輸出訊號聯外凸塊與一輸入訊號聯外凸塊當中之兩者以上。
28. 如請求項1所述之晶片線路扇出方法，其中該複數個聯外凸塊係包括至少一個第一聯外凸塊與至少一個第 二聯外凸塊設置於該至少第一聯外凸塊之一側，該至少一第一聯外凸塊與該至少一第二聯外凸塊以相同方向排列於該晶片之一邊，以及該複數條聯外線路包括至少該一條聯外線路用以連接該至少一個第二聯外凸塊，並分別從該至少一該第二聯外凸塊，在該晶片內部彎折，而延伸至該至少第一聯外凸塊之另一側、該晶片之該邊以及該晶片之外部。
29. 如請求項1所述之晶片線路扇出方法，其中該複數個聯外凸塊係包括至少一第一聯外凸塊與至少一第二聯外凸塊，分別設置於該晶片之相對兩邊。
30. 如請求項29所述之晶片線路扇出方法，其中該複數個聯外凸塊更包括至少一第三聯外凸塊設置於該晶片之該相對兩邊中間之一邊。
31. 如請求項1所述之晶片線路扇出方法，其中該複數個聯外凸塊係包括至少一第一聯外凸塊與至少一第二聯外凸塊，分別設置於該晶片之相鄰兩邊。
32. 如請求項9所述之薄膜晶片裝置，其中該複數個聯外凸塊包括第一組聯外凸塊與第二組聯外凸塊，該第一組聯外凸塊以第一方向排列於該晶片上，該第一組聯外凸塊以不同於該第一方向之一第 二方向排列於該晶片上。
33. 如請求項32所述之薄膜晶片裝置，其中該第一方向與該晶片之一長邊相平行，該第二方向與該晶片之一短邊相平行。
34. 如請求項9所述之薄膜晶片裝置，其中該複數個聯外凸塊包括複數個聯外凸塊以與該晶片之一短邊相平行之方向排列於該晶片上。
35. 如請求項9所述之薄膜晶片裝置，其中該複數個聯外凸塊係包括至少一個第一聯外凸塊，設置於靠近該晶片之一側，以及該複數條聯外線路包括至少一條聯外線路分別從該至少一個第一聯外凸塊延伸至該晶片之內部、該晶片相對於該側之另一側，以及該晶片之外部。
36. 如請求項35所述之薄膜晶片裝置，其中該至少一條聯外線路，在該晶片內部係不彎折。
37. 如請求項35所述之薄膜晶片裝置，其中該複數個聯外凸塊更包括至少一個第二聯外凸塊，設置於靠近該晶片相對於該側之另一側。
38. 如請求項9所述之薄膜晶片裝置，其中該複數條聯外線路於該晶 片內部均不彎折。
39. 如請求項9所述之薄膜晶片裝置，其中該複數個聯外凸塊係包括至少一個第一聯外凸塊設置於靠近該晶片之一長邊，以及少一個第二聯外凸塊設置於靠近該晶片之一短邊。
40. 如請求項9所述之薄膜晶片裝置，其中該複數個聯外凸塊係包括一電源聯外凸塊、一輸出訊號聯外凸塊與一輸入訊號聯外凸塊當中之兩者以上。
41. 如請求項9所述之薄膜晶片裝置，其中該複數個聯外凸塊係包括至少一個第一聯外凸塊與至少一個第二聯外凸塊設置於該至少第一聯外凸塊之一側，該至少一第一聯外凸塊與該至少一第二聯外凸塊以相同方向排列於該晶片之一邊，以及該複數條聯外線路包括至少該一條聯外線路用以連接該至少一個第二聯外凸塊，並分別從該至少一該第二聯外凸塊在該晶片內部彎折，而延伸至該至少第一聯外凸塊之另一側、該晶片之該邊以及該晶片之外部。
42. 如請求項9所述之薄膜晶片裝置，其中該複數個聯外凸塊係包括至少一第一聯外凸塊與至少一第二聯外凸塊，分別設置於該晶片之相對兩邊。
43. 如請求項42所述之薄膜晶片裝置，其中該複數個聯外凸塊更包括至少一第三聯外凸塊設置於該晶片之該相對兩邊中間之一邊。
44. 如請求項9所述之薄膜晶片裝置，其中該複數個聯外凸塊係包括至少一第一聯外凸塊與至少一第二聯外凸塊，分別設置於該晶片之相鄰兩邊。