TWI427743B - 電阻可變記憶體單元結構及方法 - Google Patents

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Description

電阻可變記憶體單元結構及方法
本發明一般而言係關於半導體記憶體裝置、方法及系統，且更特定而言係關於電阻可變記憶體單元結構及方法。
通常提供記憶體裝置作為電腦或其他電子裝置中之內部半導體積體電路。存在諸多不同類型之記憶體，其包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、快閃記憶體及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及導電橋接隨機存取記憶體(CBRAM)以及其他記憶體。
一PCRAM裝置之相變材料可以一非晶形較高電阻狀態或一晶體較低電阻狀態存在。可藉由向PCRAM單元施加能量源(諸如電流脈衝或光脈衝以及其他能量源)來更改該單元之電阻狀態。舉例而言，可藉由用一程式化電流加熱PCRAM單元來更改該單元之電阻狀態。此導致該PCRAM單元被程式化至一特定電阻狀態，該特定電阻狀態可對應於一資料狀態。PCRAM裝置亦可經組態以提供多位階儲存。亦即，儲存裝置可具有允許在一單個記憶體單元中之多位儲存之複數個離散及可識別狀態。
一RRAM裝置包括一可變電阻材料(諸如，一過渡金屬氧化物)，該可變電阻材料相依於向其施加之電壓而具有不同電阻。當向該可變電阻材料施加等於或大於一設定電壓之一電壓時，該可變電阻材料之電阻降低(例如，導通狀態)。當向該可變電阻材料施加等於或大於一重設電壓之一電壓時，該可變電阻材料之電阻增加(例如，關斷狀態)。對於電阻可變記憶體裝置(諸如，PCRAM及RRAM裝置)而言，大規模製造性及可靠性仍存在問題。
本文闡述電阻可變記憶體單元結構及方法。形成一電阻可變記憶體單元結構之若干方法包括：形成具有形成於一第一電極上方之一導通孔之一記憶體單元結構；在該第一電極及該導通孔之一壁上形成一電阻可變記憶體單元材料；在該電阻可變記憶體單元材料上形成一第一介電材料；移除該第一介電材料之一部分，以使得曝露該電阻可變記憶體單元材料之一部分；及在該電阻可變記憶體單元材料之一第一經曝露部分上形成一第二電極及在該電阻可變記憶體單元材料之一第二經曝露部分上形成第三電極。一或多個方法包括：在該第二電極、該第三電極及該第一介電材料之至少一部分上形成一間隔件材料；及藉由移除該第二電極與第三電極之間之該間隔件材料之至少一部分、該導通孔內之該第一介電材料之至少一部分及形成於該第一電極上之該電阻可變記憶體單元材料之至少一部分來形成一第一電阻可變記憶體單元結構及一第二電阻可變記憶體單元結構。
本發明之實施例提供各種益處，例如，與先前電阻可變記憶體單元結構相比，提供具有一減小的佔用面積之一間距加倍陣列。實施例亦提供與先前電阻可變記憶體單元結構相比產生一低切換電流之一記憶體單元結構以及其他益處。舉例而言，一或多項實施例之間距加倍垂直定向提供諸如平面橋接單元結構之先前記憶體單元方法之一可製造性替代形式。
如將瞭解，可添加、交換及/或去除本文各種實施例中所展示之元件以便提供本發明之若干額外實施例。另外，如將瞭解，該等圖中所提供之該等元件之比例及相對尺度意欲圖解說明本發明之該等實施例而不應視為具有一限制意義。
圖1A至圖1F圖解說明根據本發明之實施例與形成圖1G中所展示之電阻可變記憶體單元結構相關聯之製程步驟。圖1A至圖1G中所展示之記憶體單元結構包括一基底半導體結構，該基底半導體結構包括一基板102，該基板又包括形成於一介電材料104中之一導電觸點106。基板102可係一矽基板、絕緣體上覆矽(SOI)基板或藍寶石上覆矽(SOS)基板以及其他基板。介電材料104可係諸如二氧化矽(SiO2 )之氮化物或氧化物以及其他介電材料。舉例而言，導電觸點106可由鎢(W)或其他適合導電材料製成且可經由一遮蔽及蝕刻製程形成於介電層104中。
該結構包括形成於一底部電極(BE)108上方之一導通孔116。在此實例中，穿過一介電材料114形成導通孔116以曝露底部電極108之頂部表面且可將導通孔116稱為一接觸孔116。在一或多項實施例中，導通孔116具有不大於20奈米(nm)之一直徑。然而，實施例並不限於導通孔116之一特定直徑，該導通孔可藉由遮蔽及蝕刻以及其他適合製程形成。儘管圖1A至圖1F中所闡述之實例係關於一環狀導通孔，但實施例並不限於此。舉例而言，導通孔116可係各種不同形狀且可係與其相關聯之各種不同縱橫比。
底部電極108係形成於一介電材料112(諸如，二氧化矽)中，且可由各種導電材料或複合結構(舉例而言，包括鎢、TiN(氮化鈦)、TaN(氮化鉭)、銥、鉑、釕及/或銅)製成。如本文進一步所闡述，底部電極108可充當兩個不同電阻可變記憶體單元(例如，PCRAM單元、CBRAM單元或RRAM單元以及其他電阻可變記憶體單元)之一共同底部電極。底部電極108係形成於導電觸點104上。儘管圖1A至圖1G中未展示，但觸點106可耦合至對應於一特定記憶體單元之一存取裝置(例如，一存取電晶體)。
圖1B圖解說明形成於圖1A中所圖解說明之結構上之一電阻可變材料118。因此，材料118係形成於底部電極108、導通孔116之壁及介電材料114之經曝露部分上方。如熟習此項技術者將瞭解，可使用諸如原子層沈積(ALD)或化學氣相沈積(CVD)之技術以及其他方法來形成(例如，沈積)材料118。在某些實施例中，將材料118沈積成不大於約5 nm之一厚度。在各種實施例中，材料118之厚度係1 nm至5 nm。
在其中電阻可變記憶體單元結構係一相變記憶體單元結構之實施例中，可將材料118稱為一相變材料118。在此等實施例中，相變材料118可係諸如一鍺-銻-碲(GST)材料(例如，諸如Ge2 Sb2 Te5 、Ge1 Sb2 Te4 、Ge1 Sb4 Te7 等之一Ge-Sb-Te材料)之一相變硫族化物合金。如本文所使用，帶連字符之化學組成符號指示包括於一特定混合物或化合物中之元素，且意欲表示涉及所指示元素之所有化學計量。其他相變材料可包括以下合金：Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt，以及各種其他相變材料。
在其中電阻可變記憶體單元結構係一電阻式隨機存取記憶體單元結構之實施例中，材料118可係一過渡金屬氧化物(Mx Oy )材料，其中，舉例而言，金屬(M)係鎳、鈮、鈦、鋯、鉿、鈷、鐵、銅或鉻。在此等實施例中，舉例而言，材料118亦可係一硫族化物材料或鈣鈦礦材料。
在其中電阻可變記憶體單元結構係一導電橋接隨機存取記憶體單元結構之實施例中，舉例而言，材料118可係諸如一硫族化物材料之一電解質材料。該硫族化物材料可係硫化鍺、硒化鍺、氧化鎢或硫化銅以及其他電解質材料。
圖1C圖解說明形成於圖1B中所展示之結構上之一介電材料120。舉例而言，介電材料120可係在約450℃以下之一溫度下沈積之一低溫氧化物或氮化物材料。介電材料120係形成於電阻可變材料118上且填充導通孔116。
圖1D圖解說明在移除介電材料120之一部分及電阻可變材料118之一部分之後的圖1C中所展示之結構。作為一實例，可經由化學機械平坦化(CMP)來移除材料118及材料120之經移除部分。在圖1D中所圖解說明之實施例中，將該結構平坦化至介電材料114之表面。因此，位於導通孔116內之電阻可變材料118之一經曝露經平坦化上部表面具有一環形形狀。亦即，材料118之上部表面圍繞形成於導通孔116中之介電材料120之經平坦化上部表面具有一弓形形狀。
圖1E圖解說明在形成一第一頂部電極(TE)122-1及一第二頂部電極122-2之後的圖1D中所展示之結構。頂部電極122-1/122-2係形成於電阻可變材料118之經曝露部分上。在此實例中，頂部電極122-1/122-2經形成以使得該等頂部電極中之每一者之一邊緣部分與導通孔116內之介電材料120之經平坦化表面重疊。頂部電極122-1/122-2亦經形成以使得其亦與介電材料114重疊；然而，實施例並不限於頂部電極與介電材料114重疊。頂部電極122-1/122-2可由各種導電材料或複合結構(舉例而言，包括鎢、TiN(氮化鈦)、TaN(氮化鉭)、銥、鉑、釕及/或銅)製成。在一或多項實施例中，底部電極108及頂部電極122-1/122-2可係不對稱。舉例而言，底部電極108可由不同於頂部電極122-1及頂部電極122-2中之一者或兩者之一材料製成。
圖1F圖解說明在上面形成一間隔件材料124之後的圖1E中所展示之結構。間隔件材料124可係諸如二氧化矽之氧化物材料或其他適合介電材料。
圖1G圖解說明在移除電極122-1與電極122-2之間之間隔件材料124之至少一部分、導通孔116內之介電材料120之至少一部分及形成於底部電極108上之電阻可變材料118之至少一部分之後的圖1F中所展示之結構。圖1H圖解說明圖1G中所圖解說明之記憶體單元結構之一俯視圖。在此實例中，該結構已經圖案化且使用一乾式蝕刻製程來形成一開口125且亦形成分用一共同底部電極108之兩個不同電阻可變記憶體單元結構(例如，PCRAM、CBRAM或RRAM結構)。
舉例而言，一第一記憶體單元結構包括位於底部電極108與頂部電極122-1之間之垂直定向的電阻可變材料118-1，且一第二記憶體單元結構包括位於底部電極108與頂部電極122-2之間之垂直定向的電阻可變材料118-2。如圖1G中所圖解說明，間隔件材料124-1係形成於介電材料120-1上及頂部電極122-1之邊緣上，且間隔件材料124-2係形成於介電材料120-2上及頂部電極122-2之邊緣上。
電阻可變材料118-1及118-2各自具有與一各別頂部電極122-1及122-2接觸之一弓形頂部表面及與底部電極108接觸之一非弓形底部表面。材料118-1及118-2之非弓形部分對應於位於該蝕刻製程之後導通孔116中剩餘之各別介電材料120-1及120-2下面之部分。因此，材料118-1及118-2之弓形部分係指位於介電材料114與各別介電材料120-1及120-2之間之區域。因此，在各種實施例中，第一垂直定向的電阻可變材料及第二垂直定向的電阻可變材料118-1及118-2之弓形部分位於距彼此不多於20 nm之一距離處(例如，在其中導通孔116之直徑不大於20 nm之實施例中)。
根據本文所闡述之實施例形成記憶體單元結構可針對一單個接觸孔(例如，導通孔116)提供兩個記憶體單元，與可針對一特定接觸孔提供一單個記憶體單元之先前方法相比，此可藉由提供間距加倍來增加記憶體密度。舉例而言，電阻可變單元材料(例如，118-1及118-2)之垂直定向亦可提供與諸如一平面橋接單元方法之先前方法相比增加的記憶體密度。
另外，與先前方法相比，本文所闡述之實施例可提供電阻可變材料之一減少的橫截面積，此可提供一低切換電流。根據本發明之一或多項實施例形成電阻可變記憶體單元結構亦可避免對記憶體單元結構之蝕刻損害。
在各種實施例中，與圖1F至圖1H相關聯之處理係可選的。舉例而言，圖1E中所展示之結構可表示可獨立操作之兩個電阻可變記憶體單元。因此，在一或多項實施例中，間隔件材料124之形成及蝕刻至底部電極108係可選的。
熟習此項技術者將瞭解包括諸如圖1E及圖1G中所圖解說明之彼等記憶體單元結構之記憶體單元結構的一電阻可變記憶體單元陣列將包括額外記憶體組件。舉例而言，一PCRAM及/或RRAM陣列可包括形成於基板102上之存取裝置(例如，存取電晶體)。舉例而言，底部電極108可耦合至一存取裝置(例如，經由接觸插頭106耦合至一源極或汲極區域)且頂部電極122-1及122-2可耦合至一或多個位元線(例如，經由接觸插頭)。
本文闡述電阻可變記憶體單元結構及方法。形成一電阻可變記憶體單元結構之若干方法包括：形成具有形成於一第一電極上方之一導通孔之一記憶體單元結構；在該第一電極及該導通孔之一壁上形成一電阻可變記憶體單元材料；在該電阻可變記憶體單元材料上形成一第一介電材料；移除該第一介電材料之一部分以使得曝露該電阻可變記憶體單元材料之一部分；在該電阻可變記憶體單元材料之一第一經曝露部分上形成一第二電極及在該電阻可變記憶體單元材料之一第二經曝露部分上形成第三電極；在該第二電極、該第三電極及該第一介電材料之至少一部分上形成一間隔件材料及藉由移除該第二電極與第三電極之間之該間隔件材料之至少一部分、該導通孔內之該第一介電材料之至少一部分及形成於該第一電極上之該電阻可變記憶體單元材料之至少一部分來形成一第一電阻可變記憶體單元結構及一第二電阻可變記憶體單元結構。
儘管本文已圖解說明及闡述了特定實施例，但熟習此項技術者將瞭解，經計算以達成相同結果之一配置可替代所展示之特定實施例。本發明意欲涵蓋本發明各種實施例之修改或變化。應理解，已以一說明性方式而非一限定性方式作出以上闡述。在審閱以上闡述後，熟習此項技術者將明瞭以上實施例之組合及本文未特定闡述之其他實施例。本發明各種實施例之範疇包括其中使用以上結構及方法之其他應用。因此，本發明各種實施例之範疇應參考隨附申請專利範圍連同此等申請專利範圍授權給其的等效物之全部範圍一起來確定。
在前述實施方式中，出於簡化本發明之目的，將各種特徵一起編組於一單項實施例中。不應將本發明之此方法解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中更多之特徵之一意圖。而是，如以下專利申請範圍反映：發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，將以下申請專利範圍併入實施方式中，其中每一請求項獨立地作為一單獨實施例。
102．．．基板
104．．．介電材料
106．．．導電觸點
108．．．底部電極
112．．．介電材料
114．．．介電材料
116．．．導通孔
118．．．電阻可變材料
118-1．．．垂直定向的電阻可變材料
118-2．．．垂直定向的電阻可變材料
120．．．介電材料
120-1．．．介電材料
120-2．．．介電材料
122-1．．．第一頂部電極
122-2．．．第二頂部電極
124．．．間隔件材料
124-1．．．間隔件材料
124-2．．．間隔件材料
125．．．開口
圖1A至圖1G圖解說明根據本發明之實施例與形成一電阻可變記憶體單元結構相關聯之製程步驟；及
圖1H圖解說明圖1G中所圖解說明之記憶體單元結構之一俯視圖。
102．．．基板
104．．．介電材料
106．．．導電觸點
108．．．底部電極
112．．．介電材料
114．．．介電材料
118-1．．．垂直定向的電阻可變材料
118-2．．．垂直定向的電阻可變材料
120-1．．．介電材料
120-2．．．介電材料
122-1．．．第一頂部電極
122-2．．．第二頂部電極
124-1．．．間隔件材料
124-2．．．間隔件材料
125．．．開口

Claims (27)

  1. 一種形成一記憶體單元之方法，其包含：在一第一電極及一導通孔之一壁上形成一電阻可變記憶體單元材料；在該電阻可變記憶體單元材料上形成一第一介電材料；移除該第一介電材料之一部分，以使得曝露該電阻可變記憶體單元材料之一部分；及在該電阻可變記憶體單元材料之一第一經曝露部分上形成一第二電極及在該電阻可變記憶體單元材料之一第二經曝露部分上形成第三電極。
  2. 如請求項1之方法，其中該方法包括在該第二電極、該第三電極及該第一介電材料之至少一部分上形成一間隔件材料。
  3. 如請求項2之方法，其中該方法包括移除該第二電極與第三電極之間之該間隔件材料之至少一部分、該導通孔內之該第一介電材料之至少一部分及形成於該第一電極上之該電阻可變記憶體單元材料之至少一部分，以形成一第一電阻可變記憶體單元結構及一第二電阻可變記憶體單元結構。
  4. 如請求項3之方法，其中形成該第一電阻可變記憶體單元結構及該第二電阻可變記憶體單元結構包括：形成對應於該第一電阻可變記憶體單元結構之一第一弓形電阻可變區域及對應於該第二電阻可變記憶體單元結構之一第二弓形電阻可變區域。
  5. 如請求項1之方法，其包括形成該電阻可變記憶體單元材料以使得其具有不大於5奈米之一厚度。
  6. 如請求項1之方法，其中形成該電阻可變記憶體單元材料包括：使用原子層沈積來沈積該電阻可變記憶體單元材料。
  7. 如請求項1之方法，其中形成該電阻可變記憶體單元材料包括：使用化學氣相沈積來沈積該電阻可變記憶體單元材料。
  8. 如請求項1之方法，其包括形成不同於該第二電極及該第三電極中之至少一者之一材料之該第一電極。
  9. 如請求項1之方法，其包括在於該第一電極及該導通孔之該壁上形成該電阻可變記憶體單元材料之前穿過一第二介電材料至該第一電極形成該導通孔。
  10. 如請求項9之方法，其中移除該第一介電材料之該部分包括：向下平坦化該半導體結構之一上部表面至該第二介電材料。
  11. 如請求項1之方法，其包括形成該第二電極及該第三電極以使得每一者之一部分與形成於該導通孔中之該第一介電材料重疊。
  12. 一種形成一記憶體單元之方法，其包含：形成具有形成於一第一電極上方之一導通孔之一記憶體單元結構；在該第一電極上及在該導通孔之若干壁上形成一相變材料以使得在該導通孔之該等壁之間保持一間隙；在該相變材料上形成一第一介電材料；移除該第一介電材料之一部分以使得曝露該相變材料之一部分且使得該第一介電材料僅保持於該間隙中；在該相變材料之一第一經曝露部分上形成一第二電極且在該相變材料之一第二經曝露部分上形成第三電極；在該第二電極、該第三電極及位於該間隙中之該第一介電材料之至少一部分上形成一間隔件材料；及移除該第二電極與第三電極之間之該間隔件材料之至少一部分、該導通孔內之該第一介電材料之至少一部分及形成於該第一電極上之該相變材料之至少一部分，以使得形成一第一相變記憶體單元結構及一第二相變記憶體單元結構。
  13. 如請求項12之方法，其中移除該第二電極與第三電極之間之該間隔件材料之該至少一部分、該導通孔內之該第一介電材料之該至少一部分及該相變材料之該至少一部分形成對應於該第一相變記憶體單元結構之一弓形相變區域及對應於該第二相變記憶體單元結構之一弓形相變區域，其中該第一電極為該第一相變記憶體單元結構及該第二相變記憶體單元結構共有。
  14. 如請求項12之方法，其中形成該第一介電材料包括沈積一低溫氧化物材料。
  15. 如請求項12之方法，其包括形成該第二電極及第三電極以使得其與位於該間隙中之該介電材料重疊。
  16. 如請求項12之方法，其包括執行一乾式蝕刻以移除該第二電極與第三電極之間之該間隔件材料之該至少一部分、該導通孔內之該第一介電材料之該至少一部分及形成於該第一電極上之該相變材料之該至少一部分。
  17. 一種電阻可變記憶體單元結構，其包含：一第一電極，其為一第一電阻可變記憶體單元及一第二電阻可變記憶體單元共有；一第一垂直定向的電阻可變材料，其具有與一第二電極接觸之一弓形頂部表面及與該第一電極接觸之一非弓形底部表面；及一第二垂直定向的電阻可變材料，其具有與一第三電極接觸之一弓形頂部表面及與該第一電極接觸之一非弓形底部表面。
  18. 如請求項17之電阻可變記憶體單元結構，其中該第一垂直定向的電阻可變材料及該第二垂直定向的電阻可變材料之一弓形部分位於一第一介電材料與一第二介電材料之間。
  19. 如請求項18之電阻可變記憶體單元結構，其中該第一垂直定向的電阻可變材料之該弓形部分位於距該第二垂直定向的電阻可變材料之該弓形部分不多於20奈米之一距離處。
  20. 如請求項18之電阻可變記憶體單元結構，其中該第二電極與該第一介電材料及該第二介電材料之一部分重疊。
  21. 如請求項18之電阻可變記憶體單元結構，其中一間隔件材料係形成於該第一介電材料上及該第二電極之一邊緣與該第三電極之一邊緣上。
  22. 如請求項17之電阻可變記憶體單元結構，其中該第一電極係由不同於該第二電極及該第三電極中之至少一者之一材料製成。
  23. 如請求項17之電阻可變記憶體單元結構，其中該電阻可變材料具有不大於5奈米之一厚度。
  24. 如請求項17之電阻可變記憶體單元結構，其中該第二電極係一第一相變記憶體單元之頂部電極，該第三電極係一第二相變記憶體單元之頂部電極，且該第一電極係為該第一相變記憶體單元及第二相變記憶體單元共有之一底部電極。
  25. 如請求項17之電阻可變記憶體單元結構，其中該第一垂直定向的電阻可變材料及該第二垂直定向的電阻可變材料之該弓形頂部表面係一經平坦化表面。
  26. 如請求項17之電阻可變記憶體單元結構，其中該第一電極係形成於一導電觸點上。
  27. 一種電阻可變記憶體單元陣列，其具有根據一方法形成之至少一第一電阻可變記憶體單元結構及一第二電阻可變記憶體單元結構，該方法包含：形成具有形成於一第一電極上方之一導通孔之一記憶體單元結構；在該第一電極及該導通孔之一壁上形成一電阻可變記憶體單元材料；在該電阻可變記憶體單元材料上形成一第一介電材料；移除該第一介電材料之一部分以使得曝露該電阻可變記憶體單元材料之一部分；在該電阻可變記憶體單元材料之一第一經曝露部分上形成一第二電極及在該電阻可變記憶體單元材料之一第二經曝露部分上形成第三電極；在該第二電極、該第三電極及該第一介電材料之至少一部分上形成一間隔件材料；及藉由移除該第二電極與第三電極之間之該間隔件材料之至少一部分、該導通孔內之該第一介電材料之至少一部分及形成於該第一電極上之該電阻可變記憶體單元材料之至少一部分來形成該第一電阻可變記憶體單元結構及該第二電阻可變記憶體單元結構。
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