JP2023549775A - ハイブリッド不揮発性メモリ・セル - Google Patents
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Abstract
不揮発性メモリ構造および製造方法は、第１の端子と第２の端子との間に第１のメモリ素子および第２のメモリ素子を含むことができる。第１のメモリ素子および第２のメモリ素子は、第１の端子と第２の端子との間で互いに並列であってもよい。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
Description
本発明は、不揮発性メモリに関し、より詳細には、ニューロモーフィック・コンピューティングのためのメムリスティブ・デバイス（memristive device）に関する。
「機械学習」は、データから学習する電子システムの主要な機能を広く説明するために使用される。加速機械学習および認知科学において、人工ニューラルネットワーク（ＡＮＮ）は、動物、特に脳の生物学的神経回路網に着想を得た統計的学習モデルのファミリーである。ＡＮＮは、多数の入力に依存し、一般に知られていないシステムおよび機能を推定または近似するために使用することができる。ＡＮＮアーキテクチャ、ニューロモーフィック・マイクロチップ、および超高密度不揮発性メモリは、クロスバー・アレイとして知られる高密度、低コストの回路アーキテクチャから形成することができる。基本的なクロスバー・アレイ構成は、１組の導電性行ワイヤと、１組の導電性行ワイヤと交差するように形成された１組の導電性列ワイヤとを含む。２組のワイヤ間の交点は、薄膜材料から形成することができる、いわゆるクロスポイント・デバイスによって分離される。クロスポイント・デバイスは、いわゆるメムリスティブ・デバイスとして実装することができる。メムリスティブ・デバイスの特性には、不揮発性、可変抵抗値を記憶する能力、および電流パルスまたは電圧パルスを使用して抵抗を増減させる能力が含まれる。
不揮発性メモリ構造は、第１のメモリ素子と、第２のメモリ素子と、頂部コンタクトと、底部コンタクトとを含むことができる。頂部コンタクトおよび底部コンタクトは、各メモリ素子の一部と接触することができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落０００３の実施形態の不揮発性メモリ構造は、セット動作およびリセット動作に対して異なるコンダクタンス変化を有する第１のメモリ素子および第２のメモリ素子を含むことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落０００３の実施形態の不揮発性メモリ構造は、異なるタイプのメムリスティブ・メモリである第１のメモリ素子と第２のメモリ素子を含むことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落０００３の実施形態の不揮発性メモリ構造は、相変化メモリである第１のメモリ素子と、抵抗変化型メモリ（resistive random-access memory）である第２のメモリ素子とを含むことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落０００３の実施形態の不揮発性メモリ構造は、第１のメモリ素子と第２のメモリ素子の状態の組合せであってもよい。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
不揮発性メモリ構造は、第１の端子と第２の端子との間に第１のメモリ素子、第２のメモリ素子を含むことができる。第１のメモリ素子および第２のメモリ素子は、第１の端子と第２の端子との間で互いに並列であってもよい。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落０００８の実施形態の不揮発性メモリ構造は、セット動作およびリセット動作に対して異なるコンダクタンス変化を有する第１のメモリ素子と第２のメモリ素子を含むことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落０００８の実施形態の不揮発性メモリ構造は、異なるタイプのメムリスティブ・メモリである第１のメモリ素子と第２のメモリ素子を含むことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落０００８の実施形態の不揮発性メモリ構造は、相変化メモリである第１のメモリ素子と、抵抗変化型メモリである第２のメモリ素子とを含むことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落０００８の実施形態の不揮発性メモリ構造は、第１のメモリ素子と第２のメモリ素子の状態の組合せであってもよい。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
不揮発性メモリ構造は、互いに並列な第１のメモリ素子、第２のメモリ素子を含むことができる。第１のメモリ素子は、第１のタイプのメモリスタであってもよく、第２のメモリ素子は、第２のタイプのメモリスタであってもよい。不揮発性メモリ構造の状態は、第１のメモリ素子と第２のメモリ素子の状態の組合せであってもよい。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落００１３の実施形態の不揮発性メモリ構造は、セット動作およびリセット動作に対して異なるコンダクタンス変化を有する第１のメモリ素子と第２のメモリ素子を含むことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落００１３の実施形態の不揮発性メモリ構造は、異なるタイプのメムリスティブ・メモリである第１のメモリ素子と第２のメモリ素子を含むことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落００１３の実施形態の不揮発性メモリ構造は、相変化メモリである第１のメモリ素子と、抵抗変化型メモリである第２のメモリ素子とを含むことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
不揮発性メモリ構造は、第１のメモリ素子と、第２のメモリ素子と、頂部コンタクトと、底部コンタクトとを含むことができる。頂部コンタクトおよび底部コンタクトは、各メモリ素子の一部と接触することができる。第１のメモリ素子は、第２のメモリ素子を取り巻くことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落００１７の実施形態の不揮発性メモリ構造は、セット動作およびリセット動作に対して異なるコンダクタンス変化を有する第１のメモリ素子と第２のメモリ素子を含むことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落００１７の実施形態の不揮発性メモリ構造は、異なるタイプのメムリスティブ・メモリである第１のメモリ素子と第２のメモリ素子を含むことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落００１７の実施形態の不揮発性メモリ構造は、相変化メモリである第１のメモリ素子と、抵抗変化型メモリである第２のメモリ素子とを含むことができる。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
段落００１７の実施形態の不揮発性メモリ構造は、第１のメモリ素子と第２のメモリ素子の状態の組合せであってもよい。これにより、ハイブリッド不揮発性メモリ構造が、各メモリ素子のコンダクタンスの組合せとして値を記憶することが可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
不揮発性メモリ構造を形成する方法は、第１のメモリ材料スタックからハイブリッド・セルをパターニングすることを含むことができる。本方法は、ハイブリッド・セルの第１のメモリ材料スタックの一部を除去することを含むことができる。本方法は、第１のメモリ材料スタックの除去された部分によって作成された領域に第２のメモリ材料スタックを形成することを含むことができる。これにより、各メモリ素子のコンダクタンスの組合せとして値を記憶するハイブリッド不揮発性メモリ構造の形成が可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
本方法は、第１のメモリ素子と第２のメモリ素子が異なるタイプのメムリスティブ・メモリであることをさらに含むことができる。これにより、各メモリ素子のコンダクタンスの組合せとして値を記憶するハイブリッド不揮発性メモリ構造の形成が可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
本方法は、第１のメモリ素子が相変化メモリであり、第２のメモリ素子が抵抗変化型メモリであることをさらに含むことができる。これにより、各メモリ素子のコンダクタンスの組合せとして値を記憶するハイブリッド不揮発性メモリ構造の形成が可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
本方法は、ハイブリッド・セルおよびハイブリッド・セルを取り巻くＩＬＤの上に共形層を堆積することをさらに含むことができる。本方法は、ハイブリッド・セルを取り巻き、ハイブリッド・セルの上方に位置するＩＬＤの側壁にスペーサを形成する共形層に対して異方性エッチングを行うことをさらに含むことができる。本方法は、スペーサの下に位置しない第１のメモリ材料スタックを除去することをさらに含むことができる。これにより、各メモリ素子のコンダクタンスの組合せとして値を記憶するハイブリッド不揮発性メモリ構造の形成が可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
本方法は、ハイブリッド・セルの上に共形層を堆積させることをさらに含むことができる。本方法は、共形層の異方性エッチングを行って、第１のメモリ材料スタックの垂直側壁に沿ってスペーサを作成することをさらに含むことができる。本方法は、第１のメモリ材料スタックの除去された部分の残りの領域に第２のメモリ材料スタックを堆積させることをさらに含むことができる。これにより、各メモリ素子のコンダクタンスの組合せとして値を記憶するハイブリッド不揮発性メモリ構造の形成が可能になり、それによって、セットおよびリセットのコンダクタンス・パラメータのより良好な調整が可能になり得る。
図の要素は、必ずしも縮尺通りではなく、本発明の特定のパラメータを描写することを意図したものではない。説明を明確かつ容易にするために、要素の寸法は誇張されている場合がある。正確な寸法については、詳細な説明を参照されたい。図面は、本発明の典型的な実施形態のみを示すことが意図されており、したがって、本発明の範囲を限定するものとみなされるべきではない。図面において、同様の番号は同様の要素を表す。
次に、例示的な実施形態が示されている添付の図面を参照して、例示的な実施形態について本明細書でより完全に説明する。しかしながら、本開示は、多くの異なる形態で具現化されてもよく、本明細書に記載される例示的な実施形態に限定されると解釈されるべきではない。むしろ、これらの例示的な実施形態は、本開示が徹底的かつ完全であり、本開示の範囲を当業者に伝えるように提供される。説明において、よく知られている特徴および技術の詳細は、提示された実施形態を不必要に曖昧にすることを避けるために省略されることがある。
以下の説明の目的のために、「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」、およびそれらの派生語などの用語は、図面において方向付けられるような、開示された構造および方法に関連するものとする。「の上方に（above）」、「上にある（overlying）」、「の上に（atop）」、「上に（on top）」、「上に位置する（positioned on）」または「の上に位置する（positioned atop）」などの用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在し、界面構造などの介在要素が第１の要素と第２の要素との間に存在してもよいことを意味する。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、２つの要素の界面において中間の導電層、絶縁層または半導体層なしに接続されることを意味する。
本発明の実施形態の提示を不明瞭にしないために、以下の詳細な説明では、当技術分野で知られているいくつかの処理ステップまたは動作は、提示および例示のために一緒に組み合わされていることがあり、場合によっては、詳細に説明されていないことがある。他の事例では、当技術分野で知られているいくつかの処理ステップまたは動作は、全く説明されないことがある。以下の説明は、むしろ、本発明の様々な実施形態の特有の特徴または要素に焦点を当てていることを理解されたい。
アナログ・コンピューティングは、メモリ・デバイスのコンダクタンスの範囲として情報を記憶するメモリスタなどのメモリ・デバイスを使用する。好ましいシナリオでは、メモリ・デバイスのセット動作およびリセット動作は緩やかであり、より好ましくは、セット動作およびリセット動作はミラーリングされ／可逆的である（例えば、１つのセット・パルスおよび１つのリセット・パルスは同じコンダクタンス値に戻る）。相変化材料（ＰＣＭ）を使用するメモリ・デバイスは、セット動作中に緩やかなコンダクタンス変化を示し、リセット動作中に急激な変化を有することがある。逆に、抵抗変化型メモリ（ＲｅＲＡＭ）を使用するメモリ・デバイスは、セット動作中にコンダクタンスの急激な変化を示し、リセット動作中に緩やかな変化を示すことがある。
図１は、例示的な実施形態による、ハイブリッド・メモリ構造の構成に対する電気回路図を示す。ハイブリッド・メモリ構造は、第１のメモリ素子１０および第２のメモリ素子２０を含む。このようなハイブリッド・メモリ構造において、第１のメモリ素子１０は、ＰＣＭデバイスなどの、リセット動作中に急激なコンダクタンス変化を有する（例えば、コンダクタンスが最小コンダクタンス付近まで急激に低下する）メモリスタであってもよい。このようなハイブリッド・メモリ構造において、第２メモリ素子２０は、ＲｅＲＡＭデバイスなどの、セット動作中に急激なコンダクタンス変化を有するメモリスタであってもよい。このようなデバイスを並列に接続することによって、ハイブリッド・セルの組み合わされた動作は、回路の並列素子のコンダクタンスの和が（急激な変化とは対照的に）緩やかな変化を受ける素子によって支配されるため、緩やかなコンダクタンス変化を示す。このようなハイブリッド・メモリ・セルでは、第１のメモリ素子１０および第２のメモリ素子２０は、第１のメモリ素子１０と第２のメモリ素子２０が単一のメモリ・セルとして機能し、かつ電気的に分離不可能となるように、共通の読取りおよび接地電極またはコンタクト（例えば、同じ頂部コンタクトおよび同じ底部コンタクト）を共有することができる。さらに、ハイブリッド・メモリ・セルは、メモリ・セルの状態（例えば、アナログ値）を、第１のメモリ素子１０と第２のメモリ素子２０の状態の組合せとして記憶することができる。
図２は、例示的な実施形態による、第１のメモリ素子および第２のメモリ素子を有する改善されたメモリ構造の構成を形成する方法を示す。ステップＳ１０１を参照すると、ハイブリッド・セルのフットプリントは、第１のメモリ用の材料スタックからパターニングされてもよい。このステップの例示的な実施形態は、図３、図４（Ａ）および図４（Ｂ）、図５（Ａ）および図５（Ｂ）、図６（Ａ）および図６（Ｂ）に視覚的に描かれている。描かれている例示的な実施形態は、ＲｅＲＡＭ用の材料スタックとしての材料スタックを示すが、これは逆に、材料スタックとしてＰＣＭ材料を用いて行うことが可能である。加えて、例示的な実施形態は、ハイブリッド・セルの上面図に対して円形の形状を描いているが、パターニング技術によって形成することができる任意の形状を選択することができる。
ステップＳ１０２を参照すると、第１の材料スタックの一部を除去して、第１のメモリ素子を形成することができる。このステップの例示的な実施形態が、図７（Ａ）および図７（Ｂ）、図８（Ａ）および図８（Ｂ）、図９（Ａ）および図９（Ｂ）に視覚的に描かれている。描かれている例示的な実施形態は、ハイブリッド・セルの周辺部の周りに位置する第１のメモリ素子の配置を示すが、ハイブリッド・セルの様々な形状内の他の幾何学的形状または配置が使用されてもよい。
ステップＳ１０３を参照すると、第１の材料スタックから除去された領域に第２のメモリ素子が形成されてもよく、頂部コンタクトが形成されてもよい。このステップの例示的な実施形態が、図１０（Ａ）および図１０（Ｂ）、図１１（Ａ）および図１１（Ｂ）、図１２（Ａ）および図１２（Ｂ）に視覚的に描かれている。
図３は、例示的な実施形態による、メモリ構造の第１のメモリ素子用の第１の材料スタックの断面図を示す。材料スタックは、Ｍｘ層１００と、底部電極１１０と、電解質１２０と、ＲｅＲＡＭ電極層１３０と、ハードマスク１４０とを含む。Ｍｘ層１００は、半導体構造体に含まれる他の論理デバイスへの接続を含むことができる、ハイブリッド素子の下の配線層であってもよい。
底部電極１１０とＲｅＲＡＭ電極層１３０は、同じ導電性材料または異なる導電性材料から形成されてもよい。底部電極１１０およびＲｅＲＡＭ電極層１３０は、例えば、Ａｌ、Ｗ、Ｃｕ、ＴｉＮ、ＴａＮ、または他の適切な材料などの低抵抗金属を含むことができる。
電解質１２０は、例えば、ＴｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＭｎＯ２または他の金属酸化物などの金属酸化物を含む。電解質１２０は、例えば、厚さが２～５ｎｍと薄く、底部電極１１０またはＲｅＲＡＭ電極層１３０が活性化されたときに、電解質１２０を通しての伝導を選択的に可能にする。電解質１２０が金属酸化物を含む場合、底部電極１１０またはＲｅＲＡＭ電極層１３０は、Ｐｔ、ＴｉＮ、ＴｉＡｌＣ、ＴｉＣ、Ｔｉなどの、電解質１２０に隣接する酸素捕捉材料層（oxygen scavenging material layer）を含むことができる。底部電極１１０またはＲｅＲＡＭ電極層１３０に印加される電圧は、電解質１２０の絶縁破壊を引き起こし、電解質１２０をより導電性にする（またはより導電性でなくする）ことによって、底部電極１１０とＲｅＲＡＭ電極層１３０との間の抵抗を調整する。電圧は、ミリボルト～数ボルト（例えば、３または４ボルト）を含むことができる。
ハードマスク１４０に適切な材料には、窒化ケイ素（ＳｉｘＮｙ）、酸窒化ケイ素（ＳｉＯＮ）、および／もしくは炭窒化ケイ素（ＳｉＣＮ）などの選択的に除去することができる材料、ならびに／または酸化ケイ素（ＳｉＯｘ）などの酸化物材料が含まれるが、これらに限定されない。
図４（Ａ）および図４（Ｂ）は、メモリ構造の第１のメモリ素子用の第１の材料スタックからメモリ・セルをパターニングして、パターニングされた底部電極１１２、パターニングされた電解質１２２、パターニングされたＲｅＲＡＭ電極１３２、およびパターニングされたハードマスク１４２を作成した断面図および平面図をそれぞれ示す。層状構造の除去は、ハードマスク１４０の上にリソグラフィマスクをパターニングし、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングを行って、リソグラフィマスクのパターニングされていない部分の下の底部電極１１０、電解質１２０、ＲｅＲＡＭ電極層１３０、およびハードマスク１４０から材料を除去し、Ｍｘ層１００の頂部またはその付近で停止させることによって行うことができる。
図５（Ａ）および図５（Ｂ）は、メモリ・セルを分離するための層間誘電体（ＩＬＤ）１５０を形成した断面図および平面図をそれぞれ示す。適切なＩＬＤ材料には、酸化ケイ素（ＳｉＯｘ）、ＳｉＯＣＨなどの酸化物低κ材料、または例えば２．７未満の誘電率κを有する酸化物超低κ層間誘電体（ＵＬＫ－ＩＬＤ）材料、あるいはその組合せが含まれるが、これらに限定されない。比較すると、二酸化ケイ素（ＳｉＯ２）は、誘電率κの値が３．９である。適切な超低κ誘電体材料には、多孔質有機ケイ酸塩ガラス（ｐＳｉＣＯＨ）が含まれるが、これに限定されない。ＣＶＤ、ＡＬＤまたはＰＶＤなどのプロセスを採用して、ハイブリッド・メモリ・セルの周囲にＩＬＤ１５０を堆積させることができる。堆積の後に、化学機械研磨（ＣＭＰ）などのプロセスを用いてＩＬＤ１５０を平坦化することができる。
図６（Ａ）および図６（Ｂ）は、パターニングされたＲｅＲＡＭ電極１３２を露出させるためにパターニングされたハードマスク１４２を除去した断面図および平面図をそれぞれ示す。パターニングされたハードマスク１４２は、周囲の構造から材料を実質的に除去することなく、パターニングされたハードマスク１４２を選択的に除去することができる当技術分野で知られている任意の適切なエッチング・プロセスによって除去することができる。例示的な実施形態では、パターニングされたハードマスク１４２は、例えば、窒化ケイ素を選択的に除去することができる反応性イオンエッチング（ＲＩＥ）プロセスによって除去されてもよい。
図７（Ａ）および図７（Ｂ）は、パターニングされたＲｅＲＡＭ電極１３２上に第１のメモリ素子用のメモリ素子パターン１６０を堆積させた断面図および平面図をそれぞれ示す。メモリ素子パターン１６０は、図６（Ａ）および図６（Ｂ）に示された構造の表面に材料を共形に堆積させ、ＲＩＥなどの異方性エッチングを行って水平面から材料を除去することによって形成することができる。共形な堆積の厚さは、第１のメモリ素子の厚さ、したがって、ハイブリッド・メモリ素子の第１のメモリ素子の表面積を規定し、この表面積は、第１のメモリ素子の適切なコンダクタンスプロファイルを達成するために適宜調整され得ることに留意されたい。メモリ素子パターン１６０用の適切な材料には、窒化ケイ素（ＳｉｘＮｙ）、酸窒化ケイ素（ＳｉＯＮ）、および／もしくは炭窒化ケイ素（ＳｉＣＮ）などの選択的に除去することができる材料、ならびに／または酸化ケイ素（ＳｉＯｘ）などの酸化物材料が含まれるが、これらに限定されない。
図８（Ａ）および図８（Ｂ）は、第２のメモリ素子用のスペースを設けるために、パターニングされたＲｅＲＡＭ電極１３２およびパターニングされた電解質１２２をパターニングされていない部分から除去し、ＲｅＲＡＭ電極１３５および第１のメモリ電解質１２５を形成した断面図および平面図をそれぞれ示す。パターニングされたＲｅＲＡＭ電極１３２およびパターニングされた電解質１２２の除去は、ＲＩＥエッチングなどの異方性エッチングを行って、メモリ素子パターン１６０の下にないパターニングされたＲｅＲＡＭ電極１３２およびパターニングされた電解質１２２から材料を除去し、底部電極１１２の頂部またはその付近で停止させることによって達成されてもよい。
図９（Ａ）および図９（Ｂ）は、メモリ素子パターン１６０を除去した断面図および平面図をそれぞれ示す。メモリ素子パターン１６０は、周囲の構造から材料を実質的に除去することなくメモリ素子パターン１６０を選択的に除去することができる、当技術分野で知られている任意の適切なエッチング・プロセスによって除去することができる。例示的な実施形態において、メモリ素子パターン１６０は、例えば、シリコン窒化物を選択的に除去することができる反応性イオンエッチング（ＲＩＥ）プロセスによって除去することができる。
図１０（Ａ）および図１０（Ｂ）は、例示的な実施形態による、第２のメモリ素子を第１のメモリ素子から分離するためにスペーサを堆積させた断面図および平面図をそれぞれ示す。スペーサ１７０、１７５は、図９（Ａ）および図９（Ｂ）に示す構造の表面に材料を共形に堆積させ、ＲＩＥなどの異方性エッチングを行って水平面から材料を除去することによって形成することができる。スペーサ１７０、１７５に適切な材料には、窒化ケイ素（ＳｉｘＮｙ）、酸窒化ケイ素（ＳｉＯＮ）、および／もしくは炭窒化ケイ素（ＳｉＣＮ）などの絶縁体材料、ならびに／または酸化ケイ素（ＳｉＯｘ）などの酸化物材料が含まれるが、これらに限定されない。
図１１（Ａ）および図１１（Ｂ）は、例示的な実施形態による、第２のメモリ素子用の相変化材料１８０を堆積させた断面図および平面図をそれぞれ示す。相変化材料１８０は、カルコゲナイド（chalcogenide）系材料のように、熱の印加によって非晶質（高抵抗）状態または結晶質（低抵抗）状態にプログラム可能とすることができる材料を含むことができる。カルコゲナイド系材料の例としては、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）、ＳｂＴｅおよびＩｎ２Ｓｅ３が挙げられるが、これらに限定されない。相変化材料は、Ｇｅ－Ｓｂ－Ｔｅ（Ｇｅ２Ｓｂ２Ｔｅ５などのゲルマニウム－アンチモン－テルルまたは「ＧＳＴ」）合金を含むことができる。あるいは、相変化材料に適した他の材料には、Ｓｉ－Ｓｂ－Ｔｅ（シリコン－アンチモン－テルル）合金、Ｇａ－Ｓｂ－Ｔｅ（ガリウム－アンチモン－テルル）合金、Ｇｅ－Ｂｉ－Ｔｅ（ゲルマニウム－ビスマス－テルル）合金、Ｉｎ－Ｓｅ（インジウム－テルル）合金、Ａｓ－Ｓｂ－Ｔｅ（ヒ素－アンチモン－テルル）合金、Ａｇ－Ｉｎ－Ｓｂ－Ｔｅ（銀－インジウム－アンチモン－テルル）合金、Ｇｅ－Ｉｎ－Ｓｂ－Ｔｅ合金、Ｇｅ－Ｓｂ合金、Ｓｂ－Ｔｅ合金、Ｓｉ－Ｓｂ合金、およびそれらの組合せが含まれる。一部の実施形態では、相変化材料は、窒素、炭素、または酸素、あるいはその組合せをさらに含むことができる。一部の実施形態では、相変化材料は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ケイ素（ＳｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化セリウム（ＣｅＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）などを含むが、これらに限定されない誘電体材料でドープすることができる。相変化材料１８０は、物理的気相堆積（ＰＶＤ）、マグネトロン支援スパッタリング、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）、蒸着、イオンビーム堆積、電子ビーム堆積、レーザ支援堆積、化学溶液堆積、または任意の他の適切な堆積技術を利用して堆積させることができる。堆積後、相変化材料は、例えば、化学機械研磨（ＣＭＰ）によって平坦化され、スペーサ１７０とほぼ同じ高さまで（例えば、ＲＩＥまたは湿式エッチングによって）エッチバックすることができる。
図１２（Ａ）および図１２（Ｂ）は、頂部電極１９０を形成した断面図および平面図をそれぞれ示す。頂部電極１９０は、例えば、Ａｌ、Ｗ、Ｃｕ、ＴｉＮ、ＴａＮ、または他の適切な材料などの低抵抗金属を含むことができる。頂部電極１９０は、電気めっき、無電解めっき、化学気相堆積、物理的気相堆積、その後の平坦化、または方法の組合せなどの充填技術を使用して形成することができる。
図３～図１２に概説した例示的なプロセスの後に、ＲｅＲＡＭ電極１３５および第１のメモリ電解質１２５を含む第１のメモリ素子と、相変化材料１８０を含む第２のメモリ素子とを有するハイブリッド・メモリ構造が形成される。第１のメモリ素子と第２のメモリ素子は、スペーサ１７０によって分離されてもよい。スペーサ１７０は、第２のメモリを横方向に取り巻く（すなわち、横方向に取り囲み、ｘおよびｙ方向に取り囲む）ことができ、第２のメモリ素子は、スペーサ１７０を横方向に取り巻くことができる。第１のメモリ素子、スペーサ１７０、および第２のメモリ素子はすべて、底部電極１１２上に配置されてもよい。さらに、頂部電極１９０は、第１のメモリ素子、スペーサ１７０、および第２のメモリ素子の頂面に配置されてもよい。したがって、第１のメモリ素子および第２のメモリ素子を含むハイブリッド・メモリ・セルが作成され、ハイブリッド・セルの状態の任意の読取りは、第１のメモリ素子と第２のメモリ素子の状態の組合せとなる。この例示的な実施形態において、これにより、セット動作中のコンダクタンスが主に第２のメモリ素子のＰＣＭのコンダクタンスの緩やかな変化の結果であり、リセット動作中のコンダクタンスが主に第１のメモリ素子の電解質１２５のコンダクタンスの緩やかな変化の結果であるハイブリッド・メモリ・セルを得ることができる。
本発明の様々な実施形態の説明は、例示の目的で提示されてきたが、網羅的であることは意図されておらず、または開示された実施形態に限定されることは意図されていない。記載された実施形態の範囲および思想から逸脱することなく、多くの変更形態および変形形態が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に対する実際の適用または技術的改善を最もよく説明するために、または当業者が本明細書に開示された実施形態を理解できるようにするために選択された。したがって、本発明は、説明および図示された厳密な形態および詳細に限定されず、添付の特許請求の範囲内に入ることが意図されている。
Claims (24)
- 第１のメモリ素子と、
第２のメモリ素子と、
頂部コンタクトであり、前記第１のメモリ素子の頂面の少なくとも一部と接触し、前記第２のメモリ素子の頂面の少なくとも一部と接触する、前記頂部コンタクトと、
底部コンタクトであり、前記第１のメモリ素子の底面の少なくとも一部と接触し、前記第２のメモリ素子の底面の少なくとも一部と接触する、前記底部コンタクトと、
を含む、不揮発性メモリ構造。 - 前記第１のメモリ素子と前記第２のメモリ素子が、セット動作およびリセット動作に対して異なるコンダクタンス変化を含む、請求項１に記載の構造。
- 前記第１のメモリ素子と前記第２のメモリ素子が、異なるタイプのメムリスティブ・メモリを含む、請求項１に記載の構造。
- 前記第１のメモリ素子が相変化メモリを含み、前記第２のメモリ素子が抵抗変化型メモリを含む、請求項１に記載の構造。
- 前記不揮発性メモリ構造の状態が、前記第１のメモリ素子と前記第２のメモリ素子の状態の組合せを含む、請求項１に記載の構造。
- 不揮発性メモリ構造であって、
前記不揮発性メモリ構造の第１の端子と、
前記不揮発性メモリ構造の第２の端子と、
前記第１の端子と前記第２の端子との間に並列に配置された第１のメモリ素子および第２のメモリ素子と、
を含む、不揮発性メモリ構造。 - 前記第１のメモリ素子と前記第２のメモリ素子が、セット動作およびリセット動作に対して異なるコンダクタンス変化を含む、請求項６に記載の構造。
- 前記第１のメモリ素子と前記第２のメモリ素子が、異なるタイプのメムリスティブ・メモリを含む、請求項６に記載の構造。
- 前記第１のメモリ素子が相変化メモリを含み、前記第２のメモリ素子が抵抗変化型メモリを含む、請求項６に記載の構造。
- 前記不揮発性メモリ構造の状態が、前記第１のメモリ素子と前記第２のメモリ素子の前記状態の組合せを含む、請求項６に記載の構造。
- 不揮発性メモリ構造であって、
第２のメモリ素子と並列の第１のメモリ素子であり、前記第１のメモリ素子が第１のタイプのメモリスタを含み、前記第２のメモリ素子が第２のタイプのメモリスタを含む、前記第１のメモリ素子、
を含み、
前記不揮発性メモリ構造の状態が、前記第１のタイプのメモリスタと前記第２のタイプのメモリスタの前記状態の組合せを含む、
不揮発性メモリ構造。 - 前記第１のメモリ素子と前記第２のメモリ素子が、セット動作およびリセット動作に対して異なるコンダクタンス変化を含む、請求項１１に記載の構造。
- 前記第１のメモリ素子と前記第２のメモリ素子が、異なるタイプのメムリスティブ・メモリを含む、請求項１１に記載の構造。
- 前記第１のメモリ素子が相変化メモリを含み、前記第２のメモリ素子が抵抗変化型メモリを含む、請求項１１に記載の構造。
- 第２のメモリ素子を取り巻く第１のメモリ素子と、
前記第１のメモリ素子と前記第２のメモリ素子との間に位置するスペーサと、
前記第１のメモリ素子の底面および前記第２のメモリ素子の底面と接触する底部コンタクトと、
前記第１のメモリ素子の頂面および前記第２のメモリ素子の頂面と接触する頂部コンタクトと、
を含む、不揮発性メモリ構造。 - 前記第１のメモリ素子と前記第２のメモリ素子が、セット動作およびリセット動作に対して異なるコンダクタンス変化を含む、請求項１５に記載の構造。
- 前記第１のメモリ素子と前記第２のメモリ素子が、異なるタイプのメムリスティブ・メモリを含む、請求項１５に記載の構造。
- 前記第１のメモリ素子が相変化メモリを含み、前記第２のメモリ素子が抵抗変化型メモリを含む、請求項１５に記載の構造。
- 前記不揮発性メモリ構造の状態が、前記第１のメモリ素子と前記第２のメモリ素子の前記状態の組合せを含む、請求項１５に記載の構造。
- 不揮発性メモリを形成する方法であって、
第１のメモリ材料スタックからハイブリッド・セルをパターニングすることと、
前記ハイブリッド・セルの前記第１のメモリ材料スタックの一部を除去することと、
前記第１のメモリ材料スタックの前記除去された部分によって作成された領域に第２のメモリ材料スタックを形成することと、
を含む、方法。 - 前記第１のメモリ素子と前記第２のメモリ素子が、異なるタイプのメムリスティブ・メモリを含む、請求項２０に記載の方法。
- 前記第１のメモリ素子が相変化メモリを含み、前記第２のメモリ素子が抵抗変化型メモリを含む、請求項２０に記載の方法。
- 前記ハイブリッド・セルの前記第１のメモリ材料スタックの一部を除去することが、
前記ハイブリッド・セルおよび前記ハイブリッド・セルを取り巻くＩＬＤの上に共形層を堆積させることと、
前記ハイブリッド・セルを取り巻き、前記ハイブリッド・セルの上方に位置する前記ＩＬＤの側壁にスペーサを形成する前記共形層に対して異方性エッチングを行うことと、
前記スペーサの下に位置していない前記第１のメモリ材料スタックを除去することと、
を含む、請求項２０に記載の方法。 - 前記第１のメモリ材料スタックの前記除去された部分によって作成された領域に第２のメモリ材料スタックを形成することが、
前記ハイブリッド・セルの上に共形層を堆積させることと、
前記共形層の異方性エッチングを行って、前記第１のメモリ材料スタックの垂直側壁に沿ってスペーサを作成することと、
前記第１のメモリ材料スタックの前記除去された部分の残りの領域に第２のメモリ材料スタックを堆積させることと、
を含む、請求項２０に記載の方法。
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| EP4248501A1 (en) | 2023-09-27 |
| WO2022106422A1 (en) | 2022-05-27 |
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