TWI423385B - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

Info

Publication number
TWI423385B
TWI423385B TW098110820A TW98110820A TWI423385B TW I423385 B TWI423385 B TW I423385B TW 098110820 A TW098110820 A TW 098110820A TW 98110820 A TW98110820 A TW 98110820A TW I423385 B TWI423385 B TW I423385B
Authority
TW
Taiwan
Prior art keywords
trench
layer
region
isolation regions
semiconductor device
Prior art date
Application number
TW098110820A
Other languages
English (en)
Other versions
TW201015663A (en
Inventor
Chung Long Cheng
Kong Beng Thei
Harry Chuang
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW201015663A publication Critical patent/TW201015663A/zh
Application granted granted Critical
Publication of TWI423385B publication Critical patent/TWI423385B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

半導體裝置的製造方法
本發明係有關於半導體裝置的製造方法，特別係關於在填充具有不同深寬比的複數個間隔時消除所產生的空孔以改善裝置效能的半導體裝置的製造方法。
半導體積體電路工業已歷經了快速的成長。隨著在積體電路的材料與設計方面的技術的進步，已製造出數個世代的積體電路產品，其中每個世代的產品均比前一個世代的產品具有更小且更複雜的電路。然而，上述進步已增加了積體電路的製造與製程上的複雜度，而且為了實現上述技術的進步，需要繼續開發積體電路的製造與製程上的技術。
在積體電路革命的過程中，隨著幾何尺寸(例如使用一製造製程所能得到的最小構件(或線路))的減少，通常是增加了功能密度(例如每單位晶片面積之互連的裝置數量)。此一尺寸縮減的過程通常是因為增加生產效率與降低相關成本，而顯現出其效能。此一尺寸上的縮減亦大幅增加了分隔積體電路的相鄰裝置的間隔(gap)之高度相對於寬度的比例，也就是深寬比(aspect ratio)。某些積體電路可具有一些區域，這些區域具有不同深寬比的間隔。在傳統的製程方面，是以相同的製程來填充這些具有不同深寬比的間隔。例如將一高密度電漿沈積氧化物同時填入具有不同深寬比的複數個間隔。然而，已觀察到使用相同的製程來填充具有不同深寬比的複數個間隔，會造成在具有較高深寬比的間隔內形成空孔(voids)。這些空孔會導致裝置效能不佳，並在具有較高深寬比的間隔的區域造成接面漏電流(junction leakage)。
因此，業界需要一種半導體裝置的製造方法，以解決上述問題。
有鑑於此，本發明是提供一種半導體裝置的製造方法，包含：提供一基底，其具有一第一區與一第二區；在上述第一區與上述第二區區中，分別形成至少一第一隔離區與至少一第二隔離區，上述至少一第一隔離區具有一第一深寬比(aspect ratio)，上述至少一第二隔離區具有一第二深寬比；執行一高深寬比沈積製程，以在上述基底的上述第一區與上述第二區上形成一第一層；從上述第二區移除上述第一層；以及執行一高密度電漿沈積製程，以在上述基底的上述第一區與上述第二區上形成一第二層。
本發明又提供一種半導體裝置的製造方法，包含：提供一基底；在上述基底上形成一第一組隔離區與一第二組隔離區，上述第一組隔離區與上述第二組隔離區具有不同的深寬比；以具有一高深寬比沈積製程的一第一沈積製程，填充上述第一組隔離區；以及以具有一高密度電漿沈積製程的一第二沈積製程，填充上述第二組隔離區。
本發明再提供一種半導體裝置的製造方法，包含：提供一基底；在上述基底上形成一第一溝槽與一第二溝槽；以具有一高深寬比沈積製程氧化物的一第一沈積製程，填充上述第一溝槽；以及以具有一高密度電漿沈積氧化物的一第二沈積製程，填充上述第二溝槽。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本發明。例如，若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第一特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本說明書以下的揭露內容可能在各個範例中使用重複的元件符號，以使說明內容更加簡化、明確，但是重複的元件符號本身不會使不同的實施例及/或結構之間產生關聯。
以下，請參考第1與2A~2G圖，一併敘述一方法100與一半導體裝置200。第1圖為一流程圖，是顯示用以製造半導體裝置200的方法100的一實施例。而第2A~2G圖為一系列之剖面圖，是顯示本發明一實施例之半導體裝置200在方法100的不同的製造階段中的部分或完整的剖面圖。要瞭解的是在方法100之前、之中、與之後可提供一些附加的步驟，且在其他附加的方法實施例中，下文中所敘述的某些步驟可被取代或省略。還要瞭解的是可在半導體裝置200中加入一些附加特徵，且在其他附加的半導體裝置200的實施例中，下文中所敘述的某些特徵可被取代或刪減。本實施例之方法100與半導體裝置200可以消除在間隔(gap)填充製程中所產生的空孔(voids)，無論其深寬比(aspect ratio)如何變化。
請參考第1與2A圖，方法100是始於步驟102，其是提供一半導體基底210，其具有第一區211A與第二區211B。半導體基底210可包含一元素半導體、一化合物半導體、一合金半導體、其他任何的適當材料、或上述之組合，其中上述元素半導體包含單晶、複晶、或非晶結構的矽或鍺，上述化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、與銻化銦，上述合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、與GaInAsP。在一實施例中，上述合金半導體的基底可具有一漸變的SiGe結構，也就是在上述漸變的SiGe結構中某一位置的矽與鍺的成分比例會隨著位置變化，而在另一位置就成為另一個成分比例。在另一實施例中，上述SiGe合金是形成於一矽基底上。在另一實施例中，一SiGe基底具有應變。還有，上述半導體基底可以是一絕緣層上覆半導體(semiconductor on insulator；SOI)或是一薄膜電晶體(thin film transistor；TFT)。在某些範例中，上述半導體基底可包含一摻雜的磊晶層(doped epi layer)或一埋入層(buried layer)。在其他範例中，上述合金半導體的基底可具有可具有一多層結構，或是上述矽基底可具有一多層的化合物半導體結構。在某些實施例中，半導體基底210可包含一非半導體材料。
在本實施例中，第一區211A具有一記憶胞(memory cell)區，而第二區211B則具有一週邊區(例如為邏輯區)。例如，可將複數個記憶裝置置於及/或形成於第一區211A中，而可將複數個邏輯裝置置於及/或形成於第二區211B中。在一實施例中置於及/或形成於第一區211A的上述記憶裝置包含複數個記憶體電晶體裝置，而置於及/或形成於第二區211B的上述邏輯裝置可以是用於邏輯電路及/或感應電路的金氧半場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)裝置、鰭式場效電晶體(FinField-effecttransistor；FinFET)裝置、及/或其他電晶體裝置。在各種實施例中，第一區211A與第二區211B可更包含種種的主動(active)與被動(passive)微電子構件，例如為P通道場效電晶體(P-channel field effect transistors；PFETs)、N通道場效電晶體(N-channel field effect transistors；NFETs)、金氧半場效電晶體、互補式金氧半電晶體(complementary metal-oxide semiconductor transistors；CMOSs),雙極性電晶體(bipolar transistors)、高電壓電晶體(high voltage transistors)、高頻電晶體(high frequency transistors)、記憶胞、電阻器、電容器、電感器、熔絲(fuses)、其他適當的構件、及/或上述之組合。
另外，在本實施例中，第一區211A具有置於半導體基底210上方的至少一閘極結構，此至少一閘極結構具有一介電層212A與一閘極層214A，第二區211B則具有置於半導體基底210上方的至少一閘極結構，此至少一閘極結構具有一介電層212B與一閘極層214B。要瞭解的是具有介電層212A、212B與閘極層214A、214B的複數個閘極結構的形成，可使用任何適當的製程。例如上述閘極結構的形成，可使用傳統的沈積、微影圖形化、與蝕刻製程、及/或上述之組合。上述沈積製程可包含化學氣相沈積(chemical vapor deposition；CVD)、物理氣相沈積(physical vapor deposition；PVD)、原子層沈積(atomic layer deposition；ALD)、濺鍍(sputtering)、鍍膜(plating)、其他適當的方法、及/或上述之組合。上述微影圖形化製程可包含光阻塗佈(例如旋轉塗佈法)、軟烤(soft baking)、罩幕(mask)對準、曝光、暴後烘烤、將上述光阻顯影、清洗、烘乾(例如硬考(hard naking))、其他適當的製程、及/或上述之組合。微影曝光的製程可由其他適當的方法所執行或取代，例如：無罩幕的微影(maskless photolithography)、電子束寫入(electron-beam writing)、離子束寫入(ion-beam writing)、與分子拓印(molecular imprint)。上述蝕刻製程可包含乾蝕刻、溼蝕刻、及/或其他蝕刻方法(例如反應性離子蝕刻)。上述蝕刻製程亦可以是純化學性的蝕刻(電漿蝕刻)、純物理性的蝕刻(離子研磨(ion milling))、及/或上述之組合。要瞭解的是上述閘極結構，可使用相同的製程步驟與製程材料同時形成、亦可使用不同的製程與不同的製程材料各自獨立形成、或是以同時與各自獨立的製程步驟與製程材料的組合來形成。
介電層212A、212B是置於半導體基底210上。介電層212A、212B可以是任何適當的介電材料。介電層212A、212B可更包含具有多重介電材料的一多層結構。介電層212A、212B可包含一高介電常數材料，可選自金屬氧化物、金屬氮化物、金屬的矽酸鹽、過渡性金屬氧化物、過渡性金屬氮化物、過渡性金屬的矽酸鹽、金屬的氧氮化物(xynitrides of metals)、金屬的鋁酸鹽、矽酸鋯、鋁酸鋯、HfO2 、HfSiO、HfSiON、HfTaO、HfTaTiO、HfTiO、HfZrO、HfAlON、及/或上述之組合。上述介電材料的範例更包含二氧化矽、氮化矽、氧氮化矽、氧化鉿、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁的混合(hafnium dioxide-alumina(HfO2 -Al2 O3 )alloy)、其他適當的高介電常數材料、及/或上述之組合。在某些實施例中，介電層212A、212B可包含一層的二氧化矽與一層的高介電常數材料。另外，介電層212A、212B還可以是具有相同或不同摻雜物的摻雜的複晶矽。在本實施例中，介電層212A、212B包含一以四乙氧基矽烷(tetraethoxysilane；TEOS)為前驅物所形成的氧化物(後文中簡稱「TEOS氧化物」)。
上述閘極結構的閘極層214A、214B是分別置於介電層212A、212B上。閘極層214A、214B可包含：複晶矽；含矽的材料例如氮化矽、氧化矽、碳化矽、氧氮化矽；含鍺材料；金屬例如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷；其他適當的材料；及/或上述之組合。在本實施例中，閘極層214A、214B是包含氮化矽。閘極層214A、214B可更包含一多層結構。另外，介電層212A、212B還可以是具有相同或不同摻雜物的摻雜的複晶矽。
要瞭解的是第一區211A與第二區211B中的至少一個上述閘極結構可具有附加層。例如上述至少一個閘極結構可包含硬罩幕層、介面層(interfacial layers)、頂蓋層(capping layers)、擴散/阻障層、介電層、金屬層、其他適當地層狀物、及/或上述之組合。半導體裝置200亦可包含抗反射塗層或底部抗反射塗層。上述至少一個閘極結構可以更包含閘極間隔物襯墊層(gate spacer liners)與閘極間隔物。上述閘極間隔物襯墊層可包含任何適當的材料，例如一間隔物氧化物。上述閘極間隔物可置於上述至少一個閘極結構的每一邊，其可包含一介電材料，例如氮化矽、氧化矽、碳化矽、氧氮化矽、其他適當的材料、或上述之組合。在某些實施例中，上述閘極間隔物襯墊層及/或上述閘極間隔物可包含一多層結構。上述閘極間隔物襯墊層與上述閘極間隔物的形成，可以使用任何適當的製程。
方法100是藉由在第一區211A形成具有一第一深寬比的至少一隔離區216A與在第二區211B形成具有一第二深寬比的至少一隔離區216B，而進行步驟104。至少一隔離區216A、216B可使用隔離技術例如矽局部氧化(local oxidation of silicon；LOCOS)或淺溝槽隔離(shallow trench isolation；STI)，以定義並電性隔離各個區域。在本實施例中，隔離區216A、216B是具有一淺溝槽隔離結構。要瞭解的是可以在第一區211A形成具有一第一深寬比的複數個隔離區216A與在第二區211B形成具有一第二深寬比的複數個隔離區216B。
在一例子中，在第一區211A與第二區211B形成至少一隔離區216A、216B(例如淺溝槽隔離結構)可包含藉由一傳統的微影製程來圖形化半導體基底，並在基底中蝕刻出溝槽(例如藉由使用乾蝕刻、溼蝕刻、及/或電漿蝕刻製程)。上述圖形化與蝕刻可能使溝槽具有不同的深寬比。在本實施例中，所形成的溝槽可提供大於第二深寬比的第一深寬比，而使第一區211A(例如記憶胞區)的密度大於第二區211B(例如邏輯區)的密度。
在傳統的製程中，接下來是以相同的沈積製程在上述溝槽中填入介電材料，即使這些溝槽具有不同的深寬比也是一樣。例如通常傳統的方法會繼續進行一高密度電漿製程，以同時在具有第一深寬比的至少一隔離區216A與具有第二深寬比的至少一隔離區216B填入介電材料。然而已觀察到的是，由於這些溝槽的不同深寬比，具有較高深寬比的隔離區無法完全被填滿，而使具有較高深寬比的隔離區出現空孔(voids)。換句話說，在本實施例中具有第一深寬比的至少一隔離區216A，其深寬比大於具有第二深寬比的至少一隔離區216B，而在進行傳統製程之後會具有空孔。這些空孔會劣化裝置的性能。
因此，在本發明所提供的半導體裝置的製造方法中，是藉由分開的製程中，而在具有不同深寬比的隔離區填入介電材料。具有較高的深寬比的隔離區，其也因此整體而言具有密度較高的裝置區，其是藉由一高深寬比沈積製程(high aspect ratio deposition process；HARP)來填入介電材料；而具有較低的深寬比的隔離區，其也因此整體而言具有密度較低的裝置區，其是藉由一高密度電漿沈積製程(high density plasma deposition process；HDP)來填入介電材料。例如如下文進一步的討論，是藉由高深寬比沈積製程而在第一區211A-即記憶胞區-中的具有第一深寬比的至少一隔離區216A填入介電材料；且藉由高密度電漿沈積製程而在第二區211B-即邏輯區-中的具有第二深寬比的至少一隔離區216B填入介電材料。藉由分開的填充製程的使用，特別是在記憶胞區中使用高深寬比沈積製程，可消除記憶胞區或具有較高密度的元件區中的空孔並減少該區的接面漏電(junction leakage)。另外，由於消除了空孔，可使記憶胞提供較高的裝置性能。
在某些實施例中，如第2B圖所示，方法100是繼續在半導體基底210上方形成一第一襯墊(liner)層218。第一襯墊層218的形成可使用任何適當的製程。在本實施例中，形成第一襯墊層218的步驟可包含分別在第一區211A、第二區211B中的至少一隔離區216A、216B的上方，長出一熱氧化物溝槽襯墊(thermal oxide trench liner)。在某些實施例中，形成第一襯墊層218的步驟可更包含長出一墊氧化物(pad oxide)。要瞭解的是第一襯墊層218可包含一多層結構。第一襯墊層218更可具有任何適當的厚度，例如其厚度可在30~100的範圍內。
在步驟106，是執行一第一沈積製程以在半導體基底210的第一區211A、第二區211B的上方沈積一第一層220。在本實施例中，如第2C圖所示，第一層220是沈積於第一襯墊層218的上方。上述第一沈積製程包含前文所討論過的一高深寬比沈積製程。上述高深寬比沈積製程是適用於具有較大深寬比的隔離區的填充。另外，上述高深寬比沈積製程有效地消除了會降低裝置效能的空孔，並提昇了在半導體裝置200的較密區域(例如第一區211A，包含具有第一深寬比的至少一隔離區216A)中的裝置性能。上述高深寬比沈積製程可沈積任何適當的材料，例如氧化矽、氧氮化矽、一低介電常數材料、及/或一高深寬比沈積製程氧化物。在某些實施例中，第一層220的厚度為5000~10000。在某些實施例中，在沈積第一層220之後，可施行一退火製程，例如對已沈積的高深寬比沈積製程氧化物施以退火。上述退火製程的溫度可包含1000℃~1200℃的範圍、上述退火製程的進行時間可包含10分鐘~5小時的範圍。
請參考第1與2D圖，在步驟108中，從半導體裝置200的第二區211B移除第一層220。可使用任何適當的製程來移除第一層220。例如，移除第二區211B中的第一層220的步驟可包含以一光阻層222對第一區211A提供遮罩、從第二區211B蝕刻第一層220與第一襯墊層218、以及移除光阻層222。上述蝕刻製程可包含任何適當的製程、並可包含多個蝕刻步驟以移除具有第二深寬比的至少一隔離區216B上方的第一層220與第一襯墊層218。在某些實施例中，上述蝕刻製程包含一乾蝕刻製程(例如使用氟)，並與一溼蝕刻製程(例如使用一氫氟酸蝕刻溶液)。移除光阻層222的步驟可包含任何適當的製程。在某些實施例中，移除光阻層222的步驟可包含一剝除(stripping)及/或灰化(ashing)製程。
在某些實施例中，如第2E圖所示，方法100繼續在第二區211B的上方形成一第二襯墊層224。第二襯墊層224的形成可藉由任何適當的製程。在本實施例中，形成第二襯墊層224的步驟可包含在第二區211B的至少一隔離區216B上方長出一熱氧化物溝槽襯墊物。在某些實施例中，形成第二襯墊層224的步驟可更包含形成一墊氧化層。要瞭解的是第二襯墊層224可包含多層結構。第二襯墊層224可更包含任何適當的厚度，例如其厚度範圍可以是30~100。
在步驟110中，是執行一第二沈積製程以在半導體裝置200的第一區211A、第二區211B的上方沈積一第二層226。在本實施例中，如第2F圖所示，第二層226是沈積於第一層220與第二襯墊層224的上方。上述第二沈積製程包含前文所討論過的一高密度電漿沈積製程。上述高密度電漿沈積製程是適用於填充具有第二深寬比的至少一隔離區216B。上述高密度電漿沈積製程可沈積任何適當的材料，例如氧化矽、氧氮化矽、一低介電常數材料、及/或一高密度電漿沈積製程氧化物。在某些實施例中，第二層226的厚度為5000~10000。
之後，如第2G圖所示，可對第一層220與第二層226施以一化學機械研磨(chemical mechanical polishing；CMP)製程，以研磨第一層220與第二層226、並使其平坦化，直到使上述至少一閘極結構曝露於第一區211A、第二區211B中為止。要瞭解的是半導體裝置200可歷經額外的互補式金屬-氧化物-半導體(complementary metal-oxide-semiconductor；CMOS；簡稱「互補式金氧半」)或金屬-氧化物-半導體(metal-oxide-semiconductor；MOS；簡稱「金氧半」)的製程技術，以形成已知的各種裝置。在又另一例子中，可在半導體基底210上形成各種形態的接點(contacts)/導通孔(vias)與多層內連線結構(例如金屬層與層間介電質)，並使其與半導體裝置200的各種元件或結構連接。
整體而言，以上所揭露的實施例提供了下述效益的至少其中之一：(1)改善整體的裝置效能，特別在高介電常數介電層/金屬閘極相關的裝置效能方面；(2)消除了具有高深寬比的間隔(例如記憶胞區中的隔離區)中的空孔；(3)改善了高介電常數介電質/金屬閘極邏輯區的窄幅效能(narrow width performance)；以及(4)減少了記憶胞區中的隔離區接面漏電流。在一實施例中，一種半導體裝置的製造方法是包含：提供一半導體基底，其具有一第一區與一第二區；在上述第一區與上述第二區區中，分別形成至少一第一隔離區與至少一第二隔離區，上述至少一第一隔離區具有一第一深寬比(aspect ratio)，上述至少一第二隔離區具有一第二深寬比；執行一高深寬比沈積製程，以在上述基底的上述第一區與上述第二區上形成一第一層；從上述第二區移除上述第一層；以及執行一高密度電漿沈積製程，以在上述基底的上述第一區與上述第二區上形成一第二層。
上述第一深寬比可大於上述第二深寬比。在某些實施例中，上述第一區具有一記憶胞區，而上述第二區具有一邏輯區。在某些實施例中，上述第一層與上述第二層的厚度具有5000~10000的厚度範圍。上述第一層與上述第二層包含一氧化物。
上述方法可更包含：對上述基底的上述第一區與上述第二區上方的上述第一層施以退火；以及對上述第一區與上述第二區上方的上述第一層與上述第二層施以化學機械研磨，以將上述第一層與上述第二層平坦化。在某些實施例中，對上述第一層施以退火的條件為在1000℃~1200℃的範圍的溫度下進行10分鐘~5小時的時間。而上述方法可更包含：在形成上述第一層之前，在上述至少一第一隔離區與上述至少一第二隔離區上形成一第一襯墊(liner)層；以及在形成上述第二層之前，在上述至少一第二隔離區上形成一第二襯墊層。
在某些實施例中，上述第一襯墊層與上述第二襯墊層的厚度為30~100。在某些實施例中，從上述第二區移除上述第一層的步驟包含在上述第一區上形成一罩幕層與蝕刻上述第二區中的上述第一層。另外，具有上述第一深寬比的上述至少一第一隔離區與具有上述第二深寬比的上述至少一第二隔離區包含一淺溝槽隔離結構(shallow trench isolation；STI)。
在一實施例中，一種半導體裝置的製造方法包含：提供一基底；在上述基底上形成一第一組隔離區與一第二組隔離區，上述第一組隔離區與上述第二組隔離區具有不同的深寬比；以具有一高深寬比沈積製程的一第一沈積製程，填充上述第一組隔離區；以及以具有一高密度電漿沈積製程的一第二沈積製程，填充上述第二組隔離區。
形成上述第一組隔離區與上述第二組隔離區的步驟，包含蝕刻上述基底以形成至少一溝槽。在某些實施例中，填充上述第一組隔離區與上述第二組隔離區的步驟，包含將上述第一組隔離區與上述第二組隔離區填充至5000~10000範圍的厚度。在某些實施例中，形成具有不同深寬比的上述第一組隔離區與上述第二組隔離區的步驟，包含形成深寬比大於上述第二組隔離區的深寬比的上述第一組隔離區。
在某些實施例中，上述方法更包含：在以上述第一沈積製程填充上述第一組隔離區之前，在上述第一組隔離區上形成一第一襯墊層；以及在以上述第二沈積製程填充上述第二組隔離區之前，在上述第二組隔離區上形成一第二襯墊層。上述第一襯墊層與該第二襯墊層可具有30~100的厚度範圍。在某些實施例中，上述方法更包含：在填充上述第一組隔離區之後，執行一退火製程；以及在填充上述第一組隔離區與上述第二組隔離區之後，執行一化學機械研磨的平坦化製程。上述退火製程的條件包含在1000℃~1200℃的範圍的溫度下進行10分鐘~5小時的時間的退火。
在一實施例中，一種半導體裝置的製造方法是包含：提供一基底；在上述基底上形成一第一溝槽與一第二溝槽；以具有一高深寬比沈積製程氧化物的一第一沈積製程，填充上述第一溝槽；以及以具有一高密度電漿沈積氧化物的一第二沈積製程，填充上述第二溝槽。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧方法
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
110‧‧‧步驟
200‧‧‧半導體裝置
210‧‧‧半導體基底
211A‧‧‧第一區
211B‧‧‧第二區
212A‧‧‧介電層
212B‧‧‧介電層
214A‧‧‧閘極層
214B‧‧‧閘極層
216A‧‧‧隔離區
216B‧‧‧隔離區
218‧‧‧第一襯墊層
220‧‧‧第一層
222‧‧‧光阻層
224‧‧‧第二襯墊層
226‧‧‧第二層
第1圖為一流程圖，是顯示本發明較佳實施例之半導體裝置的製造方法的流程。
第2A~2G圖為一系列之剖面圖，是顯示出第1圖所示之半導體裝置的製造方法的各個製造階段。
100．．．方法
102．．．步驟
104．．．步驟
106．．．步驟
108．．．步驟
110．．．步驟

Claims (15)

  1. 一種半導體裝置的製造方法，包含：提供一基底，其具有一第一區與一第二區；在該第一區中，在該基底蝕刻出一第一溝槽，該第一溝槽具有一第一深寬比(aspect ratio)；在該第二區中，在該基底蝕刻出一第二溝槽，該第二溝槽具有一第二深寬比，該第一深寬比大於該第二深寬比；執行一高深寬比沈積製程，以在該基底的該第一區與該第二區上形成一第一層，該第一層填滿該第一溝槽與該第二溝槽；從該第二區的該第二溝槽移除該第一層，其中是將該第一層從該該第二溝槽移除，且從該第二區移除該第一層的步驟包含在該第一區上形成一罩幕層、蝕刻該第二區中的該第一層；以及執行一高密度電漿沈積製程，以在該基底的該第一區與該第二區上形成一第二層，其中該第二層填滿該第二溝槽，並位於填滿該第一溝槽的該第二層上。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一區具有一記憶胞區，該第二區具有一邏輯區。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一層與該第二層的厚度為5000Å~10000Å。
  4. 如申請專利範圍第1項所述之半導體裝置的製造 方法，其中該第一層與該第二層包含一氧化物。
  5. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包含：對該基底的該第一區與該第二區上方的該第一層施以退火；以及對該第一區與該第二區上方的該第一層與該第二層施以化學機械研磨(chemical mechanical polishing；CMP)，以將該第一層與該第二層平坦化。
  6. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中對該第一層施以退火的條件為在1000℃~1200℃的範圍的溫度下進行10分鐘~5小時的時間。
  7. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包含：在形成該第一層之前，在該第一溝槽與該第二溝槽中形成一第一襯墊(liner)層；以及在形成該第二層之前，在該第二溝槽中形成一第二襯墊層。
  8. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該第一襯墊層與該第二襯墊層的厚度為30Å~100Å。
  9. 一種半導體裝置的製造方法，包含：提供一基底；在該基底上形成一第一組隔離區與一第二組隔離區，在該第一組隔離區與該第二組隔離區的該基底分別 蝕刻出一第一溝槽與一第二溝槽，該第一溝槽的深寬比大於該第二溝槽的深寬比；以具有一高深寬比沈積製程的一第一沈積製程，填滿該第一組隔離區的該第一溝槽；以及以具有一高密度電漿沈積製程的一第二沈積製程，填滿該第二組隔離區的該第二溝槽，而使該第一溝槽是由來自該第一沈積製程的材料填滿，該第二溝槽是由來自該第二沈積製程的材料填滿。
  10. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中填滿該第一組隔離區的該第一溝槽與該第二組隔離區的該第二溝槽的步驟，包含將該第一組隔離區的該第一溝槽與該第二組隔離區的該第二溝槽填充至5000Å~10000Å範圍的厚度。
  11. 如申請專利範圍第9項所述之半導體裝置的製造方法，更包含：在以該第一沈積製程填滿該第一組隔離區的該第一溝槽之前，在該第一組隔離區的該第一溝槽內形成一第一襯墊層；以及在以該第二沈積製程填滿該第二組隔離區的該第二溝槽之前，在該第二組隔離區的該第二溝槽內形成一第二襯墊層。
  12. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該第一襯墊層與該第二襯墊層的厚度為30Å~100Å。
  13. 如申請專利範圍第9項所述之半導體裝置的製造 方法，更包含：在填滿該第一組隔離區之後，執行一退火製程；以及在填滿該第一組隔離區與該第二組隔離區之後，執行一化學機械研磨的平坦化製程。
  14. 如申請專利範圍第13項所述之半導體裝置的製造方法，其中該退火製程的條件包含在1000℃~1200℃的範圍的溫度下進行10分鐘~5小時的時間的退火。
  15. 一種半導體裝置的製造方法，包含：提供一基底；在該基底形成一第一溝槽與一第二溝槽，該第一溝槽的深寬比大於該第二溝槽的深寬比；以具有一高深寬比沈積製程氧化物的一第一沈積製程，填滿該第一溝槽；以及以具有一高密度電漿沈積氧化物的一第二沈積製程，填滿該第二溝槽，而使該第一溝槽是由來自該第一沈積製程的材料填滿，該第二溝槽是由來自該第二沈積製程的材料填滿。
TW098110820A 2008-10-06 2009-04-01 半導體裝置的製造方法 TWI423385B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10296208P 2008-10-06 2008-10-06
US12/330,347 US8367515B2 (en) 2008-10-06 2008-12-08 Hybrid shallow trench isolation for high-k metal gate device improvement

Publications (2)

Publication Number Publication Date
TW201015663A TW201015663A (en) 2010-04-16
TWI423385B true TWI423385B (zh) 2014-01-11

Family

ID=42076123

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098110820A TWI423385B (zh) 2008-10-06 2009-04-01 半導體裝置的製造方法

Country Status (3)

Country Link
US (1) US8367515B2 (zh)
CN (1) CN101714518B (zh)
TW (1) TWI423385B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101002447B1 (ko) * 2008-12-04 2010-12-17 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR101767664B1 (ko) * 2011-03-30 2017-08-11 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8552505B1 (en) * 2012-04-12 2013-10-08 GlobalFoundries, Inc. Integrated circuits having improved metal gate structures and methods for fabricating same
KR20130118103A (ko) * 2012-04-19 2013-10-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102001597B1 (ko) * 2012-12-11 2019-07-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8895446B2 (en) * 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
US9006080B2 (en) * 2013-03-12 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Varied STI liners for isolation structures in image sensing devices
US9087870B2 (en) * 2013-05-29 2015-07-21 GlobalFoundries, Inc. Integrated circuits including FINFET devices with shallow trench isolation that includes a thermal oxide layer and methods for making the same
US9293333B2 (en) * 2013-07-17 2016-03-22 Globalfoundries Inc. FinFET work function metal formation
US8951884B1 (en) * 2013-11-14 2015-02-10 United Microelectronics Corp. Method for forming a FinFET structure
CN105097491B (zh) * 2014-04-30 2018-09-21 无锡华润上华科技有限公司 一种基于氮氧化硅抗反射层的化学机械平坦化工艺
US9412641B1 (en) 2015-02-23 2016-08-09 International Business Machines Corporation FinFET having controlled dielectric region height
US9871100B2 (en) * 2015-07-29 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Trench structure of semiconductor device having uneven nitrogen distribution liner
CN108735750B (zh) * 2017-04-19 2021-04-20 华邦电子股份有限公司 存储器结构及其制造方法
TWI795739B (zh) * 2021-03-05 2023-03-11 力晶積成電子製造股份有限公司 半導體裝置及其製造方法
CN113223995A (zh) * 2021-04-25 2021-08-06 华虹半导体(无锡)有限公司 浅沟槽隔离结构的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040171271A1 (en) * 2001-08-09 2004-09-02 Samsung Electronics Co., Ltd. Structure of trench isolation and a method of forming the same
US7033909B2 (en) * 2003-07-10 2006-04-25 Samsung Electronics Co., Ltd. Method of forming trench isolations
TW200814190A (en) * 2006-06-22 2008-03-16 Applied Materials Inc Dielectric deposition and etch back processes for bottom up gapfill

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6737333B2 (en) * 2001-07-03 2004-05-18 Texas Instruments Incorporated Semiconductor device isolation structure and method of forming
KR100545697B1 (ko) * 2003-12-29 2006-01-24 주식회사 하이닉스반도체 반도체소자의 트렌치 소자분리 방법
US7332408B2 (en) * 2004-06-28 2008-02-19 Micron Technology, Inc. Isolation trenches for memory devices
US7354812B2 (en) * 2004-09-01 2008-04-08 Micron Technology, Inc. Multiple-depth STI trenches in integrated circuit fabrication
JP2006196843A (ja) * 2005-01-17 2006-07-27 Toshiba Corp 半導体装置およびその製造方法
US7364975B2 (en) * 2006-07-20 2008-04-29 Infineon Technologies Ag Semiconductor device fabrication methods
CN101207064B (zh) * 2006-12-22 2010-08-11 中芯国际集成电路制造(上海)有限公司 器件隔离区的形成方法
WO2008137483A1 (en) * 2007-05-01 2008-11-13 Dsm Solutions, Inc. Double gate jfet and fabrication method therefor
CN101419942B (zh) 2007-10-24 2010-05-19 中芯国际集成电路制造(上海)有限公司 一种可提高半导体器件性能的沟槽隔离结构制作方法
KR101003494B1 (ko) * 2008-04-10 2010-12-30 주식회사 하이닉스반도체 메모리 소자의 소자분리 구조 및 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040171271A1 (en) * 2001-08-09 2004-09-02 Samsung Electronics Co., Ltd. Structure of trench isolation and a method of forming the same
US7033909B2 (en) * 2003-07-10 2006-04-25 Samsung Electronics Co., Ltd. Method of forming trench isolations
TW200814190A (en) * 2006-06-22 2008-03-16 Applied Materials Inc Dielectric deposition and etch back processes for bottom up gapfill

Also Published As

Publication number Publication date
US20100087043A1 (en) 2010-04-08
US8367515B2 (en) 2013-02-05
CN101714518B (zh) 2011-08-24
CN101714518A (zh) 2010-05-26
TW201015663A (en) 2010-04-16

Similar Documents

Publication Publication Date Title
TWI423385B (zh) 半導體裝置的製造方法
US9698058B2 (en) Structure and method for FinFET device
TWI419208B (zh) 半導體裝置的製造方法
US8324668B2 (en) Dummy structure for isolating devices in integrated circuits
US8697515B2 (en) Method of making a FinFET device
TWI393218B (zh) 半導體裝置之製造方法
TWI469195B (zh) 製造具有低電阻金屬閘極結構之積體電路的方法
US7981801B2 (en) Chemical mechanical polishing (CMP) method for gate last process
US8349680B2 (en) High-k metal gate CMOS patterning method
TWI541877B (zh) 半導體元件及形成方法
US9685439B1 (en) Semiconductor device and manufacturing method thereof
US9601492B1 (en) FinFET devices and methods of forming the same
US10276574B2 (en) Semiconductor device and manufacturing method thereof
US8969922B2 (en) Field effect transistors and method of forming the same
US10262894B2 (en) FinFET device and method for forming the same
US8796084B2 (en) Method for removing hard masks on gates in semiconductor manufacturing process
KR20130043046A (ko) 금속 게이트 전극을 갖는 반도체 디바이스 및 그 제조 방법
TWI676209B (zh) 用於閘極高度控制及無空隙ｒｍｇ填充之整合方案
US11404418B2 (en) Semiconductor device and manufacturing method thereof
US9941152B2 (en) Mechanism for forming metal gate structure
TWI535019B (zh) 半導體裝置及其製造方法
CN220963349U (zh) 半导体装置
TW202032796A (zh) 具降低短路與均勻倒角的置換金屬閘極