CN101419942B - 一种可提高半导体器件性能的沟槽隔离结构制作方法 - Google Patents

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Abstract

本发明提供了一种可提高半导体器件性能的沟槽隔离结构制作方法，该半导体器件包括NMOS和PMOS管，该沟槽隔离结构包括分别设置在NOMS和PMOS管两侧的第一和第二沟槽隔离单元。现有技术中采用HDP CVD工艺制作STI无法满足最小特征尺寸不断减小的需求，但采用HARP工艺却对PMOS管产生不良影响。本发明的制作方法先沉积保护阻挡层；再光刻并刻蚀出第一沟槽隔离单元对应的第一隔离沟槽；然后通过HARP填充该第一隔离沟槽；接着进行CMP以形成第一沟槽隔离单元；然后光刻并刻蚀出第二沟槽隔离单元对应的第二隔离沟槽；之后通过HDP CVD工艺填充该第二隔离沟槽；最后进行CMP以形成第二沟槽隔离单元。本发明可提高具有NMOS和PMOS管的半导体器件的性能。

Description

一种可提高半导体器件性能的沟槽隔离结构制作方法
技术领域
本发明涉及沟槽隔离结构制造工艺，尤其涉及一种可提高半导体器件性能的沟槽隔离结构制作方法。
背景技术
在半导体制造领域，现通常采用具有良好填充能力、较好薄膜沉积特性和较高填充效率的高浓度等离子体化学气相沉积工艺(HDP CVD)在浅沟槽中淀积氧化硅以形成浅沟槽隔离结构(STI)。但随着半导体器件的最小特征尺寸的不断减小，STI的尺寸也相应减小，当半导体器件的最小特征尺寸减小到65纳米及其以下时，HDP CVD工艺已无法满足STI沟槽填充的需求特别易在设置在NMOS两侧的STI中出现填充至隙。
为克服HDP CVD工艺所面临的问题，应用材料遂提出了一种高深宽比工艺(HARP)，其能满足半导体器件的最小特征尺寸为65纳米及其以下时填充STI沟槽的需要，并能调整半导体器件的应力。通过HARP制成的STI具有拉伸应力，该拉伸应力将会缓冲NMOS(Negative channel Metal Oxide Semiconductor)管源漏极掺杂所引起的压缩应力，从而减小NMOS管导电沟道和源漏极的缺陷，大大提高NMOS管的性能。但该STI的拉伸应力会与PMOS(Positive channelMetal Oxide Semiconductor)管源漏极掺杂所引起的向PMOS管中部拉伸的拉伸应力产生竞争，竞争的结果是拉伸应力较大的STI导致PMOS管被向两侧拉伸，从而造成PMOS管内部缺陷增多，如此将降低PMOS管的性能。而HDP CVD制作的STI结构具有压缩应力，其用于制作PMOS管两侧的STI可缓冲PMOS管因掺杂所产生的拉伸应力，并减小PMOS管内部缺陷，从而大大提高PMOS管的性能。
因此，如何提供一种可提高半导体器件性能的沟槽隔离结构制作方法以充分利用HDP CVD和HARP的优势而避免其缺失，已成为业界亟待解决的技术问题。
发明内容
本发明的目的在于提供一种可提高半导体器件性能的沟槽隔离结构制作方法，通过所述制作方法可提高具有NMOS和PMOS管的半导体器件的性能。
本发明的目的是这样实现的：一种可提高半导体器件性能的沟槽隔离结构制作方法，该半导体器件制作在硅衬底上且其包括NMOS和PMOS管，该沟槽隔离结构包括设置在NMOS管两侧的第一沟槽隔离单元和设置在PMOS管两侧的第二沟槽隔离单元，该沟槽隔离结构制作方法包括以下步骤：(1)在该衬底上沉积保护阻挡层；(2)光刻并刻蚀出第一沟槽隔离单元对应的第一隔离沟槽；(3)在该保护阻挡层的保护下通过高深宽比工艺填充该第一隔离沟槽；(4)进行化学机械抛光以形成该第一沟槽隔离单元；(5)光刻并刻蚀出该第二沟槽隔离单元对应的第二隔离沟槽；(6)在该保护阻挡层的保护下通过高密度等离子体化学气相沉积工艺填充该第二隔离沟槽；(7)进行化学机械抛光以形成该第二沟槽隔离单元。
在上述的可提高半导体器件性能的沟槽隔离结构制作方法中，该第一和第二沟槽隔离单元为浅沟槽隔离结构。
在上述的可提高半导体器件性能的沟槽隔离结构制作方法中，该第一和第二隔离沟槽为浅沟槽。
在上述的可提高半导体器件性能的沟槽隔离结构制作方法中，该保护阻挡层为氮化硅层。
在上述的可提高半导体器件性能的沟槽隔离结构制作方法中，通过等离子增强化学气相沉积工艺沉积该氮化硅层。
在上述的可提高半导体器件性能的沟槽隔离结构制作方法中，该氮化硅层厚度范围为1000至2000埃。
与现有技术中采用HARP制作STI会对PMOS管产生不良影响而HDP CVD无法顺应半导体器件最小特征尺寸不断减小的需求特别是NMOS管制作的需求相比，本发明的可提高半导体器件性能的沟槽隔离结构制作方法分别采用HARP和HDP CVD工艺来制作NMOS和PMOS管对应的浅沟槽隔离结构，如此可以避免HARP对PMOS管的不良影响，而充分利用HARP来提升NMOS管的性能。
附图说明
本发明的可提高半导体器件性能的沟槽隔离结构制作方法由以下的实施例及附图给出。
图1为本发明可提高半导体器件性能的沟槽隔离结构制作方法的流程图；
图2至图8为完成图1中步骤S10至S16后的半导体器件的剖视图。
具体实施方式
以下将对本发明的可提高半导体器件性能的沟槽隔离结构制作方法作进一步的详细描述。
在本发明的可提高半导体器件性能的沟槽隔离结构制作方法中，所述半导体器件制作在硅衬底上且其包括NMOS和PMOS管，所述沟槽隔离结构包括分别设置在NOMS和PMOS管两侧的第一和第二沟槽隔离单元，参见图1，本发明的可提高半导体器件性能的沟槽隔离结构制作方法首先进行步骤S10，在所述衬底上沉积保护阻挡层。
在本实施例中，所述保护阻挡层为氮化硅层，其通过等离子增强化学气相沉积工艺(PECVD)沉积，所述氮化硅层厚度范围为1000至2000埃，其可有效阻挡制作沟槽隔离结构时对硅衬底的影响；所述第一和第二沟槽隔离单元均为浅沟槽隔离结构，相应地所述第一和第二沟槽隔离单元对应的第一和第二隔离沟槽均为浅沟槽。
参见图2，其显示了完成步骤S10后半导体器件的剖视图，如图所示保护阻挡层11沉积在硅衬底10上。
继续步骤S11，光刻并刻蚀出第一沟槽隔离单元对应的第一隔离沟槽，其详细过程为：首先在保护阻挡层上涂覆光刻胶，然后光刻出第一隔离沟槽的图形，接着通过干法刻蚀刻蚀出所述第一隔离沟槽，最后去除光刻胶。
参见图3，结合参见图2，图3显示了完成步骤S11后半导体器件的剖视图，如图所示，所述硅衬底10被第一隔离沟槽12包围的区域用来制作NMOS管。
继续步骤S12，在所述保护阻挡层的保护下通过高深宽比工艺填充所述第一隔离沟槽。
参见图4，结合参见图2至图3，图4显示了完成步骤S12后半导体器件的剖视图，如图所示，通过高深宽比工艺所沉积的氧化硅13填充在第一隔离沟槽12中且覆盖在保护阻挡层11上。
继续步骤S13，进行化学机械抛光以形成第一沟槽隔离单元。
参见图5，结合参见图2至图4，图5显示了完成步骤S13后半导体器件的剖视图，如图所示，第一沟槽隔离单元14填充在第一隔离沟槽12中，用于隔离制作在相邻两第一沟槽隔离单元14间的NMOS管。
继续步骤S14，光刻并刻蚀出第二沟槽隔离单元对应的第二隔离沟槽，其详细过程为：首先在保护阻挡层上涂覆光刻胶，然后光刻出第二隔离沟槽的图形，接着通过干法刻蚀刻蚀出所述第二隔离沟槽，最后去除光刻胶。
参见图6，结合参见图2至图5，图6显示了完成步骤S14后半导体器件的剖视图，如图所示，所述硅衬底10在相邻两第二隔离沟槽15间的区域用来制作PMOS管。
继续步骤S15，在所述保护阻挡层的保护下通过高密度等离子体化学气相沉积工艺填充所述第二隔离沟槽。
参见图7，结合参见图2至图6，图7显示了完成步骤S15后半导体器件的剖视图，如图所示，通过高密度等离子体化学气相沉积工艺所沉积的氧化硅16填充在第二隔离沟槽15中且覆盖在保护阻挡层11上。
继续步骤S16，进行化学机械抛光以形成第二沟槽隔离单元。
参见图8，结合参见图2至图7，其显示了完成步骤S16后半导体器件的剖视图，如图所示，第二沟槽隔离单元17填充在第二隔离沟槽15中，用于隔离制作在两第二隔离沟槽15间的PMOS管。
在通过本发明的可提高半导体器件性能的沟槽隔离结构制作方法制作完沟槽隔离结构后，需将保护阻挡层11去除，然后在任两相邻的第一沟槽隔离单元14间制作NMOS管，且在任两相邻的第二隔离沟槽15间制作PMOS管。
在本发明另一实施例中，本发明的可提高半导体器件性能的沟槽隔离结构制作方法具有和本实施例中相同的步骤，但步骤的执行顺序由本实施例中的由S10至S16依次执行变换为按照S10、S14、S15、S16、S11、S12和S13的顺序依次执行，即将通过光刻、刻蚀、高密度等离子体化学气相沉积工艺和化学机械抛光形成第二沟槽隔离单元放在了通过光刻、刻蚀、高深宽比工艺和化学机械抛光形成第一沟槽隔离单元之前。因此，制作第一沟槽隔离单元和第二沟槽隔离单元的顺序由操作人员根据制造现场实际情况进行确定。
综上所述，本发明的可提高半导体器件性能的沟槽隔离结构制作方法分别采用HARP和HDP CVD工艺来制作NMOS和PMOS管对应的浅沟槽隔离结构，如此可以避免HARP对PMOS管的不良影响，而充分利用HARP来提升NMOS管的性能。

Claims (6)

1.一种可提高半导体器件性能的沟槽隔离结构制作方法，该半导体器件制作在硅衬底上且其包括NMOS和PMOS管，该沟槽隔离结构包括设置在NMOS管两侧的第一沟槽隔离单元和设置在PMOS管两侧的第二沟槽隔离单元，该沟槽隔离结构制作方法先进行步骤(1)在该衬底上沉积保护阻挡层；其特征在于，该制作方法还包括以下步骤：(2)光刻并刻蚀出第一沟槽隔离单元对应的第一隔离沟槽；(3)在该保护阻挡层的保护下通过高深宽比工艺填充该第一隔离沟槽；(4)进行化学机械抛光以形成该第一沟槽隔离单元；(5)光刻并刻蚀出第二沟槽隔离单元对应的第二隔离沟槽；(6)在该保护阻挡层的保护下通过高密度等离子体化学气相沉积工艺填充该第二隔离沟槽；(7)进行化学机械抛光以形成第二沟槽隔离单元。
2.如权利要求1所述的可提高半导体器件性能的沟槽隔离结构制作方法，其特征在于，该第一和第二沟槽隔离单元均为浅沟槽隔离结构。
3.如权利要求1或2所述的可提高半导体器件性能的沟槽隔离结构制作方法，其特征在于，该第一和第二隔离沟槽为浅沟槽。
4.如权利要求1所述的可提高半导体器件性能的沟槽隔离结构制作方法，其特征在于，该保护阻挡层为氮化硅层。
5.如权利要求4所述的可提高半导体器件性能的沟槽隔离结构制作方法，其特征在于，通过等离子增强化学气相沉积工艺沉积该氮化硅层。
6.如权利要求4所述的可提高半导体器件性能的沟槽隔离结构制作方法，其特征在于，该氮化硅层厚度范围为1000至2000埃。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8367515B2 (en) 2008-10-06 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid shallow trench isolation for high-k metal gate device improvement
CN101667578B (zh) * 2009-09-30 2011-05-04 北京大学 具有nmos器件抗总剂量辐照的新型集成电路
CN102403188A (zh) * 2010-09-08 2012-04-04 海洋王照明科技股份有限公司 场发射平面光源及其制备方法
US8426289B2 (en) * 2011-04-14 2013-04-23 Robert Bosch Gmbh Wafer with spacer including horizontal member
CN102412184B (zh) * 2011-05-23 2014-03-12 上海华力微电子有限公司 离子注入调整隔离氧化物应力的浅沟槽隔离结构制备方法
CN102420140A (zh) * 2011-05-26 2012-04-18 上海华力微电子有限公司 埋入式二次氮化硅衬垫的浅槽隔离结构的制备方法
CN102709227A (zh) * 2012-06-21 2012-10-03 上海华力微电子有限公司 浅沟槽隔离平坦化方法以及半导体制造方法
CN112635394B (zh) * 2021-03-09 2021-09-17 晶芯成(北京)科技有限公司 沟槽隔离结构的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1507032A (zh) * 2002-12-12 2004-06-23 国际商业机器公司 用于施加应力图形的隔离结构

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1507032A (zh) * 2002-12-12 2004-06-23 国际商业机器公司 用于施加应力图形的隔离结构

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Armin T.Tilke,et al.Shallow Trench Isolation for the 45-nm CMOS Node andGeometry Dependence of STI Stress on CMOS DevicePerformance.IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFACTUREING20 2.2007,20(2),59-67.
Armin T.Tilke,et al.Shallow Trench Isolation for the 45-nm CMOS Node andGeometry Dependence of STI Stress on CMOS DevicePerformance.IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFACTUREING20 2.2007,20(2),59-67. *

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