TWI407488B - 電子裝置及其製程 - Google Patents

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William J Taylor
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Description

電子裝置及其製程
本揭示內容關於電子裝置，更加明確地，關於形成具有不同應力與材料組成物之區域的電子裝置。
於一電子裝置之一電子組件(例如，一電晶體)內之載子遷移率可受形成該電子組件之材料的性質所影響。此等性質可包括材料組成物、應力、晶體定向、或任何其之組合。可增進一載子類型之遷移率的改變對於一相反載子類型之一載子的遷移率可能相當不利。因此，於互補金氧半導體("CMOS")電子裝置中，可運用具有不同材料性質組的作用區域。
一種達成不同材料性質組的建議方法可包括於一矽晶圓上磊晶成長一120 nm或更厚之矽鍺("Si(x) Ge(1－x) ")的第一層，並退火該矽晶圓以鬆弛該第一層中的應力。於該鬆弛Si(x) Ge(1－x) 上所形成之一矽的第二層隨後可具有一拉伸應力。退火一應力膜(例如該第一層)可使表面變粗糙、在該膜內發生錯位缺陷、或其之任意組合。此一製程可能需要額外的處理，例如對該表面進行化學機械拋光("CMP")或形成額外的Si(x) Ge(1－x) 以形成一品質足夠之層來形成一半導體組件。
另一方法可用以形成一Si(x) Ge(1－x) 之第一遞級層，使得x在開始形成該層時可接近1，然後隨著該層變厚而逐漸減少，因此便可最小化錯位的形成。一旦達到所需濃度，便可形成一相對無缺陷之Si(x) Ge(1－x) 的厚度，並可於該第一遞級層上形成一應力矽層。此一層隨後可藉由一晶圓接合與分裂製程來轉移至另一晶圓。於一如該第一遞級層之膜中，該應力可在形成該半導體層或接續的處理期間造成突起或表面粗糙化，而可能需要在Si(x) Ge(1－x) 上執行一CMP製程以便能促進該晶圓接合製程。
一種電子裝置可具有位於一第一半導體層與一基底層的一絕緣層。相較於該第一半導體層具有一不同組成物與應力之一第二半導體層可位於該第一半導體層之至少一部分上方。就一方面而言，一第一電子組件可包括一第一作用區域，其包括該第一與該第二半導體層的一第一部分。一第二電子組件可包括一第二作用區域，其可包括該第一半導體層之一第二部分。根據一特殊具體實施例，該第一電子組件之一通道區域內之應力與該第二電子組件之一通道區域內之應力可不同。
可運用不同的處理來形成該電子裝置。就另一方面而言，形成一電子裝置之一製程可包含提供一工件。該工件可包括一第一半導體層、一絕緣層、與一基底層。該絕緣層可位於該第一半導體層與該基底層之間。該第一半導體層具有一第一應力，該第一應力具有一第一大小與一第一類型。該製程亦可包括於該第一半導體層上形成一第二半導體層，其中該第二半導體層具有一第二應力，該第二應力具有一第二大小與一第二類型。該製程進一步可包括退火該工件，使得該第二半導體層具有一第三應力，該第三應力具有一第三大小與一第三類型。該第三大小可與該第二大小不同。於一特定具體實施例中，該第三大小可小於該第二大小。該製程亦可包括移除該第二半導體層之至少一部分以曝露該第一半導體層之一部分。在移除該第二半導體層之至少一部分之後，該第一半導體層會具有一第四應力，該第四應力具有一第四大小與一第四類型。該第四應力相較於該第二應力具有一相反類型。
在又另一態樣中，一種形成一電子裝置之製程可包括提供一工件，其中該工件可包括一第一半導體層、一絕緣層、與一基底層。該絕緣層可位於該第一半導體層與該基底層之間。該第一半導體層可具有一第一應力，該第一應力具有一第一大小與一第一類型。該製程亦可包括退火該工件，使得該第一半導體層具有一第二應力，該第二應力具有一第二大小與一第二類型。該第二大小可與該第一大小不同。於一特定具體實施例中，該第二大小可小於該第一大小。該製程進一步可包括於該第一半導體層上形成一第二半導體層，其中該第二半導體層可具有一第三應力，該第三應力可具有一第三大小與一第三類型。該第三應力相較於該第一應力可具有一相反類型。
一電子裝置可包括具有不同應力的通道區域，並因此可影響該等個別通道區域中的載子遷移率。參考圖1至8將對本揭示內容之特殊具體實施例更加瞭解。
某些術語係依照其在本說明書內使用時所旨在的意義來定義或闡釋。術語"作用區域"意指電荷載子在該電子組件之一般操作期間可流過的一電子組件的一部分。一作用區域之一範例可包括一電晶體結構之源級/汲極與通道區域或一電阻器之兩端子間之一電阻部分。
術語"關鍵厚度"係超過則錯位或其他缺陷將會形成以緩和一層中之應力的一厚度。例如，於一單晶矽基板上所形成之一Si(0.55) Ge(0.45) 層可具有大約2.5至大約3.5 GPa之應力且關鍵厚度介於5與10 nm之間。
術語"空間排序"意指一固體內材料的實體配置。空間排序之一範例係一結晶材料的晶格。然而，非結晶材料(例如，玻璃、某些金屬合金)亦可具有空間排序。溫度與外部施加力二者皆可影響一材料之空間排序。
術語"工件"意指在一製程順序之任意特定點時的一基板以及(若有)附著至該基板之一或多層、一或多個結構、或其之任意組合。應注意該基板在一製程順序期間可能不會顯著改變，而該工件則在該製程順序期間會顯著改變。例如，於一製程順序開始時，基板與工件係相同。於該基板上形成一層之後，該基板沒有改變，然而此時該工件包括該基板與該層的組合。
除非另有聲明，否則一層之應力在形成該層之後以及在一大於100℃之接續熱循環之前皆於室溫(約25℃)下測量。如同本文中所使用，一應力具有一大小(或與一零值有段距離)與一類型(壓縮或拉伸)。
本文所使用的術語"包括"、"包含"、"具有"或其任何其他變化係旨在涵蓋一非專有內含項。例如，包含一元件表的製程、方法、物品或設備不必僅侷限於上述元件，而可包括未明確列出或此類製程、方法、物品或設備本身固有的其他元件。進一步，除非明確聲明為相反，否則"或"表示一包含的或，而非表示一唯一的或。例如，下列任何一項皆滿足條件A或B：A係正確(或出現)，B係錯誤(或未出現)；A係錯誤(或未出現)而B係正確(或出現)；以及A與B二者皆正確(或皆出現)。
此外，為求清楚並賦予本文所說明具體實施例之範疇的一般意義，對"一"或"一個"的使用係用以說明"一"或"一個"所指稱的一或多個物品。因此，一旦出現有使用"一"或"一個"的情況，便應將該說明理解為包含一個或至少一個，且單數亦包括複數個，除非很明顯以其他方式表示相反情況。
除非另外加以定義，否則本文所使用的全部技術與科學術語具有與本發明所歸屬之熟悉此項技術者通常的理解相同之含義。全部公告案、專利申請案、專利及本文中所提及的其他參考文獻之全部內容係以引用方式併入本文。如遇到衝突情形，以包括定義之本說明書為準。此外，材料、方法及範例僅為說明性，而非意欲加以限制。
圖1包括其中可依序形成一電子裝置之一或多個電子組件之一工件10之一部分的一斷面圖之一圖示。該工件10可包括一基底層12、一絕緣層14、與一半導體層16。於所說明之具體實施例中，該基底層12可為一支撐層並對該工件之其他層提供機械支撐。例如，該基底層12可包括一絕緣材料，其通常用於製造半導體裝置，例如石英、玻璃、塑膠、或其之任意組合。於另一具體實施例中，該基底層12可包括一半導體材料，其包括一半導體元素，例如矽、鍺、碳、鎵、砷、或其之任意組合。
該絕緣層14可為一埋入式絕緣層並在該基底層12與該半導體層16之間提供電絕緣。可藉由傳統或專屬處理來成長、沉積、或不然形成該絕緣層14。該絕緣層14具有的厚度可在約10至約500 nm之一範圍中。該絕緣層14可包括一氧化物、一氮化物、一氮氧化物、或其之任意組合。可藉由一傳統或專屬技術來成長、沉積、或不然形成或接合該半導體層16。該半導體層16可包括一半導體元素，例如矽、鍺、碳或其任意組合，並具有在約15至約150 nm之一範圍中之一實質上均勻的厚度。該半導體層16可具有一第一應力。該半導體層16可摻雜一P型摻雜劑、一n型摻雜劑、或其之任意組合，並具有在每立方公分約1E14至約1E19個原子之一範圍中的一摻雜劑濃度。於一特定具體實施例中，該半導體層16可包括一矽層。該第一應力可具有小於約10 MPa之一大小以及拉伸或壓縮之一類型。儘管未加以說明，然而此時亦可形成場隔離區域。
圖2包括在形成位於該半導體層16上方之一半導體層22後工件10之一斷面圖之一圖示。可藉由一傳統或專屬製程來成長、沉積、或不然形成該半導體層22。於一項具體實施例中，可磊晶成長該半導體層22。該半導體層22具有的厚度可在約5至約100 nm之一範圍中。於一項具體實施例中，可隨即鄰近該半導體層16形成該半導體層22。於另一具體實施例中，該半導體層22可包括與該半導體層16不同的一或多種半導體材料。於另一具體實施例中，該半導體層16可包括與該半導體層22不同的一或多種半導體材料。例如，半導體層16或22中的一者可能為單晶矽，而半導體層22或16中的另一者則可能為Si(x) Ge(1－x) ，其中x可在約0.1至小於1.0之一範圍中。於一替代性具體實施例中，該半導體層22可包含Si(x) C(1－x) ，其中x係在約0.1至小於1.0之一範圍中。於一特定具體實施例中，該半導體層16可包含複數個半導體元素，而該半導體層22可包含一矽層並且為n摻雜、p摻雜、實質上未摻雜、或其之任意組合。
該等半導體層16與22之一或多個材料性質的失配可在該半導體層22內造成一應力。例如，一材料在一溫度下可具有一第一空間排序，而在一不同溫度下可具有一第二空間排序。此一差異可藉由一熱膨脹係數來加以說明。於一溫度範圍裡空間排序的改變可因不同材料而不同。因此，該工件10之溫度的改變可在半導體層16與22中的一者或二者內造成一應力。於其他範例中，空間排序的差異可能不會取決於溫度改變。
於一特定具體實施例中，該半導體層16之材料可具有與該半導體層22之材料不同大小的晶格常數。於此一情況下，隨即鄰近該半導體層16磊晶成長該半導體層22可在該等半導體層16與22中的一者或二者內產生一應力。於一項具體實施例中，具有較小晶格大小之材料可具有一拉伸之應力類型。於另一具體實施例中，具有較大晶格大小之材料可具有一壓縮之應力類型。於一項具體實施例中，該半導體層22不會因層16之材料性質的失配而超過一關鍵厚度，使得該半導體層22之表面在執行該退火製程前仍可在缺陷下實質上保持相同。於一特定具體實施例中，該半導體層22之應力具有的大小可在約1.0至約3.5 GPa之一範圍中並為壓縮的，且具有的厚度可在約5至約50 nm之一範圍中。
圖3包括在形成一犧牲層32後圖2之工件10之一斷面圖之一圖示。該犧牲層32可形成於該半導體層22之上方。該犧牲層32可係經選擇而實質上能在接續處理期間避免基本層曝露於輻射的一材料。該犧牲層32可係一氧化物、一氮化物、一氧氮化物、或其任意組合。該犧牲層32具有的厚度可在約10至約100 nm之一範圍中。該犧牲層32可運用一傳統或專屬製程來形成與圖案化。於一項具體實施例中，在圖案化之前可成長或沉積該犧牲層32。該犧牲層32之保留部分可在一接續的退火製程期間作用為一硬遮罩。
圖4包括在運用一傳統或專屬製程退火該工件10以形成一輻射區域42與一輻射保護區域44後圖3之工件10之一斷面圖之一圖示。於一項具體實施例中，退火該工件10可利用一方向輻射源，例如一雷射源。於另一具體實施例中，可運用一快速熱製程或退火來執行退火該工件10。可在出現諸如氮、氦、氬、其他鈍氣、或其之任意組合的一實質上無反應的氣體時執行退火該工件10。
該半導體層16與該半導體層22中的每一者之材料組成物實質上可因退火該工件10而保持不變。然而，該輻射區域42內之半導體層16與22之部分可在退火該工件10之後具有一與之前不同的應力。於一項具體實施例中，該半導體層22具有的應力大小可小於10 MPa並且在該輻射區域42內可為拉伸或壓縮。於另一具體實施例中，該半導體層16可在該輻射保護區域44內具有大於10 MPa之拉伸應力。
可從該工件10移除犧牲層32之剩餘部分。於一特定具體實施例中，輻射可僅導向至該工件10之輻射區域42。於此一情況下，形成一硬遮罩(如犧牲層32)可為非必要。於另一特定具體實施例中，可不在退火該工件10之前形成犧牲層32，使得在處理期間實質上可將該等半導體層16與22之全部曝露於輻射。
圖5包括在移除該半導體層22之一部分後工件10之一斷面圖之一圖示。該等位置52與54位於該輻射區域42內，而該等位置56與58則位於該輻射保護區域44內。可運用一傳統或專屬製程來圖案化與蝕刻該半導體層22。於一項具體實施例中，由該半導體層22所曝露之材料可選擇性移除該半導體層16。
該半導體層16曝露於位置52與58處之部分可具有不同應力。於一項具體實施例中，位置52之應力可為拉伸並且大小大於位置58處的應力。於另一具體實施例中，位置52之應力可為壓縮並且大小大於位置58處的應力。該半導體層22於位置54與56處之剩餘部分可具有不同應力。於一項具體實施例中，位置56之應力可為壓縮並且大小大於位置54處的應力。於另一具體實施例中，位置56之應力可為拉伸並且大小大於位置54處的應力。
圖6包括一實質上完成的電子裝置之一斷面圖之一圖示。可於該等位置52、54、56、58、或其之任意組合處形成一電子組件。於所說明之具體實施例中，形成於位置52與58處之電子組件各包含具有一不同應力之半導體層16的一部分。於一進一步之具體實施例中，該半導體層16可為摻雜矽並於位置52處具有大小大於10 MPa之一拉伸類型的應力，而於位置58處具有大小小於10 MPa之一拉伸或壓縮類型的應力。因此，於位置52處之一組件可於位置58處所形成之一相似裝置上具有提升之電洞(或劣化之電子)遷移率。
於所說明之具體實施例中，形成於該等位置54與56處之電子組件亦各包含具有一不同應力之半導體層22的一部分。於一進一步之具體實施例中，該半導體層22可為Si(x) Ge(1－x) 並於位置54處具有大小小於10 MPa之一拉伸或壓縮類型的應力，而於位置56處具有大小大於10 MPa之一壓縮類型的應力。因此，於位置54處之一組件可於位置56處所形成之一相似裝置上具有提升之電洞(或劣化之電子)遷移率。
儘管說明成平面裝置結構，然而熟悉本技術人士將瞭解於該等位置52、54、56、58、或其之任意組合處亦可形成鰭型結構或鰭型與平面結構之混合。可運用一傳統或專屬製程來形成一或多個閘極介電層、一或多個閘極電極62、一或多個源極區域、汲極區域、源極/汲極區域612或其之任意組合。一或多個絕緣層64、一或多個導電層66、與一或多個封裝層68係運用一或多個傳統或專屬技術來形成。亦說明先前形成之場隔離區域610。
於一特定具體實施例中，該半導體層16可包含單晶矽而該半導體層22可包含一Si(0.65) Ge(0.35) 。於位置52處之一電子組件(例如，一n通道電晶體)可在一p摻雜區域內具有一通道區域，其具有大小範圍在約1.0至約3.5 GPa中的一拉伸類型應力。於位置54處之一電子組件(例如，一n通道電晶體或一p通道電晶體)可在一n摻雜或一p摻雜區域內具有一通道區域，其具有大小小於約10 MPa的一拉伸或一壓縮類型應力。於位置56處之一電子組件(例如，一p通道電晶體)可在一n摻雜區域內具有一通道區域，其具有範圍在約1.0至約3.5 GPa中的一壓縮類型應力。於位置58處之一電子組件(例如，一n通道電晶體或一p通道電晶體)可在一n摻雜或一p摻雜區域內具有一通道區域，其具有大小小於約10 MPa的一拉伸或一壓縮類型應力。
於一替代性具體實施例中，一電子裝置可包括具有一不同組成物、應力或其之任意組合的一或多層。圖7包括在形成一層72後圖1之工件20之一圖示。該層72可提供一可擴散或不然遷移進入該半導體層16的元素，並可包括一材料，例如矽、碳、氧、鍺、或其之任意組合。該半導體層16可具有一應力，其具有小於約10 MPa之一大小以及拉伸或壓縮之一類型。可在該半導體層16上藉由一傳統或專屬技術來成長、沉積、或形成該半導體層72。該層72可包括該元素並具有大小約10 MPa或更大之一應力(於一項具體實施例中可具有一壓縮類型)。於另一具體實施例中，該元素可為碳、鍺、其他半導體元素、或其之任意組合。該層72具有的厚度可在約5至約200 nm之一範圍中。層72中之元素的濃度可高於半導體層16中之元素的濃度。於一項具體實施例中，該半導體層16中之該元素的濃度實質上可等於零。
可加熱該工件20使得來自該層72之元素的一部分可擴散或不然遷移進入該半導體層16以形成該半導體層74。該半導體層74相較於該半導體層16可具有該元素之一不同濃度，而該不同之濃度可大於該半導體層16內之該元素之濃度。於一項具體實施例中，該工件20可於一反應之環境(例如，氧化或氮化環境)中加熱，或該工件20可於一實質上不反應之環境(例如包括氮、氦、氬、其他鈍氣、或其之任意組合的環境)中加熱。可從該工件20移除該層72。
該半導體層74可具有一具有一大小大於約10 MPa之應力以及取決於該層72與該半導體層74間所轉移之元素，具有一可為壓縮或拉伸之類型。該半導體層74可具有一包括不同濃度之元素的組成物。於一具體實施例中，該半導體層74可包含一壓縮應力矽鍺層，其具有一應力範圍為約1.0至約3.5 GPa以及一在先前就圖2所討論之一範圍中的鍺組成物。運用就圖4之工件10所說明之一具體實施例可在該工件20上執行退火該工件20，使得該半導體層74可大體上維持不同之該元素的濃度，並具有一具有一大小小於約10 MPa之拉伸或壓縮類型的應力。
圖8包括在形成一半導體層82後圖7之工件20之一斷面圖之一圖示。該半導體層82具有的厚度可在約5至約100 nm之一範圍中，並包括一半導體材料。該半導體層82可具有一與該半導體層74不同的組成物。該半導體層82與該半導體層74間之材料特性的失配可使該半導體層82具有一應力。於一項具體實施例中，該應力可為一大小大於或等於10 MPa的一拉伸。於其他具體實施例中，該應力可為一壓縮類型。
圖9包括在移除該半導體層82之一部分後圖8之工件20之一斷面圖之一圖示。該等位置92、94、96、與98係可形成一電子組件之處。於一特定具體實施例中，該半導體層16可包含Si(0.65) Ge(0.35) 且該應力可具有小於10 MPa之一大小，而該半導體層82可包含磊晶成長矽且該應力可為拉伸並具有在約2.5至約3.5 GPa之一範圍中的一大小。於另一具體實施例中，除非本文中另有事先說明，不然該等半導體層74與82可具有不同的組成物、應力或其之任意組合。
如同先前就圖6所說明，處理可持續以形成一實質上完整的電子裝置。該工件10之位置52、54、56、與58可對應於該工件20之位置92、94、96與98。該工件10之半導體層16可對應於該工件20之半導體層74。該工件10之半導體層22可對應於該工件20之半導體層82。於該位置52或該位置58處之一電子組件在一n摻雜區域內可具有一通道區域，其具有大小小於約10 MPa的一應力。於該位置54或該位置56處所形成之一電子組件可具有一形成於一p摻雜區域中的通道區域，其具有在約2.5至約3.5 GPa之一範圍中的一應力。根據先前就圖6所說明之一具體實施例可進行形成該電子裝置之剩餘物。
藉由在另一半導體層上方形成一小於關鍵厚度之半導體層，一材料失配可用以形成具有適合一特定電子裝置之應力與材料類型的通道區域。限制該上方層之厚度可引出較少的缺陷並降低對於執行部分額外製程的需求。較接近高度之通道區域可降低微影與蝕刻處理的複雜度。
可能有許多不同的方面與具體實施例。下面說明該等方面與具體實施例中之部分。閱讀本說明書之後，熟悉本技術人士將瞭解，該等方面與具體實施例僅係說明性，而非限制本發明之範疇。
就一第一方面而言，形成一電子裝置之一製程可包含提供一工件。該工件可包括一第一半導體層、一絕緣層、與一基底層。該絕緣層可位於該第一半導體層與該基底層之間，而該第一半導體層具有一第一應力，該第一應力具有一第一大小與一第一類型。該製程亦可包括於該第一半導體層上形成一第二半導體層，其中該第二半導體層具有一第二應力，該第二應力具有一第二大小與一第二類型。該製程進一步可包括退火該工件，使得該第二半導體層具有一第三應力，該第三應力具有一第三大小與一第三類型，其中該第三大小係與該第二大小不同。該製程又進一步可包括移除該第二半導體層之至少一部分以曝露該第一半導體層之一部分。在移除該第二半導體層之至少一部分之後，該第一半導體層會具有一第四應力，該第四應力具有一第四大小與一第四類型，且該第四類型係與該第二類型相反。
於該第一方面之一具體實施例中，形成該第二半導體層包括隨即鄰近該第一半導體層形成該第二半導體層。於另一具體實施例中，形成該第二半導體層包括僅於該第一半導體層之一部分上選擇性形成該第二半導體層。於一特定具體實施例中，退火該工件包括僅於該工件之一部分上退火該工件。於一更特定具體實施例中，僅於該工件之一部分上退火該工件包括僅雷射退火該工件之一部分。
於該第一方面之另一具體實施例中，退火該工件包括退火該工件使得該第一半導體層在退火該工件之前與之後具有一實質上相同之材料組成物。退火該工件亦包括退火該工件使得該第二半導體層在退火該工件之前與之後具有一實質上相同之材料組成物。於又另一具體實施例中，形成該第二半導體層包括磊晶成長一包括矽與鍺之層。於再另一具體實施例中，該第二半導體層具有一不大於約110 nm的厚度。
於該第一方面之另一具體實施例中，該第四類型為拉伸。於又另一具體實施例中，該第一大小與該第三大小中的每一者係小於約10 MPa。
就一第二方面而言，一種形成一電子裝置之製程可包括提供一工件，其中該工件包括一第一半導體層、一絕緣層、與一基底層。該絕緣層位於該第一半導體層與該基底層之間，而該第一半導體層具有一第一應力，該第一應力具有一第一大小與一第一類型。該製程進一步可包括退火該工件，使得該第一半導體層具有一第二應力，該第二應力具有一第二大小與一第二類型，其中該第二大小係與該第一大小不同。該製程進一步可包括於該第一半導體層上方形成一第二半導體層，其中該第二半導體層具有一第三應力，該第三應力具有一第三大小與一第三類型，且該第三類型係與該第一類型不同。
於該第二方面之一具體實施例中，該第一類型為壓縮。於另一具體實施例中，該第二大小係小於10 MPa。於又另一具體實施例中，形成該第二半導體層包括磊晶成長一矽層。於再另一具體實施例中，在退火該工件之後，該第一半導體層實質上具有一與退火該工件之前相同的組成物。
於該第二方面之另一具體實施例中，提供一工件進一步可包括提供一工件，其中該工件包括一第三半導體層。該絕緣層可位於該第三半導體層與該基底層之間。該第三半導體層具有一第四應力，該第四應力具有一第四大小與一第四類型，且該第四大小係小於約10 MPa。該製程進一步可包括於該第三半導體層上形成一第四半導體層，其中該第四半導體層包括一第一元素。該製程亦可包括提升該第一元素於該第三半導體層內的濃度以形成該第一半導體層。該製程進一步可包括移除該第四半導體層以曝露該第一半導體層，其中該第一層具有該第一應力。
於該第二方面之另一具體實施例中，該第一半導體層可包括一第一半導體材料且於一實質上相同之溫度下以及於一實質上相同之外部施加力的組合下測量該第一半導體材料與該單晶矽中之每一者的空間排序時，該第一半導體材料會具有一尺寸與單晶矽不同的空間排序。
就一第三方面而言，一電子裝置可包括一第一區域，其包括一基底層之一第一部分。該電子裝置亦可包括於該基底層之第一部分上方之一絕緣層的一第一部分。該電子裝置進一步可包括一第一電子組件，其包括一第一作用區域，該第一作用區域包括一第一半導體層之一第一部分與一第二半導體層之一第一部分，其中該第一半導體層相較於該第二半導體層具有一不同組成物與一不同應力。該電子裝置亦可包括一第二區域，其包括該基底層之一第二部分。該電子裝置進一步可包括於該半導體基底層之第二部分上方之絕緣層的一第二部分。該電子裝置又進一步可包括一第二電子組件，其包括一第二作用區域，該第二作用區域包括一第一半導體層之一第二部分，然而不包括該第二半導體層之任何部分。
於該第三方面之一具體實施例中，該第一半導體層之第一部分包括該電子裝置之一電子組件的一埋入式通道區域。於另一具體實施例中，該第一或該第二半導體層中僅一者包括拉伸、單晶矽。
本文中未說明的部分，關於特定材料、處理方式以及電路的許多細節皆為傳統形式，而可在關於半導體以及微電子技術的教科書與其他來源中找到。本發明的其他特徵與優點，將由以下詳細說明並由申請專利範圍而顯露。
應注意，並非所有上述於一般說明或該等範例中的活動皆為必要的；一特殊活動之一部分可能為非必要的；以及除了該等所說明的活動之外，可執行一或多個進一步的活動。又進一步，列舉活動的順序並不必然為執行活動的順序。閱讀本說明書後，熟悉本技術人士將能夠決定使用或不使用哪一或哪些活動或其哪一或哪些部分以及針對其特殊需求或希望來執行此類活動的順序。
任何一或更多的好處、一或更多的優勢、針對一或更多問題之一或更多的解決方案、或其之任意組合已經於上文中就一或多個特殊具體實施例加以說明。然而，該(等)好處、優勢、針對問題之解決方案、或可使任何好處、優勢、或解決方案發生或變得更加明確的任何元件皆不應視為任何或所有申請專利範圍的關鍵、必要、或基本特徵或元件。
應將上述標的視為說明性而非限制性，且隨附申請專利範圍係希望涵蓋本發明之範疇內的所有此類修改、擴充、與其他具體實施例。因此，將藉由對以下申請專利範圍及其等效物進行可允許之最廣義解釋，在法律所允許的最大程度範圍內決定本發明之範疇而不受前面詳細說明之約束或限制。
10．．．電子裝置/工件
12．．．基底層
14．．．絕緣層
16．．．半導體層
20．．．工件
22．．．半導體層
32．．．犧牲層
42．．．輻射區域
44．．．輻射保護區域
52．．．第一電子組件/位置
54．．．第一電子組件/位置
56．．．第二電子組件/位置
58．．．第二電子組件/位置
62．．．閘極電極
64．．．絕緣層
66．．．導電層
68．．．封裝層
72．．．半導體層
74．．．半導體層
82．．．半導體層
92．．．位置
94．．．位置
96．．．位置
98．．．位置
610．．．場隔離區域
612．．．源極區域、汲極區域、源極/汲極區域
熟悉本技術人士藉由參考隨附圖式便可瞭解本揭示內容並更明白其之多種特徵及優點。本揭示內容之主旨係以舉例方式來加以說明，而不會侷限於隨附圖式。
圖1包括其中可形成一電子裝置之一或多個電子組件之一工件的一斷面圖之一圖示。
圖2包括在形成一上方半導體層後圖1之工件之一斷面圖之一圖示。
圖3包括在形成一犧牲層後圖2之工件之一斷面圖之一圖示。
圖4包括在將一區域曝露於輻射後圖3之工件之一斷面圖之一圖示。
圖5包括在移除一半導體層之一部分後圖4之工件之一斷面圖之一圖示。
圖6包括在該電子裝置實質上完成後圖5之工件之一斷面圖之一圖示。
圖7包括在根據一替代性具體實施例形成一半導體層後圖1之工件之一斷面圖之一圖示。
圖8包括在形成一半導體層後圖7之工件之一斷面圖之一圖示。
圖9包括在移除一半導體層之一部分後圖8之工件之一斷面圖之一圖示。
熟悉本技術人士明白，該等圖式中的元件係為簡化及清楚而加以說明，且不一定按比例繪製。例如，相對於其他元件，圖式中部分元件的尺寸可能過度放大，以利於增進對本發明之具體實施例之瞭解。不同圖式中使用相同參考符號表示類似或相同項目。
10．．．電子裝置/工件
12．．．基底層
14．．．絕緣層
16．．．半導體層
22．．．半導體層
42．．．輻射區域
44．．．輻射保護區域
52．．．第一電子組件/位置
54．．．第一電子組件/位置
56．．．第二電子組件/位置
58．．．第二電子組件/位置

Claims (20)

  1. 一種形成一電子裝置的製程，其包含：提供一工件，其中：該工件包括一第一半導體層、一絕緣層、與一基底層；該絕緣層位於該第一半導體層與該基底層之間，以及該第一半導體層具有一第一應力，該第一應力具有一第一大小及一第一類型；於該第一半導體層上形成一第二半導體層，其中該第二半導體層具有一第二應力，該第二應力具有一第二大小及一第二類型；退火該工件，使得該第二半導體層具有一第三應力，該第三應力具有一第三大小及一第三類型，其中該第三大小係與該第二大小不同；以及移除該第二半導體層之至少一部分以曝露該第一半導體層之一部分，其中在移除該第二半導體層之至少一部分後，該第一半導體層具有一第四應力，該第四應力具有一第四大小與一第四類型，且該第四類型係與該第二類型相反。
  2. 如請求項1之製程，其中形成該第二半導體層包括形成緊鄰該第一半導體層之該第二半導體層。
  3. 如請求項2之製程，其中形成該第二半導體層包括僅於該第一半導體層之一部分上選擇性形成該第二半導體 層。
  4. 如請求項1之製程，其中退火該工件包含退火僅於該工件之一部分。
  5. 如請求項4之製程，其中退火僅於該工件之一部分上之該工件包含雷射退火僅一部分之該工件。
  6. 如請求項1之製程，其中退火該工件包含退火該工件使得：該第一半導體層在退火該工件之前與之後具有一大體上相同之材料組成；以及該第二半導體層在退火該工件之前與之後具有一大體上相同之材料組成。
  7. 如請求項1之製程，其中形成該第二半導體層包含磊晶成長包括矽與鍺之一層。
  8. 如請求項1之製程，其中該第二半導體層具有不大於約110nm的一厚度。
  9. 如請求項1之製程，其中該第四類型為拉伸。
  10. 如請求項1之製程，其中該第一大小與該第三大小分別小於約10MPa。
  11. 如請求項1之製程，其中提供一工件進一步包含：提供一工件，其中：該工件包括一第三半導體層；該絕緣層位於該第三半導體層與該基底層之間，該第三半導體層具有一第五應力，該第五應力具有一第五大小與一第五類型，以及 該第四大小係小於約10MPa；於該第三半導體層上形成一第四半導體層，其中該第四半導體層包括一第一元素；提升於該第三半導體層內該第一元素之濃度以形成該第一半導體層；以及移除該第四半導體層以曝露該第一半導體層，其中該第一層具有該第一應力。
  12. 如請求項1之製程，其中該第一半導體層包含一第一半導體材料且於一大體上相同之溫度下以及於一大體上相同之外部施加力的組合下測量該第一半導體材料及該單晶矽中之每一者的空間排序時，該第一半導體材料具有與單晶矽不同之維度之一空間排序。
  13. 如請求項1之製程，其中該第一半導體與該第二半導體層包含不同的半導體元素組成物。
  14. 如請求項1之製程，其中該第一半導體層具有一第一半導體元素組成物，以及該第二半導體層具有一不同於該第一半導體元素組成物之第二半導體元素組成物。
  15. 如請求項1之製程，其中該第一半導體層包含單晶矽，以及該第二半導體層包含Si(x) Ge(1-x) ，其中x係在約0.1至小於1.0之一範圍中。
  16. 如請求項1之製程，其中該第一半導體層包含Si(x) Ge(1-x) ，其中x係在約0.1至小於1.0之一範圍中，以及該第二半導體層包含單晶矽。
  17. 如請求項1之製程，其中該第一半導體層包含Si(x) C(1-x) ， 其中x係在約0.1至小於1.0之一範圍中。
  18. 如請求項1之製程，其中該第二半導體層包含Si(x) C(1-x) ，其中x係在約0.1至小於1.0之一範圍中。
  19. 如請求項11之製程，其中該第一半導體層具有一第一半導體元素組成物，該第三半導體層具有一不同於該第一半導體元素組成物之第二半導體元素組成物，以及該第四半導體層具有一不同於該第一及第二半導體元素組成物當中每一者之第三半導體元素組成物。
  20. 如請求項11之製程，其中提供包含該第三半導體之該工件、形成該第四半導體層、提升於該第三半導體層內加該第一元素之濃度以形成該第一半導體層，以及移除該第四半導體層，係於形成該第二半導體層之前實施。
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