CN101401201A - 电子器件和用于形成电子器件的工艺 - Google Patents

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Abstract

电子器件(10)可以具有位于第一半导体层(16)与基层(12)之间的绝缘层(14)。与第一半导体层相比，具有不同组成和应力的第二半导体层(22)可以覆盖第一半导体层的至少一部分。在一个实施例中，第一电子元件(52或54)可以包括第一有源区域，该第一有源区域包括第一和第二半导体层的第一部分。第二电子元件(58或56)可以包括第二有源区域，该第二有源区域可以包括第一半导体层的第二部分。可以用不同的工艺来形成该电子器件。在另一实施例中，可以执行使工件退火，并且可以改变至少一个半导体层的应力。在不同实施例中，可以在第二半导体层形成之前或之后执行使工件退火。

Description

电子器件和用于形成电子器件的工艺
技术领域
[0001]本发明公开涉及电子器件，更特别地涉及形成具有不同应力和材料组成的区域的电子器件。
背景技术
[0002]电子器件的电子元件(例如晶体管)的载流子迁移率可以受到形成该电子元件的材料的性质的影响。这种性质可以包括材料组成、应力、晶体取向、或它们的任意组合。改善一种载流子类型的迁移率的改变可能对相反载流子类型的载流子的迁移率有害。因此，在互补金属氧化物半导体(“CMOS”)电子器件中，可以使用具有不同组的材料性质的有源区域。
[0003]实现不同组的材料性质的一种提议方法可以包括在硅晶片上外延生长120nm或更厚的硅锗(“Si(x)Ge(1-x)”)第一层或使该硅晶片退火以释放该第一层中的应力。随后在经释放的Si(x)Ge(1-x)上形成的第二层硅可具有拉伸应力。使诸如第一层的应力薄膜退火可以引起表面粗糙化、薄膜内部的位错缺陷、或它们的任何组合。这样的工艺可能需要附加加工，诸如表面的化学机械抛光(“CMP”)或附加Si(x)Ge(1-x)的形成，以便形成具有足够质量的层以形成半导体元件。
[0004]另一种方法可以是形成Si(x)Ge(1-x)的第一分级层，使得在该层的形成开始时，x可以接近1，并随着层的变厚而逐渐减小，使得可以使位错形成最小化。达到希望的浓度时，就可以形成相对无缺陷的Si(x)Ge(1-x)的厚度，并且可以在该第一分级层上形成应力硅层。这样的层随后可以通过晶片键合和劈切工艺来转移到另一个晶片上。类似所述第一分级层的薄膜中的应力可以在半导体层的形成或后续加工期间引起丘凸或表面粗糙化，可能需要对Si(x)Ge(1-x)执行CMP工艺以便有利于晶片键合工艺。
附图说明
[0005]通过参照附图，可以更透彻地理解本公开，并使其众多特征和优点对本领域的技术人员来说明显。本文所描述的实施例在附图中以示例形式而非限定形式示出。
[0006]图1包括其中可以形成电子器件的一个或多个电子元件的工件的横断面图的图示。
[0007]图2包括覆盖半导体层的形成之后图1的工件的横断面图的图示。
[0008]图3包括牺牲层形成之后图2的工件的横断面图的图示。
[0009]图4包括将区域暴露于辐射之后图3的工件的横断面图的图示。
[0010]图5包括去除一部分半导体层之后图4的工件的横断面图的图示。
[0011]图6包括电子器件基本完成之后图5的工件的横断面图的图示。
[0012]图7包括根据替代实施例、半导体层形成之后图1的工件的横断面图的图示。
[0013]图8包括半导体层形成之后图7的工件的横断面图的图示。
[0014]图9包括一部分半导体层去除之后图8的工件的横断面的图示。
[0015]本领域的技术人员认识到图中的元素是为简明起见而示出的，并不一定按比例描绘。例如，图中某些元素的尺寸可以相对于其它元素而放大以帮助改善对本发明实施例的理解。不同的图中相同附图标记的使用指示类似或相同的项目。
具体实施方式
[0016]电子器件可以具有位于第一半导体层与基层之间的绝缘层。与第一半导体层相比，具有不同组成和应力的第二半导体层可以覆盖至少第一半导体层的一部分。一方面，第一电子元件可以包括第一有源区域，其包括第一和第二半导体层的第一部分。第二电子元件可以包括第二有源区域，其可以包括第一半导体层的第二部分。依照具体实施例，第一电子元件的沟道区内的应力与第二电子元件的沟道区内的应力可以是不同的。
[0017]可以用不同的工艺来形成该电子器件。另一方面，形成电子器件的工艺可以包括提供工件。该工件可以包括第一半导体层、绝缘层、以及基层。绝缘层可以位于第一半导体层与基层之间。第一半导体层具有第一应力，该第一应力具有第一量值和第一类型。该工艺还可以包括在第一半导体层上形成第二半导体层，其中，该第二半导体层具有第二应力，该第二应力具有第二量值和第二类型。该工艺还可以进一步包括使工件退火，使得第二半导体层具有第三应力，该第三应力具有第三量值和第三类型。第三量值可以不同于第二量值。在特定实施例中，第三量值可以小于第二量值。该工艺还可以包括去除第二半导体层的至少一部分以便暴露第一半导体层的一部分。去除第二半导体层的至少一部分之后，第一半导体层具有第四应力，该第四应力具有第四量值和第四类型。与第二应力相比，第四应力具有相反的类型。
[0018]再一方面，形成电子器件的工艺可以包括提供工件，其中，该工艺可以包括第一半导体层、绝缘层、以及基层。绝缘层可以位于第一半导体层与基层之间。第一半导体层可以具有第一应力，该第一应力具有第一量值和第一类型。该工艺还还可以包括使工件退火，使得第一半导体层具有第二应力，该第二应力具有第二量值和第二类型。第二量值可以不同于第一量值。在特定实施例中，第二实施例可以小于第二量值。该工艺可以进一步包括形成覆盖第一半导体层的第二半导体层，其中，该第二半导体层可以具有第三应力，该第三应力可以具有第三量值和第三类型。与第一应力相比，第三应力可以具有相反的类型。
[0019]电子器件可以包括具有不同应力的沟道区，因此可以影响各个沟道区中的载流子迁移率。参照图1至8，将更透彻地理解本发明的具体实施例。
[0020]某些术语是关于在本说明书内使用它们时的其预期意义来定义或阐明的。术语“有源区域”意图是意指电子元件的一部分，载流子在电子元件的正常工作期间可以从该部分电子元件中流过。有源区域的示例可以包括晶体管结构的源极/漏极和沟道区或电阻器端子之间的电阻部分。
[0021]术语“临界厚度”是这样的厚度，即超过该厚度，位错或其它缺陷将形成以便减轻层中的应力。例如Si(0.55)Ge(0.45)，在单晶硅衬底上形成的层可以具有约2.5～约3.5GPa的应力和5～10mn的临界厚度。
[0022]术语“空间有序性”意图是意指固体内材料的物理排列。空间有序性的示例是晶体材料的晶格。但是，非晶体材料(例如玻璃，某些金属合金)也可以具有空间有序性。温度和施加的外力两者均可以影响材料的空间有序性。
[0023]术语“工件”意图是意指衬底和(如果有的话)在工艺程序的任何特定点处附着于该衬底的一个或多个层、一个或多个结构、或它们的任何组合。请注意，衬底可以在工艺程序期间不显著改变，而工件在工艺程序期间显著改变。例如，在工艺程序开始时，衬底和工件是相同的。在衬底上形成层之后，衬底没有改变，但现在工件包括衬底与层的组合。
[0024]除非另有说明，否则层的应力在层形成之后和大于100℃的后续加热周期之前在室温(约25℃)下测量。如此处所使用的，应力具有量值(或与零值的距离)和类型(压缩或拉伸)。
[0025]如这里所使用的，术语“包括”、“包含”、“具有”或它们的任何其它变体，意图涵盖非排他性的包含物。例如，包括一系列元素的工艺、方法、物件、或器件不一定仅限于那些元素，而是可以包括未明确列出或为此类工艺、方法、物件、或器件所固有的其它元素。更进一步地，除非有明确的相反说明，否则，“或”指的是同或而非异或。例如，下列各项中的任何一个满足条件A或B：A是真(或存在)并且B是假(或不存在)，A是假(或不存在)并且B是真(或存在)，以及A和B两者均为真(或存在)。
[0026]另外，为简明起见并给出本文所述实施例的范围的一般意义，采用“一”的使用来描述“一”所提及的一个或多个物件。因此，每当使用“一”时，应将本说明书理解为包括一个或至少一个，并且除非另外很明显意味着相反的方面，否则单数也包括复数。
[0027]除非另外定义，否则本文中使用的所有科技术语具有与本发明所属领域的技术人员所共同理解的相同的涵义。本文所提及的所有公开、专利申请、专利、及其它参考文献均通过提及而完整地并入进来。在发生冲突的情况下，将以包括定义的本说明书为准。另外，所述材料、方法、以及示例仅仅是说明性的而非意图是限制性的。
[0028]图1包括其中可以相继地形成电子器件的一个或多个电子元件的工件10的一部分的横断面图的图示。工件10可以包括基层12、绝缘层14、以及半导体层16。在所示实施例中，基层12可以包括支撑层并为工件的其它层提供机械支撑。例如，基层12可以包括通常在制造半导体器件中使用的绝缘材料，诸如石英、玻璃、塑料、或它们的任何组合。在另一实施例中，基层12可以包括半导体材料，其包括半导体元素，诸如硅、锗、碳、镓、砷、或它们的任何组合。
[0029]绝缘层14可以是掩埋绝缘层，并提供基层12与半导体层16之间的电绝缘。绝缘层14可以生长、沉积形成或通过常规的或专有工艺形成。绝缘层14可以具有在约10～约500nm的范围的厚度。绝缘层14可以包括氧化物、氮化物、氮氧化物、或它们的任何组合。半导体层16可以通过传统或专有技术来生长、沉积、另外地形成、或键合。半导体层16可以包括诸如硅、锗、碳、或它们的任何组合的半导体元素并具有在约15～约150nm范围基本均匀的厚度。半导体层16可以具有第一应力。半导体层16可以用p型掺杂剂、n型掺杂剂、或它们的任何组合来掺杂，并具有每立方厘米约1E14～约1E19原子的范围的掺杂剂浓度。在特定实施例中，半导体层16可以包括硅层。第一应力可以具有小于约10MPa的量值和拉伸或压缩类型。虽然未示出，但是此时还可以形成场隔离区。
[0030]图2包括形成覆盖半导体层16的半导体层22之后工件10的横断面图的图示。半导体层22可以通过传统或专有工艺来生长、沉积、或形成。在一个实施例中，半导体层22可以是外延生长的。半导体层22可以具有约5～约100nm的范围的厚度。在一个实施例中，半导体层22可以紧邻着半导体层16而形成。在另一个实施例中，半导体层22可以包括不同于半导体层16的一种或多种半导体材料。在另一个实施例中，半导体层16可以包括不同于半导体层22的一种或多种半导体材料。例如，半导体层16和22中的一个可以是单晶硅，半导体层22或16中的另一个可以使Si(x)Ge(1-x)，其中，x可以在约0.1至小于1.0的范围。在替代实施例中，半导体层22可以包括Si(x)C(1-x)，其中x在约0.1至小于1.0的范围。在特定实施例中，半导体层16可以包括多个半导体元素，半导体层22可以包括硅层，并且是n掺杂的、p掺杂的、基本不掺杂的、或它们的任何组合。
[0031]半导体层16和22的一种或多种材料性质的不匹配可以引起半导体层22内部的引力。例如，材料可以具有在一个温度下的第一空间有序性，和在不同温度下的第二空间有序性。这样的差异可以用热膨胀系数来描述。空间有序性在温度范围上的变化对于不同材料可以是不同的。因此，工件10的温度变化可以引起半导体层16和22中的一个或二者内部的应力。在其它示例中，空间有序性的差异可以不取决于温度变化。
[0032]在特定实施例中，与半导体层22的材料相比，半导体层16的材料可以具有不同尺寸的晶格常数。在这种情形中，紧邻着半导体层16来外延生长半导体层22可以产生半导体层16和22中的一个或二者内部的应力。在一个实施例中，具有较小晶格尺寸的材料可以具有拉伸型应力。在另一实施例中，具有较大晶格尺寸的材料可以具有压缩型应力。在一个实施例中，半导体层22不超过相对于与层16的材料性质不匹配的临界厚度，使得半导体层22的表面可以关于缺陷与执行退火工艺之前保持基本相同。在特定实施例中，半导体层22的应力可以具有约1.0～约3.5GPa范围的量值并且是压缩型的，并具有在约5～约50nm的范围的厚度。
[0033]图3包括形成牺牲层32之后图2的工件10的横断面图的图示。牺牲层32可以覆盖在半导体层22上来形成。牺牲层32可以是选择为基本上防止下面的层在后续加工期间暴露于辐射的材料。牺牲层32可以是氧化物、氮化物、氮氧化物、或它们的任何组合。牺牲层32可以具有约10～约100nm的范围的厚度。牺牲层32可以适用传统或专有工艺来形成或构图。在一个实施例中，可以在图案化之前生长或沉积牺牲层32。牺牲层32的其余部分可以在后续的退火工艺期间充当硬掩膜。
[0034]图4包括使用传统或专有工艺来使工件10退火以便形成辐射区42和辐射保护区44之后图3的工件10的横断面图的图示。在一个实施例中，使工件10退火可以利用诸如激光源的定向辐射源。在另一实施例中，使工件10退火可以使用快速热处理或退火来执行。使工件10退火可以在存在基本不反应的气体的情况下来执行，诸如氮气、氦气、氩气、另一种惰性气体、或它们的任何组合。
[0035]半导体体层16和半导体层22中的每一个内的材料组成可以通过使工件10退火而保持基本不变。但是，辐射区42内部的那部分半导体层16和22可以在使工件10退火之后具有与之前不同的应力。在一个实施例中，半导体层22可以在辐射区42内具有应力，该应力具有小于10MPa的量值并且是拉伸型或压缩型。在另一实施例中，半导体层16可以在辐射保护区44内具有大于10MPa的拉伸应力。
[0036]牺牲层32的其余部分可以从工件10上去除。在特定实施例中，辐射可以只定向于工件10的辐射区42。在这种情形中，可以不需要形成类似牺牲层32的硬掩膜。在另一特定实施例中，在使工件10退火之前可以不形成牺牲层21，使得在加工期间，基本全部的半导体层16和22均可以暴露于辐射。
[0037]图5包括去除半导体层22的一部分之后工件10的横断面图的图示。位置52和54位于辐射区42内，位置56和58位于辐射保护区44内。半导体层22可以用传统或专有工艺来构图和蚀刻。在一个实施例中，来自半导体层22的暴露材料可以有选择地移动到半导体层16。
[0038]位置52和58处的半导体层16的暴露部分可以具有不同的应力。在一个实施例中，位置52处的应力可以是拉伸型的，并且在量值上大于位置58处的应力。在另一实施例中，位置52处的应力可以是压缩型的，并且在量值上大于位置58处的应力。位置54和56处的半导体层22的其余部分可以具有不同的应力。在一个实施例中，位置56处的应力可以是压缩型的，并且在量值上大于位置54处的应力。在另一实施例中，位置56处的应力可以是拉伸型的，并且在量值上大于位置54处的应力。
[0039]图6包括基本完成的电子器件的横断面图的图示。可以在位置52、54、56、58中的每一个或它们的任何组合处形成电子元件。在所示实施例中，在位置52和58处的电子元件每一个可以形成为包括具有不同应力的半导体层16的一部分。在进一步的实施例中，半导体层16可以是掺杂硅，并且在位置52处具有量值大于10MPa且为拉伸型的应力，在位置58处具有量值小于10MPa且为拉伸型或压缩型的应力。因此，位置52处的元件可以具有在位置58处形成的类似器件上的改善的空穴(或退化电子(degraded electron))迁移率。
[0040]而且，在所示实施例中，位置54和56处的电子元件每一个可以形成为包括具有不同应力的半导体层22的一部分。在进一步的实施例中，半导体层22可以是Si(x)Ge(1-x)，并且在位置54处具有量值小于10MPa且为拉伸型的应力，在位置56处具有量值大于10MPa且为压缩型的应力。因此，位置54处的元件可以具有在位置56处形成的类似器件上的改善的空穴(或退化电子)迁移率。
[0041]虽然作为平面器件结构而示出，但本领域的技术人员将认识到还可以在位置52、54、56、58、或它们的任何组合处形成鳍型结构、或鳍型结构与平面结构的混合。可以使用传统或专有工艺来形成一个或多个栅极介电层、一个或多个栅电极62、一个或多个源极区、漏极区、源极/漏极区612或它们的任何组合。用一种或多种传统或专有技术来形成一个或多个绝缘层64、一个或多个导电层66、以及一个或多个封装层68。所示出的还有之前形成的场隔离区610。
[0042]在特定实施例中，半导体层16可以包括单晶硅，半导体层22可以包括Si(0.65)Ge(0.35)。位置52处的诸如n沟道晶体管的电子元件可以具有p掺杂区内的沟道区，其具有拉伸型应力，该拉伸型应力具有约1.0～约3.5GPa的范围的量值。位置54处的诸如n沟道晶体管或p沟道晶体管的电子元件可以具有n掺杂或p掺杂区域内的沟道区，其具有拉伸型或压缩型应力，该应力具有小于约10MPa的量值。位置56处的诸如p沟道晶体管的电子元件可以具有n掺杂区内的沟道区，其具有压缩型应力，该压缩型应力具有约1.0～约3.5GPa范围的量值。位置58处的诸如n沟道晶体管或p沟道晶体管的电子元件可以具有n掺杂或p掺杂区域内的沟道区，其具有拉伸型或压缩型应力，该应力具有小于约10MPa的量值。
[0043]在替代实施例中，电子器件可以包括具有不同组成、应力或它们的任何组合的一个或多个层。图7包括层72形成之后图1的工件20的图示。层72可以提供能够扩散或迁移到半导体层16中的元素，并且可以包括诸如硅、碳、氧、锗、或它们的任何组合的材料。半导体层16可以具有应力，该应力具有小于约10MPa的量值和为拉伸或压缩的类型。层72可以通过传统或专有技术而在半导体层16上生长、沉积或形成。层72可以包括该元素并具有应力，该应力具有约为10MPa或以上的量值，并且，在一个实施例中，可以具有压缩类型。在另一个实施例中，该元素可以是碳、锗、另一种半导体元素、或它们的任何组合。层72可以具有约5～约200nm范围的厚度。层72中该元素的浓度可以高于半导体层16中该元素的浓度。在一个实施例中，半导体层16中该元素的浓度可以基本上等于零。
[0044]可以加热工件20使得来自层72的一部分元素可以扩散或迁移到半导体层16中以便形成半导体层74。与半导体层16相比，半导体层74可以具有元素的不同浓度，并且该不同浓度可以大于半导体层16内元素的浓度。在一个实施例中，可以在诸如氧化或氮化环境的反应性环境中加热工件20，或者可以在基本不反应的环境，诸如包括氮气、氦气、氩气、另一种惰性气体、或它们的任何组合的环境中来加热工件20。可以随后从工件20上去除层72。
[0045]半导体层74可以具有应力，该应力具有大于约10MPa的量值和可以是压缩型或拉伸型的类型，取决于在层72与半导体层74之间转移的元素。半导体层74可以具有包括不同浓度下的元素的组成。在一个实施例中，半导体层74可以包括具有约1.0～约3.5GPa范围的应力的压缩应力硅锗层和在之前相对于图2所讨论的范围内的锗组分。使工件20退火可以使用针对图4中的工件10所述的实施例来对工件20执行，使得半导体层74可以基本保持元素的不同浓度并具有拉伸型或压缩型应力，该应力具有小于10MPa的量值。
[0046]图8包括半导体层82形成之后图7的工件20的横断面图的图示。半导体层82可以具有约5～约100nm范围的厚度并包括半导体材料。半导体层82可以具有不同于半导体层74的组成。半导体层82与半导体层74之间材料性质的不匹配可以引起半导体层82具有应力。在一个实施例中，应力可以是拉伸型的，具有大于或等于约10MPa的量值。在其它实施例中，该应力可以具有压缩类型。
[0047]图9包括去除半导体层82的一部分之后图8的工件20的横断面图的图示。位置92、94、96、和98是可以形成电子元件的位置。在特定实施例中，半导体层16可以包括Si(0.65)Ge(0.35)，应力可以具有小于10MPa的量值，并且半导体层82可以包括外延生长的硅，应力可以是拉伸型并具有约2.5～约3.5GPa的量值。在另一实施例中，除非本文中否则的规定外，半导体层74和82可以具有不同的组成、应力或它们的任何组合。
[0048]如之前相对于图6所述，可以继续加工以便形成基本完成的电子器件。工件10的位置52、54、56、和58可以对应于工件20的位置92、94、96、和98。工件10的半导体层16可以对应于工件20的半导体层74。工件10的半导体层22可以对应于工件20的半导体层82。位置52或位置58处的电子元件可以具有在具有其量值小于约10MPa的应力的n掺杂区内的沟道区。在位置54或位置56处形成的电子元件可以具有在具有约2.5～约3.5GPa的范围的应力的p掺杂区内形成的沟道区。可以根据之前相对于图6所述的实施例来进行其余电子器件的形成。
[0049]通过以小于临界厚度的厚度形成覆盖另一半导体层的半导体层，可以利用材料不匹配来形成具有为特定电子器件而定制的应力和材料类型的沟道区。限制该覆盖层的厚度可以引入较少的缺陷并降低对执行某些附加工艺的需要。在高度上较接近的沟道区可以降低光刻和蚀刻加工的复杂性。
[0050]许多不同的方面和实施例是可能的。下面描述那些方面和实施例中的一部分。阅读本说明书之后，本领域的技术人员将认识到那些方面和实施例仅是说明性的，并且不限制本发明的范围。
[0051]在第一方面，形成电子器件的工艺包括提供工件。该工件可以包括第一半导体层、绝缘层、和基层。绝缘层可以位于第一半导体层与基层之间，并且第一半导体层具有第一应力，该第一应力具有第一量值和第一类型。该工艺还可以包括在第一半导体层上形成第二半导体层，其中，该第二半导体层具有第二应力，该第二应力具有第二量值和第二类型。该工艺还可以进一步包括使工件退火，使得第二半导体层具有第三应力，该第三应力具有第三量值和第三类型，其中，第三量值不同于第二量值。该工艺可以更进一步地包括去除第二半导体层的至少一部分以便暴露第一半导体层的一部分。去除第二半导体层的至少一部分之后，第一半导体层具有第四应力，该第四应力具有第四量值和第四类型，该第四类型与第二类型相反。
[0052]在第一方面的一个实施例中，形成第二半导体层包括紧邻着第一半导体层形成第二半导体层。在另一实施例中，形成第二半导体层包括仅在半导体层的一部分上有选择地形成第二半导体层。在特定实施例中，使工件退火包括仅在工件的一部分上使工件退火。在更特定的实施例中，仅在工件的一部分上使工件退火包括仅使工件的一部分激光退火。
[0053]在第一方面的另一实施例中，使工件退火包括使工件退火，使得第一半导体层在使工件退火之前和之后具有基本相同的材料组成。使工件退火还包括使工件退火，使得第二半导体层在使工件退火之前和之后具有基本相同的材料组成。在又一实施例中，形成第二半导体层包括外延生长一层，该层包括硅和锗。在再一实施例中，第二半导体层具有不大于约110nm的厚度。
[0054]在第一方面的另一实施例中，第四类型是拉伸型。在又一实施例中，第一量值和第三量值中的每一个小于约10MPa。
[0055]在第二方面，形成电子装置的工艺可以包括提供工件，其中，该工件可以包括第一半导体层、绝缘层、以及基层。绝缘层可以位于第一半导体层与基层之间，并且第一半导体层具有第一应力，该第一应力具有第一量值和第一类型。该工艺还可以进一步包括使工件退火，使得第一半导体层具有第二应力，该第二应力具有第二量值和第二类型，其中，第二量值不同于第一量值。该工艺可以进一步包括形成覆盖第一半导体层的第二半导体层，其中，该第二半导体层可以具有第三应力，该第三应力可以具有第三量值和第三类型，并且该第三类型不同于第一类型。
[0056]在第二方面的一个实施例中，第一类型是压缩型。在另一实施例中，第二量值小于10MPa。在又一实施例中，形成第二半导体层包括外延生长硅层。在再一实施例中，在使工件退火之后，第一半导体层具有与使工件退火之前基本相同的组成。
[0057]在第二方面的另一实施例中，提供工件可以进一步包括提供工件，其中，该工件包括第三半导体层。绝缘层可以位于第三半导体层与基层之间。第三半导体具有第四应力，该第四应力具有第四量值和第四类型，该第四量值小于约10MPa。该工艺可以进一步包括在第三半导体层上形成第四半导体层，其中，第四半导体层包括第一元素。该工艺还可以包括增大第三半导体层内第一元素的浓度以便形成第一半导体层。该工艺可以进一步包括去除第四半导体层以便暴露第一半导体层，其中，第一层具有第一应力。
[0058]在第二方面的另一实施例中，第一半导体层可以包括第一半导体材料，在基本相同的温度下和在基本相同的施加的外力的组合下测量半导体材料和单晶硅中的每一个的空间有序性时，该第一半导体材料具有其尺寸与单晶硅不同的空间有序性。
[0059]在第三方面，电子器件可以包括第一区域，该第一区域包括基层的第一部分。该电子器件还可以包括覆盖基层的第一部分的绝缘层的第一部分。该电子器件可以进一步包括第一电子元件，该第一电子元件包括可以包括第一半导体层的第一部分和第二半导体层的第一部分的第一有源区域，其中，与第二半导体层相比，第一半导体层具有不同的组成和不同的应力。该电子器件还可以包括第二区域，其包括基层的第二部分。该电子器件可以进一步包括覆盖半导体基层的第二部分的绝缘层的第二部分。该电子器件可以更进一步地包括第二电子元件，该第二电子元件包括可以包括第一半导体层的第二部分但不包括第二半导体层的任何一部分的第二有源区域。
[0060]在第三方面的一个实施例中，第一半导体层的第一部分包括用于电子器件的电子元件的掩埋沟道区。在另一实施例中，第一或第二半导体层中只有一个包括拉伸单晶硅。
[0061]在本文中没有描述的范围内，关于具体材料、行为、以及电路的许多细节是传统的，并且可以在半导体和微电子领域内的教程和其它来源中找到。本发明的其它特征和优点将通过以下详细说明和权利要求而变得显而易见。
[0062]请注意，并不是一般说明或示例中的所有上述活动均是需要的，一部分具体活动可以不需要，并且除所述的那些之外，还可以执行一个或多个进一步的活动。更进一步地，用以列出活动的顺序不必是用以执行这些活动的顺序。阅读本说明书之后，本领域的技术人员将能够确定使用或不使用哪个或哪些活动或其一个或多个部分，并且将出于对这些活动的具体需要或期望来执行这样的活动的顺序。
[0063]上文中已经针对一个或多个具体实施例描述了任何一个或多个好处、一个或多个其它优点、一个或多个问题的一个或多个解决方案、或它们的任何组合。但是，不应将可以引起任何好处、优点或解决方案出现或变得更明显的好处、优点、问题的解决方案、或任何元素理解为任何或全部权利要求的决定性的、要求的、或本质的特征或元素。
[0064]应将以上公开的主题看作说明性的，而非限制性的，并且所附权利要求书意图涵盖属于本发明范围内的所有此类修改、改进、或其它实施例。因此，在法律允许的最大范围内，本发明的范围将通过权利要求书及其等价物的可容许的最广泛的解释来确定，并且不应受到前述说明的约束或限制。

Claims (20)

1.一种形成电子器件的工艺，其包括：
提供工件，其中：
所述工件包括第一半导体层、绝缘层、以及基层；
所述绝缘层位于第一半导体层与基层之间，以及
所述第一半导体层具有第一应力，所述第一应力具有第
一量值和第一类型；
在第一半导体层上形成第二半导体层，其中，所述第二半导体层具有第二应力，所述第二应力具有第二量值和第二类型；
使工件退火，使得第二半导体层具有第三应力，所述第三应力具有第三量值和第三类型，其中，第三量值不同于第二量值；以及
去除第二半导体层的至少一部分以便暴露第一半导体层的一部分，其中，去除第二半导体层的至少一部分之后，第一半导体层具有第四应力，所述第四应力具有第四量值和第四类型，所述第四类型与第二类型相反。
2.权利要求1的工艺，其中，形成第二半导体层包括紧邻着第一半导体层形成第二半导体层。
3.权利要求2的工艺，其中，形成第二半导体层包括仅在第一半导体层的一部分上有选择地形成第二半导体层。
4.权利要求1的工艺，其中，使工件退火包括仅在工件的一部分上使工件退火。
5.权利要求4的工艺，其中，仅在工件的一部分上使工件退火包括仅使工件的一部分激光退火。
6.权利要求1的工艺，其中，使工件退火包括：使工件退火以便：
在使工件退火之前和之后，所述第一半导体层具有基本相同的材料组成；以及
在使工件退火之前和之后，所述第二半导体层具有基本相同的材料组成。
7.权利要求1的工艺，其中，形成第二半导体层包括外延生长包含硅和锗的层。
8.权利要求1的工艺，其中，所述第二半导体层具有大于约110nm的厚度。
9.权利要求1的工艺，其中，第四类型是拉伸型。
10.权利要求1的工艺，其中，第一量值和第三量值中的每一个小于约10MPa。
11.一种形成电子器件的工艺，其包括：
提供工件，其中：
所述工件包括第一半导体层、绝缘层、以及基层；
所述绝缘层位于第一半导体层与基层之间，以及
所述第一半导体层具有第一应力，所述第一应力具有第一量值和第一类型；
使工件退火，使得第一半导体层具有第二应力，所述第二应力具有第二量值和第二类型，其中，第二量值不同于第一量值；以及
形成覆盖第一半导体层的第二半导体，其中：
所述第二半导体层具有第三应力，所述第三应力具有第三量值和第三类型；以及
所述第三类型与第一类型相反。
12.权利要求11的工艺，其中，所述第一类型是压缩型。
13.权利要求11的工艺，其中，所述第二量值小于10MPa。
14.权利要求11的工艺，其中，形成第二半导体层包括外延生长硅层。
15.权利要求11的工艺，其中，在使工件退火之后，第一半导体层具有与使工件退火之前基本相同的组成。
16.权利要求11的工艺，其中，提供工件进一步包括：
提供工件，其中：
所述工件包括第三半导体层；
所述绝缘层位于第三半导体层与基层之间，
所述第三半导体具有第四应力，所述第四应力具有第四量值和第四类型，以及
所述第四量值小于约10MPa；
在第三半导体层上形成第四半导体层，其中，所述第四半导体层包括第一元素；
增大第三半导体层内第一元素的浓度以便形成第一半导体层；以及
去除第四半导体层以便暴露第一半导体层，其中，所述第一层具有第一应力。
17.权利要求11的工艺，其中，所述第一半导体层包括第一半导体材料，当在基本相同的温度下和在基本相同的施加的外力的组合下测量第一半导体材料和单晶硅中的每一个的空间有序性时，该第一半导体材料具有与单晶硅不同尺度的空间有序性。
18.一种电子器件，其包括：
第一区域，其包括：
基层的第一部分；
覆盖基层的第一部分的绝缘层的第一部分；以及
第一电子器件，该第一电子器件包括第一有源区域，该第一有源区域包括第一半导体层的第一部分和第二半导体层的第一部分，其中，所述第一半导体层与第二半导体层相比具有不同的组成和不同的应力；以及
第二区域，其包括：
所述基层的第二部分；
覆盖半导体基层的第二部分的所述绝缘层的第二部分；以及
第二电子元件，该第二电子元件包括第二有源区域，该第二有源区域包括第一半导体层的第二部分但不包括第二半导体层的任何部分。
19.权利要求18的电子器件，其中，所述第一半导体层的第一部分包括用于电子器件的电子元件的掩埋沟道区。
20.权利要求18的电子器件，其中，第一或第二半导体层中只有一个包括拉伸单晶硅。
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