TWI406284B - 快閃記憶體中反序頁之寫入 - Google Patents

快閃記憶體中反序頁之寫入 Download PDF

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TWI406284B
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Description

快閃記憶體中反序頁之寫入
本文中描述寫入及讀取快閃記憶體之方法，以及如此讀取及寫入之快閃記憶體裝置及系統。
將快閃記憶體(例如NAND快閃記憶體)結構化為矩形記憶體單元陣列。該等單元係配置於正交位元線及字線中。一個或多個資料位元係藉由將足夠電荷注入至單元之一浮動閘極中以將單元之臨限電壓置於表示彼位元值或彼等位元值之一臨限電壓範圍內而寫入至每一單元。藉由將一快閃記憶體單元之臨限電壓與標記臨限電壓範圍之間的邊界之參考電壓相比較來讀取該快閃記憶體單元。在一NAND快閃記憶體之情形下，一次一個完全字線地寫入及讀取該等單元。將字線20進一步分組成區若干區塊，以使得一次一整個區塊地擦除單元。
依序寫入一既定區塊之字線。在已寫入一區塊之第一字線後，寫入該區塊之隨後字線可干擾先前被寫入字線，此乃因將電荷注入至一個字線之單元之浮動閘極中亦可影響鄰近字線之單元之電場，藉此增加一附近先前被寫入字線之單元之臨限電壓，可能到達改變由該先前所寫入附近字線之臨限電壓所表示之位元值之程度。經依次寫入快閃記憶體單元之此耦合成為Yupin效應。
已知兩種用於減輕Yupin效應之一般方法。第一方法係：只要讀取一區塊之除最後被寫入字線之外之一字線，亦首先讀取該區塊之在寫入目標字線之後寫入之一個或多個字線，在讀取時，根據其他字線之單元之臨限電壓來調整將用於讀取目標字線之參考電壓，並使用該等經調整之參考電壓來讀取目標字線。此方法之缺點係在於其因需要讀取兩個或更多個字線以正確地讀取目標字線而減慢目標字線之讀取。第二方法係藉由將稍微不足夠的電荷注入至單元之浮動閘極中以使該等單元之臨限電壓升高至所期望位準來寫入一區塊之除最後字線之後之字線。接著，對於每一目標字線而言，在已如此寫入可干擾目標字線之寫入之其他字線後，將更多電荷注入至目標字線之其臨限電壓因與其他字線之寫入相關聯之干擾而尚未升高至其所期望值之單元中以使該等臨限電壓升高至其所期望值。此方法之缺點係在於其減慢字線之寫入。實質上，僅該區塊之最後字線必須寫入兩次。
本文中提供一種儲存組織於根據一邏輯頁位址次序排序之複數個頁中之資料之方法，其包含：(a)提供包含一區塊之一記憶體，該區塊包含按一字線寫入次序依次寫入之複數個字線；(b)接收該等資料頁；及(c)將該等頁寫入至該等字線，其中經依次寫入頁之該邏輯頁位址次序係使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之一順序如何。
本文中亦提供一種儲存組織於根據一邏輯頁位址次序排序之複數個頁中之資料之方法，其包含：(s)接收該等資料頁；及(b)將該等資料頁發送至包含一區塊之一記憶體，該區塊包含按一字線寫入次序依次寫入之複數個字線，按一發送次序發送該等頁以使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之一順序如何。
本文中亦提供一種記憶體裝置控制器，其操作以：(a)接收複數個頁以儲存於包含按一字線寫入次序依次寫入之複數個字線之一記憶體區塊中，該等頁係根據一邏輯頁位址次序排序；及(b)按一發送次序將該等頁發送至該記憶體區塊以使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之一順序如何。
本文中亦提供一種系統，其包含：(a)一非揮發性記憶體，其中儲存包含一記憶體區塊及寫入電路之一記憶體裝置之一驅動程式，該記憶體區塊包含複數個字線，該寫入電路操作以按一字線寫入次序依次寫入該等字線，該驅動程式包含：(i)接收碼，其用於接收複數個資料頁以儲存於該記憶體裝置中，該等頁係根據一邏輯頁位址次序排序，(ii)發送碼，其用於按一發送次序將該等頁發送至該寫入電路以使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之一順序如何；及(b)一處理器，其用於執行該碼。
本文中亦提供一種其上嵌有電腦可讀碼之電腦可讀儲存媒體，該電腦可讀碼係包含具有複數個字線之一記憶體區塊、用於按一字線寫入次序依次寫入該等字線之寫入電路及用於自一所選擇字線讀取之讀取電路之一記憶體裝置之驅動程式碼，該電腦可讀碼包含：(a)接收程式碼，其用於接收複數個資料頁以儲存於該記憶體裝置中，該等頁係根據一邏輯頁位址次序排序；及(b)發送程式碼，其用於按一發送次序將該等頁發送至該寫入電路以使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之一順序如何。
本文中亦提供一種儲存組織於根據一邏輯頁位址次序排序之複數個頁中之資料之方法，其包含：(a)提供包含一區塊之一記憶體，該區塊包含按一字線寫入次序寫入之複數個字線；(b)接收該等資料頁；及(c)將該等頁寫入至該等字線以使得對於任一對被寫入字線而言，寫入至該對中在該字線寫入次序中為較早者之字線的一頁的邏輯頁位址高於寫入至該對中在該字線寫入次序中為較晚者之字線之至少一個頁的邏輯頁位址，而不管按其接收該等頁之一順序如何。
本文中亦提供一種儲存組織於根據一邏輯頁位址次序排序之複數個頁中之資料之方法，其包含：(a)接收該等資料頁；(b)將該等資料頁發送至包含一區塊之一記憶體，該區塊包含按一字線寫入次序寫入之複數個字線，按一發送次序發送該等頁以使得因將該等頁至該等字線之寫入，對於任一對被寫入字線而言，寫入至該對中在該字線寫入次序中為較早者之字線的一頁的邏輯頁位址高於寫入至該對中在該字線寫入次序中為較晚者之字線之至少一個頁的邏輯頁位址，而不管按其接收該等頁之一順序如何。
本文中亦提供一種記憶體裝置控制器，其操作以：(a)接收複數個頁以儲存於包含一記憶體區塊之一記憶體中，該記憶體區塊包含按一字線寫入次序寫入之複數個字線，該等頁係根據一邏輯頁位址次序排序；及(b)按一發送次序將該等頁發送至該記憶體以使得因該等頁至該等字線之寫入，對於任一對被寫入字線而言，寫入至該對中在該字線寫入次序中為較早者之字線的一頁的邏輯頁位址高於寫入至該對中在該字線寫入次序中為較晚者之字線之至少一個頁的邏輯頁位址，而不管按其接收該等頁之一順序如何。
本文中亦提供一種系統，其包含：(a)一非揮發性記憶體，其中儲存包含一記憶體區塊及寫入電路之一記憶體裝置之一驅動程式，該記憶體區塊包含複數個字線，該寫入電路可操作以按一字線寫入次序寫入該等字線，該驅動程式包含：(i)接收碼，其用於接收複數個資料頁以儲存於該記憶體裝置中，該等頁係根據一邏輯頁位址次序排序，及(ii)發送碼，其用於按一發送次序將該等頁發送至該寫入電路以使得因該等頁至該等字線之寫入，對於任一對被寫入字線而言，寫入至該對中在該字線寫入次序中為較早者之字線的一頁的邏輯頁位址高於寫入至該對中在該字線寫入次序中為較晚者之字線之至少一個頁的邏輯頁位址；及(b)一處理器，其用於執行該碼。
本文中亦提供一種其上嵌有電腦可讀碼之電腦可讀儲存媒體，該電腦可讀碼係包含具有複數個字線之一記憶體區塊、用於按一字線寫入次序依次寫入該等字線之寫入電路及用於自一所選擇字線讀取之讀取電路之一記憶體裝置之驅動程式碼，該電腦可讀碼包含：(a)接收程式碼，其用於接收複數個資料頁以儲存於該記憶體裝置中，該等頁係根據一邏輯頁位址次序排序；及(b)發送程式碼，其用於按一發送次序將該等頁發送至該寫入電路以使得因該等頁至該等字線之寫入，對於任一對被寫入字線而言，寫入至該對中在該字線寫入次序中為較早者之字線的一頁的邏輯頁位址高於寫入至該對中在該字線寫入次序中為較晚者之字線之至少一個頁的邏輯頁位址，而不管按其接收該等頁之一順序如何。
本文中呈現用於儲存組織於複數個頁中之資料之方法及相關聯裝置。該等頁係根據一邏輯頁位址次序排序：每一頁使其相關聯有充當彼頁之一邏輯頁位址之一相應唯一號碼，以使得具有最低頁位址之頁係該次序中之第一頁，具有次最低頁位址之頁係該次序中之第二頁等等。注意，該等頁根據邏輯頁位址之排序與其中接收該等頁以供儲存之次序無關。
在儲存資料頁之一第一方法中，提供包含一區塊之一記憶體。該區塊包含按一字線寫入次序依次寫入之複數個字線。接收該等資料頁。將該等頁寫入至該等字線，其中經依次寫入頁之該邏輯頁位址次序係使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之順序如何。注意，寫入次序之此限制及本文中所呈現其他方法之類似限制僅應用於該區塊內，且(例如)在包含多於一個區塊之一記憶體之情形下，不在若干 區塊之間或中。
在第一方法之某些實施例中，根據儲存於其中之頁之邏輯頁位址次序來依序讀取該等字線中之兩者或更多者，以使得與該字線寫入次序相反地讀取該等字線。在已讀取該兩個或更多個字線中之第一者後，根據自緊接在彼字線之前讀取之字線所讀取之資料來讀取隨後所讀取之每一字線。在某些該等實施例中，根據該字線寫入次序，緊接在彼「隨後所讀取」字線之前讀取之字線係彼「隨後所讀取」字線之緊接後繼者。
在第一方法之某些實施例中，在將該等資料頁寫入至該等字線之前對其進行快取。在某些該等實施例中，快取足夠數目之資料頁以填充該區塊之所有該等字線。
在儲存資料頁之一第二方法中，接收該等頁並接著將其發送至包含一區塊之一記憶體。該區塊包含按一字線寫入次序依次寫入之複數個字線。按一發送次序將該等頁發送至該記憶體以使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之順序如何。
一第一記憶體裝置控制器接收該等頁以供儲存於包含按一字線寫入次序依次寫入之複數個字線之一記憶體區塊中。該控制器按一發送次序將該等頁發送至該記憶體區塊以使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之順序如何。
一第一記憶體裝置包含該第一記憶體裝置控制器、該記憶體區塊及用於按該字線寫入次序依次寫入該等字線之寫入電路。
該第一記憶體裝置之某些實施例亦包含用於自一所選擇字線讀取之讀取電路。某些該等實施例亦包含：一緩衝器，其中該讀取電路儲存該所選擇字線之資料；且亦讀取校正電路，其用於根據儲存於該緩衝器中之資料來調整一隨後所讀取字線之讀取。通常，根據該字線寫入次序，該隨後所選擇字線係自其讀取該緩衝器中之該資料之字線之緊接前驅者。
在包含讀取電路之第一記憶體裝置之某些實施例中，控制器亦選擇該等字線中之兩者或更多者來由該讀取電路依次讀取。該控制器接收由該讀取電路讀取之資料。在自第一所選擇字線讀取之後，對於每一隨後所選擇字線而言，該控制器根據自緊接在自彼隨後所選擇字線之讀取之前讀取之該所選擇字線所讀取之資料來讀取彼隨後所選擇字線之資料。在某些該等實施例中，根據該字線寫入次序，緊接在彼「隨後所讀取」字線之前讀取之字線係彼「隨後所讀取」字線之緊接後繼者。
該第一記憶體裝置之某些實施例亦包含一用於在將資料頁寫入至字線之前儲存該等資料頁之快取記憶體。
在第一記憶體裝置控制器之某些實施例中，該控制器亦選擇該等字線中之兩者或更多者來依次讀取。該控制器接收且因此讀取該資料。在自第一所選擇字線讀取之後，對於每一隨後所選擇字線而言，該控制器根據自緊接在自彼隨後所選擇字線之讀取之前讀取之該所選擇字線所讀取之資料來讀取彼隨後所選擇字線之資料。在某些該等實施例中，根據該字線寫入次序，緊接在彼「隨後所讀取」字線之前讀取之字線係彼「隨後所讀取」字線之緊接後繼者。
一第一系統包含一非揮發性記憶體及一處理器。在該揮發性記憶體中儲存有包含一記憶體區塊及寫入電路之一記憶體裝置之一驅動程式。該記憶體區塊包含複數個字線。該寫入電路按一字線寫入次序依次寫入該等字線。該驅動程式包含接收碼，其用於接收該等資料頁以儲存於該記憶體裝置中。該驅動程式亦包含發送碼，其用於按一發送次序將該等頁發送至該寫入電路以使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之順序如何。該處理器執行該碼。
通常，第一系統亦包含該記憶體裝置。在第一系統之某些此等實施例中，該記憶體裝置亦包含用於自一所選擇字線讀取之讀取電路。該驅動程式接著亦包含：選擇碼，其用於選擇該等字線之將由該讀取電路讀取之兩者或更多者；接收碼，其用於接收由該讀取電路所讀取之資料；及讀取碼，其用於在第一所選擇字線之讀取之後，對於每一隨後所選擇字線而言，根據自緊接在彼「隨後所選擇」字線之讀取之前讀取之所選擇字線所讀取之資料來讀取彼隨後所選擇字線之資料。在某些該等實施例中，根據該字線寫入次序，緊接在彼「隨後所選擇」字線之前讀取之字線係彼「隨後所選擇」字線之緊接後繼者。
一第一電腦可讀儲存媒體其上嵌有電腦可讀碼。該電腦可讀碼係第一記憶體裝置之驅動程式碼。
在儲存資料頁之一第三方法中，提供包含一區塊之一記憶體。該區塊包含按一字線寫入次序寫入之複數個字線。接收該等資料頁。將該等頁寫入至該等字線，以使得對於任一對被寫入字線而言，寫入至該對中在該寫入次序中為較早者之字線的一頁的邏輯頁位址高於寫入至該對中在該字線寫入次序中為較晚者之字線之至少一個頁的邏輯頁位址，而不管按其接收該等頁之順序如何。
在儲存資料頁之一第四方法中，接收該等頁並接著將其發送至包含一區塊之一記憶體。該區塊包含按一字線寫入次序依次寫入之複數個字線。按一發送次序將該等頁發送至該記憶體以使得因該等頁至該等字線之寫入，對於任一對被寫入字線而言，寫入至該對中在該字線寫入次序中為較早者之字線的一頁的邏輯頁位址高於寫入至該對中在該字線寫入次序中為較晚者之字線之至少一個頁的邏輯頁位址，而不管按其接收該等頁之順序如何。
一第二記憶體裝置控制器接收該等頁以供儲存於包含按一字線寫入次序依次寫入之複數個字線之一記憶體區塊中。該控制器按一發送次序將該等頁發送至該記憶體區塊以使得作為將該等頁寫入至該等字線之一結果，對於任一對被寫入字線而言，寫入至該對中在該字線寫入次序中為較早者之字線的一頁的邏輯頁位址高於寫入至該對中在該字線寫入次序中為較晚者之字線之至少一個頁的邏輯頁位址，而不管按其接收該等頁之順序如何。
一第二系統包含一非揮發性記憶體及一處理器。在該非揮發性記憶體中儲存有包含一記憶體區塊及寫入電路之一記憶體裝置之一驅動程式。該記憶體區塊包含複數個字線。該寫入電路按一字線寫入次序依次寫入該等字線。該驅動程式包含接收碼，其用於接收該等資料頁以儲存於該記憶體裝置中。該驅動程式亦包含發送碼，其用於按一發送次序將該等頁發送至該寫入電路以使得因該等頁至該等字線之寫入，對於任一對被寫入字線而言，寫入至該對中在該字線寫入次序中為較早者之字線的一頁的邏輯頁位址高於寫入至該對中在該字線寫入次序中為較晚者之字線之至少一個頁的邏輯頁位址，而不管按其接收該等頁之順序如何。該處理器執行該碼。
一第二電腦可讀儲存媒體上嵌有電腦可讀碼。該電腦可讀碼係該第二記憶體裝置之驅動程式碼。
一記憶體裝置之一個實施例包含一包含複數個字線及一控制器之記憶體區塊。該等複數個字線係按一字線寫入次序依次寫入。該控制器控制該記憶體區塊中之資料儲存。該控制器接收複數個頁以儲存於該記憶體區塊中。該等頁係根據一邏輯頁位址次序排序。該控制器按一發送次序將該等頁發送至該記憶體區塊以使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之一順序如何。
一種儲存組織於根據一邏輯頁位址次序排序之複數個頁中之資料之方法之一個實施例包括提供包含一區塊之一記憶體，其中該區塊包含按一字線寫入次序依次寫入之複數個字線。該方法進一步包含：接收該等資料頁，並將該等頁寫入至該等字線，其中經依次寫入頁該邏輯頁位址次序係使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之一順序如何。
參照圖式及隨附描述可更好地理解一根據本發明之快閃記憶體之原理及操作。
現參照該等圖式，圖1係一快閃記憶體裝置之一方區塊區。一包含配置於一矩陣中之複數個記憶體單元M 之記憶體單元陣列1 係由一行控制電路2 、一列控制電路3 、一共同源極線控制電路4 及一共同p井控制電路5 加以控制。行控制電路2 連接至記憶體單元陣列1 之位元線(BL )，以供讀取儲存於記憶體單元(M )中之資料、在一寫入操作期間確定記憶體單元(M )之一狀態及控制位元線(BL )之電位位準以促進寫入或抑制寫入。列控制電路3 連接至字線(WL )以選擇字線(WL )中之一者、施加讀取電壓、施加與藉由行控制電路2加以控制之位元線電位位準組合之寫入電壓及施加與其上形成記憶體單元(M )之一p型區之一電壓耦合在一起之一擦除電壓。共同源極線控制電路4 控制連接至該等記憶體單元(M )之一共用源極線。共同p井控制電路5 控制共同p井電壓。
儲存於該等記憶體單元(M )中之資料係由列控制電路2 讀出並經由一I/O線及一資料輸入/輸出緩衝器6 輸出至外部I/O線。欲儲存於該等記憶體單元中之程式資料係經由外部I/O線輸入至資料輸入/輸出緩衝器6 ，並被傳送至行控制電路2 。該等外部I/O線連接至一控制器20 。
用於控制快閃記憶體裝置之命令資料輸入至連接至與控制器20 連接在一起之外部控制線之一命令介面。該命令資料告知該快閃記憶體請求何種操作。輸入命令被傳送至一狀態機8 ，該狀態機8 控制行控制電路2 、列控制電路3 、共同源極線控制電路4 、共同p井控制電路5 及資料輸入/輸出緩衝器6 。狀態機8 可輸出快閃記憶體之一狀態資料，例如，READY/BUSY(準備就緒/忙)或PASS/FAIL(成功/失敗)。
控制器20 與或可與一主機系統連接在一起，例如一個人電腦、一數位相機、一個人數位助理。該主機發起命令(例如，儲存資料至記憶體陣列1 或自記憶體陣列1 讀取資料)，且分別提供或接收此資料。控制器20 將此等命令轉變成可由命令電路7 解釋並執行之命令信號。控制器20 亦通常含有用於將使用者資料寫入至該記憶體陣列或自該記憶體陣列讀取使用者資料之緩衝記憶體。一典型記憶體裝置包含：一個積體電路晶片21 ，其包含控制器20；及一個或多個積體電路晶片22 ，其各自包含一記憶體陣列及相關聯控制電路、輸入/輸出電路及狀態機電路。當然，趨勢係將此一裝置之記憶體陣列及控制器電路共同整合於一個或多個積體電路晶片上。該記憶體裝置可嵌入為該主機系統之一部分，或可包含於一可以可抽換方式插入至主機系統之一配合插座中之記憶體卡中。此記憶體卡可包含整個記憶體裝置或控制器及記憶體陣列，其中相關聯周邊電路可提供於分離記憶體卡中。
圖2圖解說明記憶體單元陣列1 之一例示性結構。描述一NAND快閃EEPROM作為一實例。在一具體實例中，將記憶體單元(M )劃分成1,024個區塊。同時擦除儲存於每一區塊中之資料。因此，區塊係可被同時擦除之單元數目之最小單位。在每一區塊中，在此實例中，存在被分成偶數行及奇數行之8,512個行。位元線亦被分成偶數位元線(BLe )及奇數位元線(BLo )。每一閘電極處連接至字線(WL0 至WL3 )之四個記憶體單元係串聯連接以形成一NAND單元單位。該NAND單元單位之一個端子係經由一第一選擇電晶體(S)連接至對應位元線(BL )、且另一端子係經由一第二選擇電晶體(S )連接至共同源極線，該第一選擇電晶體(S )之閘電極係耦接至一第一選擇閘極線(SGD )，該第二選擇電晶體(S )之閘電極係耦接至一第二選擇閘極線(SGS )。雖然為簡明起見，顯示在每一單元單位中將包含四個浮動閘極電晶體，但亦可使用較大數目之電晶體，例如8個、16個或者甚至32個。
在一使用者資料讀取或寫入操作期間，在此實例中，同時選擇4,256個單元(M )。該等所選擇單元(M )具有相同的字線(WL )，例如WL2 ，及相同種類的位元線(BL )，例如偶數位元線BLe0 至BLe4255 。因此，可同時讀取或寫入532個資料位元組(每一位元組8個位元)，每一單元一個位元。該等所同時讀取或寫入之532個資料位元組形成一邏輯頁。因此，一個區塊可儲存至少八個頁。在多階位元之情形下，使得每一記憶體單元儲存兩個資料位元，每一區塊儲存16個頁。
圖3A圖解說明儲存單個位元之單元之Yupin效應。處於其擦除狀態(按慣例表示一「1」位元)之單元之臨限電壓係根據一分佈110 按統計分佈。藉由將足夠的電荷注入至一單元之浮動閘極中來將一「0」位元寫入至該單元，從而將該單元之臨限電壓升高至一值V 0 之上。由於該注入過程係隨機的，因此儲存「0」位元之單元之臨限電壓亦係根據一分佈130 按統計分佈。為讀取一單元，將該單元之臨限電壓與一參考電壓V R 進行比較。若該單元之臨限電壓超過V R ，則認為該單元儲存「0」位元。否則，認為該單元儲存一「1」位元。
現假設，已寫入圖2之一區塊之第一字線WL0 。寫入第二字線WL1 之單元亦增加字線WL0 之某些單元之臨限電壓。字線WL0 之一單元之主要干擾係來自字線WL1 之共享相同位元線BL 之單元：若未寫入字線WL1 之單元，則相同位元線BL 上字線WL0 之單元之臨限電壓不增加，但寫入字線WL1 之一單元往往亦增加字線WL0 之共享相同位元線BL 之單元之臨限電壓。字線WL0 之與字線WL1 之所寫入單元共享位元線BL 之單元之臨限電壓分佈向上移位一量Δ，從而到達經移位臨限電壓分佈120 及140 。字線WL0 之寫入有「0」位元之單元仍具有高於V 0 之臨限電壓且因此在儲存「0」位元時仍被正確地讀取；但字線WL0 之未寫入單元之假設儲存「1」位元之一小部分已使其臨限電壓移位至V R 之上且因此在儲存「0」位元時被不正確地讀取。應瞭解，在每一單元儲存多於一個位元之單元之情形下，使得相關臨限電壓分佈比圖3A中所圖解說明之每一單元單個位元中之情形窄且聚集地更攏，甚至有Yupin效應誘發更多讀取錯誤。
圖3B圖解說明各自儲存兩個位元之單元之Yupin效應。處於其擦除狀態(按慣例表示位元對「11」)之單元之臨限電壓係根據一分佈112 按統計分佈。藉由將足夠的電荷注入至一單元之浮動閘極來將一不同位元對(「10」、「00」或「01」)寫入至該單元，從而將該單元之臨限電壓升高至一對應臨限電壓值之上：位元對「10」、V IO ；位元對「00」、V 00 且位元對「01」、V O1 。在圖3B中所呈現之實例中V 1O <V OO <V O1 ，但亦可使用其他慣例。由於該注入過程係隨機的，因此儲存除「11」之外之位元對之單元之臨限電壓亦係按統計分佈：儲存位元對「10」之單元之臨限電壓係根據一分佈122 進行分佈、儲存位元對「00」之單元之臨限電壓係根據一分佈132 進行分佈且儲存位元對「01」之單元之臨限電壓係根據一分佈142 進行分佈。為讀取一單元，將該單元之臨限電壓與10參考電壓V R10 、V R00 及V R01 進行比較。若該單元之臨限電壓高於V RO1 ，則認為該單元儲存位元對「01」。若該單元之臨限電壓係在臨限電壓區間(V R00 ,V R01 )中，則認為該單元儲存位元對「00」。若該單元之臨限電壓係在臨限電壓區間(V R10 ,V R00 )中，則認為該單元儲存位元對「10」。否則，認為該單元儲存位元對「11」。
現假設，已寫入圖2之一區塊之第一字線WL0 。寫入第二字線WL1 之單元亦增加字線WL0 之某些單元之臨限電壓。字線WL0 之一單元之主要干擾係來自字線WL1 之共享相同位元線BL 之單元：若未寫入字線WL1 之單元，則相同位元線BL 上字線WL0 之單元之臨限電壓不增加，但寫入字線WL1 之一單元往往亦增加字線WL0 之共享相同位元線BL 之單元之臨限電壓。字線WL0 之與字線WL1 之所寫入單元共享位元線BL 之單元之臨限電壓分佈向上移位一量Δ，從而到達經移位臨限電壓分佈114、124、134 及144 。字線WL0 之寫入有位元對「01」之單元仍具有高於V R01 之臨限電壓且因此在儲存「01」位元時仍被正確地讀取；但字線WL0 之單元之假設儲存位元對「11」、「10」及「00」之一小部分已使其臨限電壓分別移位至V R10 、V R00 及V R01 之上，且因此被不正確地讀取。為使圖解說明簡明，所有四個臨限電壓分佈皆圖解說明為移位相同移位值Δ。實際上，對應於相同位元線上毗鄰單元之十六個不同位元對組合，可存在多達十六個不同Δ。
如上所述，存在兩種減輕Yupin效應之已知一般方法。
在第一方法中，在讀取字線WL0 之前，讀取字線WL1 。若字線WL1 之一單元之臨限電壓大於V 0 ，則將適當的Δ值添加至相關參考電壓，從而提供一經調整之參考電壓以供讀取與字線WL1 之單元共享一位元線BL 之字線WL0之單元。
在第二方法(其僅與每一單元多個位元情形相關)中，如圖3B中所圖解說明，在寫入字線WL0 及WL1 時，字線WL0之單元(用來儲存除「11」外之位元對)的臨限電壓僅升高至對應中間位準之上：V 110 而非V 10 、V 100 而非V 00 及V 101 而非V 01 。接著字線WL1 之儲存除「11」之外之位元對之單元之臨限電壓僅升高至V 110 、V 100 或V 101 之上而非V 10 、V 00 或V 11 之上。接著字線WL0 之儲存除「11」之外之位元對之單元之且尚未升高至所期望最後臨限電壓值V 10 、V 00 或V 01 之上之臨限電壓因第二寫入步驟中之Yupin效應而因此升高。類似地，對字線WL1 之儲存除「11」之外之位元對之單元之寫入之完成被延期直至字線WL2 之儲存除「11」之外之位元對之單元之臨限電壓升高至適當的中間臨限電壓值之上後。此方法減輕Yupin效應對儲存除「11」之外之位元對之單元的影響，但不減輕Yupin效應對保持在其擦除狀態以表示位元對「11」之單元的影響。
亦如上所述，第一方法之問題係在於為正確地讀取一字線，必須讀取(至少)兩個字線，此使讀取一字線所需之時間(至少)加倍。然而，在一快閃記憶體之一主機按順序邏輯次序將若干頁寫入至一區塊並接著按該相同順序邏輯次序讀取該等頁之典型情形下，可藉由按相反次序寫入對應字線來減輕Yupin效應：具有最低邏輯位址之頁(該區塊中之第一頁，如由該主機所見)儲存於具有最高編號之(最後寫入之)字線中，且具有最高邏輯位址之頁(該區塊中之最後頁，如由該主機所見)儲存於具有最低編號之(第一寫入之)字線中。在該主機發送將儲存於一區塊中之依次頁(自低邏輯頁位址至較高邏輯頁位址)時，該等頁在該實體區塊中按一反向實體次序終止：邏輯頁編號越高，則對應字線編號越低。
為簡明起見，在以下實例中，假定每一字線寫入一個頁。至每一字線兩個頁(如圖2中所圖解說明)或至每一字線多於兩個頁之情形之擴展頗簡單。
以下係當一主機自第一頁至最後頁依序請求一區塊之所有頁之事件順序。對校正Yupin效應之已知方法之效率改良頗顯而易見。
1.　主機請求頁0。
2.　自該區塊之最後字線讀取頁0資料。該最後字線不遭受顯著耦合效應，此乃因在寫入最後字線之後不寫入其他字線。因此，無需應用校正。
3.　將頁0資料發送至主機且亦保存其以供將來使用。
4.　主機請求頁1。
5.　根據頁0之資料使用校正自該區塊之次最後字線讀取頁1資料。
6.　將頁1資料發送至主機且亦保存其以供將來使用。可丟棄頁0資料。
7.　主機請求頁2。
8.　根據頁1之資料使用校正自該區塊之倒數第三字線讀取區塊頁2資料。
9.　將頁2資料發送至主機且亦保存其以供將來使用。可丟棄頁1資料。
等等。
以上方案之有效性的條件係根據主機對該等頁之邏輯排序自最後頁至第一頁寫入該等頁。如眾所周知，多階快閃裝置訓令寫入次序為自第一(最低位址)字線至最後字線。因此，此減輕Yupin效應之方法不具有一般適用性，乃因當一快閃裝置接收將儲存於一區塊中之第一頁時，該裝置不可將該頁儲存於該區塊之最後實體字線中，如適用此方法所需。
然而，此方法完全適用於使用一自快取方案之快閃儲存系統。在此等系統中，進入資料首先儲存於一臨時緩衝器中，且在一稍後階段傳送至其目標位置。圖4顯示對記憶體單元陣列1 之區塊之使用某些該等區塊作為此臨時緩衝器的一種分組方式。在圖4中，區塊0 至9 係其中臨時儲存進入資料之快取區塊，且區塊10 至1023 係用於長期儲存之通用區塊。通常，資料係每一單元一個位元地儲存於10個快取區塊0 至9 中，此乃因每一單元寫入一個位元甚快於每一單元寫入數個位元。接著，在背景技術中，將資料傳送至長期儲存區塊以供更緊密儲存。同樣，通常，為耗損均衡起見，該等快取區塊之角色並不固定，而係在該等區塊中間動態地移動。資料之傳送通常係在已知曉目標區塊之全部內容時完成：該等內容位於緩衝器中或位於該裝置內之一不同永久位置中(對於因最後更新而未被覆寫之頁)。因此，該資料移動過程可自最低字線至最高字線填充目標區塊，而同時根據對適用該新方法所必須之反向方案確保該資料終止。
再次參照圖1，使用控制器20 且視情況亦命令電路7 來實施該新方法。以下係兩個例示性替代架構。
A.　由控制器20 及命令電路7 以協作方式來實施該新方法。只要命令電路7接收到一讀取請求，命令電路7即將所擷取之資料保存於一內部臨時緩衝器中。在請求下一頁時，若該下一頁儲存於係低於對應於內部緩衝器中之資料之字線之一個字線之字線中(亦即，儲存於緊接在對應於內部緩衝器中之資料之字線之前寫入之字線中)，則命令電路7根據所保存之資料以第一已知方法中調整參考臨限電壓值之方式來調整該等參考臨限電壓值。若下一所請求頁不儲存於低於對應於內部緩衝器中之資料之字線之一個字線之字線中，則控制器20 恢復至第一已知方法。為使此實施例有用，控制器20 必須協作並發佈(在主機依序讀取時)自最高位址至最低位址存取字線之讀取命令，此在一自快取系統中容易地完成。注意，無需關於寫入來修改晶片上電路22 ：寫入次序之反向係由控制器20 完成且晶片上電路22 僅自最低字線至最高字線將資料寫入至一區塊之字線。圖5係圖1之一部分之一放大圖，其顯示命令電路7包含：讀取電路72 ，其用於讀取一所選擇字線；一緩衝器74 ，其用於由讀取電路72 所讀取之資料之臨時儲存；及讀取校正電路76 ，其用於根據儲存於緩衝器74 中之資料來調整由讀取電路72 所使用之參考臨限電壓值。
B.　完全在控制器20 中實施該新方法且不關於寫入或讀取來修改晶片上電路22 。在由控制器20 實施讀取時，顛倒寫入及修正兩者。寫入與實施例「A」中相同。為讀取，控制器20 發送讀取命令以按反向次序讀取該等頁。自該等單元所讀取之資料發送至控制器20 且在電路晶片22 中不保存拷貝。控制器20 將錯誤校正應用於該資料並將該資料發送至主機。控制器20 將該資料保存於一臨時緩衝器中以供支援所讀取之下一頁之錯誤校正，以防該所讀取之下一頁將自下一字線向下讀取。若該下一頁實際上係自下一字線向下讀取，則控制器20 之錯誤校正機制使用先前頁之資料來增強其錯誤校正能力。此增強簡單地應用於使用一機率式錯誤校正解碼演算法(例如一LDPC演算法或一Turbo演算法)操作之一錯誤校正模組中。先前頁之資料係由控制器20 用於調整錯誤校正解碼過程開始之初始機率。關於所期盼耦合效應之資訊之可用性提供關於所期盼錯誤之資訊且可顯著改良該錯誤校正過程。藉助附帶功率及效能益處，不僅解碼器更快地收斂，且可校正錯誤情形之範圍得以擴展。換言之，一旦耦合資料可用且使用其時，一頁中不可由一機率式錯誤校正解碼演算法在對自電路晶片22 所接收之資料盲操作時校正之某些錯誤分佈情形即變得不可校正。仍換言之，可由一既定錯誤校正模組校正之平均單元錯誤率因結合該新方法實施而顯著得以改良。
圖6係圖1之一放大圖，其顯示控制器20包含：兩個緩衝器202 及204 ，其用於儲存自依次所讀取字線所讀取之頁；及一錯誤校正模組206 ，其用於在自緊接在最新近所讀取頁之字線後寫入之字線讀取先前所讀取頁時根據該先前所讀取頁之資料來校正該最新近所讀取頁。
架構B亦可實施於一資料儲存系統中，該資料儲存系統以軟體來模擬控制器20 。圖7係此資料儲存系統200 之一局部高階方塊圖。資料儲存系統200 包含一處理器210 及四個記憶體裝置(一RAM220 、一開機ROM230 、一大容量儲存裝置(硬碟)240 及一快閃記憶體裝置270 )，所有裝置皆經由一共同匯流排280 進行通信。快閃記憶體裝置240 包含一快閃記憶體260 ，其大致相同於圖1中所圖解說明之快閃記憶體裝置之製作於圖1之電路晶片22 上但缺少其自己的控制器之一部分。替代，處理器210 藉由執行儲存於大容量儲存裝置240 中之驅動程式碼290 來模擬控制器20 。驅動程式碼290 實施標準快閃記憶體控制且亦實施架構B之方法以寫入及讀取資料。驅動程式碼290 通常包含於系統200 之作業系統碼中，且亦可係獨立程式碼。快閃記憶體裝置240 亦包含一匯流排介面250 以使得處理器210 能夠與快閃記憶體260 進行通信。
大容量儲存裝置240 係承載用於以軟體實施架構B之電腦可讀驅動程式碼之一電腦可讀儲存媒體之一實例。此電腦可讀儲存媒體之其他實例包含唯讀記憶體，例如光碟。
無需按嚴格最後至第一邏輯頁次序寫入該等頁。以下係將具有邏輯位址0-7之八個頁寫入至具有四個字線之一快閃記憶體區塊之一實例，該四個字線具有根據圖3B之編碼每一單元儲存兩個位元之若干單元。該等頁之最終排序係根據以下表：
若該等頁係按嚴格最後至第一邏輯次序寫入，則舉例而言，藉由將儲存「0」位元之單元程式化為「10」臨限電壓範圍同時儲存跳過邏輯頁7之「1」位元之單元以便彼等單元保持在「11」臨限電壓範圍，邏輯頁7將首先寫入至WL0 。接著邏輯頁6將如下寫入至WL0： 跳過儲存邏輯頁7之一「1」及邏輯頁6之一「1」之單元，此乃因其等係用來儲存邏輯頁7之一「0」及邏輯頁6之一「1」之單元。將儲存邏輯頁7之一「0」及邏輯頁6之一「0」之單元自「10」臨限電壓範圍升高至「00」臨限電壓範圍。將儲存邏輯頁7之一「1」及邏輯頁6之一「0」之單元自「11」臨限電壓範圍升高至「01」臨限電壓範圍。接著將邏輯頁5及4以類似方式寫入至WL1 。接著將邏輯頁3及2以類似方式寫入至WL2 。最後，將邏輯頁1及0以類似方式寫入至WL3 。
但無需按嚴格最後至第一邏輯次序寫入該等頁。以下寫入次序亦頗適宜：
將邏輯頁7寫入至WL0 之最低有效位。
接著將邏輯頁5寫入至WL1 之最低有效位。
接著將邏輯頁6寫入至WL0 之最高有效位。
接著將邏輯頁3寫入至WL2 之最低有效位。
接著將邏輯頁4寫入至WL1 之最高有效位。
接著將邏輯頁1寫入至WL3 之最低有效位。
接著將邏輯頁2寫入至WL2 之最高有效位。
最後，將邏輯頁0寫入至WL3 之最高有效位。
已描述用於在一快閃記憶體中寫入及讀取資料之方法及一使用該等方法之裝置及系統之有限數目之實施例。應瞭解，可對該等方法、裝置及系統作出許多變化、修改及其他應用。
1．．．記憶體單元陣列
2．．．行控制電路
3．．．列控制電路
4．．．共同源極線控制電路
5．．．共同p井控制電路
6．．．資料輸入/輸出緩衝器
7．．．命令電路
8．．．狀態機
20．．．控制器
21．．．積體電路晶片
22．．．積體電路晶片
72．．．讀取電路
74．．．緩衝器
76．．．讀取校正電路
202．．．緩衝器
204．．．緩衝器
206．．．錯誤校正模組
200．．．資料儲存系統
210．．．處理器
220．．．RAM
230．．．開機ROM
240．．．大容量儲存裝置
250．．．匯流排介面
260．．．快閃記憶體
270．．．快閃記憶體裝置
280．．．共同匯流排
290．．．驅動程式碼
本文中參照隨附圖式僅以實例方式對本發明加以描述，其中：
圖1係一快閃記憶體裝置之一方塊圖；
圖2圖解說明圖1之快閃記憶體裝置之記憶體單元陣列之一例示性結構；
圖3A及3B圖解說明Yupin效應；
圖4顯示圖1之快閃記憶體裝置之記憶體單元陣列之區塊在快取區塊與通用區塊之間的一種劃分方式；
圖5及6係圖1之一部分之放大圖；
圖7係一資料儲存系統之一局部高階方塊圖。
1．．．記憶體單元陣列

Claims (15)

  1. 一種儲存組織於根據一邏輯頁位址次序排序之複數個頁中之資料之方法，其包括：提供包含一區塊之一記憶體，該區塊包含按一字線寫入次序依次寫入之複數個字線；接收該等資料頁；及將該等頁寫入至該等字線，其中經依次寫入頁之該邏輯頁位址次序係使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之一順序如何。
  2. 如請求項1之方法，其進一步包括：根據儲存於其中之該等頁之該邏輯頁位址次序依序自該等字線中之至少兩者讀取；及對於該至少兩個字線中在對該至少兩個字線中之一第一者之該讀取之後讀取之每一字線，根據自該至少兩個字線中緊接在該每一字線之前讀取之該字線讀取的該資料來讀取該每一字線之該資料。
  3. 如請求項2之方法，其中根據該字線寫入次序，緊接在該每一字線之前讀取之該字線係該每一字線之一緊接後繼者。
  4. 2或3之方法，其進一步包括：在將該等頁寫入至該等字線之前，快取該等資料頁。
  5. 如請求項4之方法，其中：快取足夠數目之資料頁以填充該區塊之所有該等字線。
  6. 一種記憶體裝置，其包括：一記憶體區塊，其包含複數個字線，該複數個字線係按一字線寫入次序依次寫入；及一控制器，其控制該記憶體區塊中之資料儲存，該控制器接收複數個頁以儲存於該記憶體區塊中，該等頁係根據一邏輯頁位址次序排序，該控制器按一發送次序將該等頁發送至該記憶體區塊以使得寫入至該等字線中任一者之每一頁的邏輯頁位址高於寫入至任一隨後被寫入字線之任一頁的邏輯頁位址，而不管按其接收該等頁之一順序如何。
  7. 如請求項6之記憶體裝置，其進一步包括：寫入電路，其與該複數個該等字線及該控制器通信，該寫入電路按該字線寫入次序依次寫入該等字線。
  8. 如請求項7之記憶體裝置，其進一步包括：讀取電路，其用於自一所選擇字線讀取。
  9. 如請求項8之記憶體裝置，其進一步包括：一緩衝器，該讀取電路將該所選擇字線之該資料儲存於該緩衝器中；及讀取校正電路，其用於根據儲存於該緩衝器中之該資料來調整該讀取電路自一隨後所選擇字線之該讀取。
  10. 如請求項9之記憶體裝置，其中若根據該字線寫入次序，該隨後所選擇字線係自其讀取該緩衝器中之該資料之該字線之一緊接前驅者，則該讀取校正電路調整自該隨後所選擇字線之該讀取。
  11. 如請求項8之記憶體裝置，其中該記憶體裝置控制器選擇該等字線中之至少兩者來由該讀取電路依次讀取、接收由該讀取電路所讀取之該資料、且在自該第一所選擇字線讀取之後，藉由根據自緊接在自每一隨後所選擇字線之該讀取之前讀取的該所選擇字線所讀取之該資料自該每一隨後所選擇字線讀取資料而自該每一隨後所選擇字線讀取。
  12. 如請求項11之記憶體裝置，其中根據該字線寫入次序，緊接在該每一隨後所選擇字線之前讀取之該所選擇字線係該每一隨後所選擇字線之一緊接後繼者。
  13. 如請求項7之記憶體裝置，其進一步包括：一快取記憶體，其用於在將該等頁寫入至該等字線之前儲存該等資料頁。
  14. 如請求項6之記憶體裝置，其中該記憶體裝置控制器選擇該等字線中之至少兩者來依次讀取、接收因此讀取之該資料、且在自該第一所選擇字線讀取之後，藉由根據自緊接在自每一隨後所選擇字線之該讀取之前讀取的該所選擇字線所讀取之該資料自該每一隨後所選擇字線讀取該資料而自每一隨後所選擇字線讀取。
  15. 如請求項14之記憶體裝置，其中根據該字線寫入次序，緊接在該每一隨後所選擇字線之前讀取之該所選擇字線係該每一隨後所選擇字線之一緊接後繼者。
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