TWI402897B - 量子線半導體結構及其成長方法 - Google Patents

量子線半導體結構及其成長方法 Download PDF

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量子線半導體結構及其成長方法
本發明係有關於一種半導體結構及其成長方法，特別係有關於一種量子線半導體結構及其成長方法。
習知量子線半導體結構之成長方法大都以電子束(e－beam)及V型溝槽(V－groove)等方法為主，然而，上述方法皆必須透過電子束微影(e－beam writing)及化學蝕刻(chemical etching)等方式進行前置處理，方能成長量子線結構，其製程相當繁瑣，此外，在前置處理過程中，其化學蝕刻製程易造成結構表面污染及損傷，嚴重時係會影響量子線的形成及結構特性。
本發明之主要目的係在於提供一種量子線半導體結構及其成長方法，其成長方法係包含提供一磷化銦基板；形成至少一複合緩衝層於該磷化銦基板上，該複合緩衝層係包含有一Inx Gay Al(1－x－y) As緩衝層及一形成於該Inx Gay Al(1－x－y) As緩衝層上之Inz Al(1－z) As緩衝層；成長一量子線層於該複合緩衝層之該Inz Al(1－z) As緩衝層上；以及形成一Inz Al(1－z) As覆蓋層於該量子線層上，本發明係利用分子束磊晶成長方式以一次性的連續製程形成該量子線層，其所形成之量子線具有良好之均勻性及延伸性，此外，本發明因無須前置處理步驟，其功效上除了可避免結構表面污染及損傷情形發生外，亦可簡化量子線半導體結 構之製程，進而降低量子線半導體結構之製作成本。
請參閱第1及2A至2E圖，其係本發明之一較佳實施例，一種量子線半導體結構之成長方法，其步驟係詳述如下：首先，請參閱請1圖之步驟(a)及第2A圖，提供一磷化銦基板10，在本實施例中，該磷化銦基板10係為n型磷化銦基板，此外，為了去除該磷化銦基板10表面之氧化物，在本實施例中，可另包含對該磷化銦基板10進行一第一次高溫去氧化步驟及一第二次高溫去氧化步驟，其中該第一次高溫去氧化步驟之溫度範圍係介於280℃至320℃之間，而該第二次高溫去氧化步驟之溫度範圍係介於505℃至545℃之間；接著，請參閱請1圖之步驟(b)及第2B圖，以分子束磊晶成長方式形成至少一複合緩衝層20於該磷化銦基板10上，該複合緩衝層20係包含有一Inx Gay Al(1－x－y) As緩衝層21及一形成於該Inx Gay Al(1－x－y) As緩衝層21上之Inz Al(1－z) As緩衝層22，在本實施例中，x係介於0.5至0.55之間，y係介於0.23至0.28之間，而z係介於0.5至0.55之間，較佳地，x係為0.53，y係為0.26，而z係為0.52，又，在本實施例中，該Inx Gay Al(1－x－y) As緩衝層21係形成於該磷化銦基板10上，且該Inx Gay Al(1－x－y) As緩衝層21之成長溫度係介於490℃至530℃之間，較佳地，該Inx Gay Al(1－x－y) As緩衝層21之厚度係介於介於100nm至200nm之間，而該Inz Al(1－z) As緩衝層22之厚度係介於300nm至600nm之間；之後，請參閱請 1圖之步驟(c)及第2C圖，以分子束磊晶成長一量子線層30於該複合緩衝層20之該Inz Al(1－z) As緩衝層22上，在本實施例中，該量子線層30之成長溫度係介於490℃至530℃之間，且較佳地，該量子線層30之成長速率係介於每秒0.1至0.2個分子層之間，又，在本實施例中，該量子線層30之材質係可選自於InAs、In0.95 Ga0.05 As、In0.90 Ga0.10 As及In0.85 Ga0.15 As所構成之群組中的其中一種，而關於群組中InAs、In0.95 Ga0.05 As、In0.90 Ga0.10 As及In0.85 Ga0.15 As之厚度設計，請參閱第3圖所示，由第3圖可知，InAs、In0.95 Ga0.05 As、In0.90 Ga0.10 As及In0.85 Ga0.15 As之較佳厚度係分別為6個分子層(6ML)、7個分子層(7ML)、9個分子層(9ML)及13個分子層(13ML)；最後，請參閱請1圖之步驟(d)及第2D圖，以分子束磊晶成長方式形成一Inz Al(1－z) As覆蓋層40於該量子線層30上，在本實施例中，該Inz Al(1－z) As覆蓋層40係可保護該量子線層30，較佳地，該Inz Al(1－z) As覆蓋層40之厚度係介於5nm至40nm之間。
另外，請參閱第2E圖，在本實施例中，為進一步保護該量子線層30，可另包含形成一Inx Gay Al(1－x－y) As保護層50於該Inz Al(1－z) As覆蓋層40上及形成一Inz Al(1－z) As保護層60於該Inx Gay Al(1－x－y) As保護層50上，在本實施例中，該Inx Gay Al(1－x－y) As保護層50之厚度係介於500nm至1000nm之間，且較佳地，該Inz Al(1－z) As保護層60之厚度係與該Inx Gay Al(1－x－y) As保護層50之厚度相等。
本發明係利用分子束磊晶成長方式以一次性的連續製程形成該量子線層30，請參閱第4圖，其係顯示利用本發明之成長方法所形成之該量子線層30之原子力顯微鏡照片圖，由第4圖可發現，所形成之量子線具有良好之均勻性及延伸性，此外，本發明因無須前置處理步驟，其功效上除了可避免結構表面污染及損傷情形發生外，亦可簡化量子線半導體結構之製程，進而降低量子線半導體結構之製作成本。
請再參閱第2E圖，其係依據本發明之成長方法所形成之一量子線半導體結構係包含有一磷化銦基板10、至少一複合緩衝層20、一量子線層30以及一Inz Al(1－z) As覆蓋層40，在本實施例中，該磷化銦基板10係為n型磷化銦基板，該複合緩衝層20係形成於該磷化銦基板10上，且該複合緩衝層20係包含有一Inx Gay Al(1－x－y) As緩衝層21及一形成於該Inx Gay Al(1－x－y) As緩衝層21上之Inz Al(1－z) As緩衝層22，在本實施例中，x係介於0.5至0.55之間，y係介於0.23至0.28之間，而z係介於0.5至0.55之間，較佳地，x係為0.53，y係為0.26，而z係為0.52，又，在本實施例中，該Inx Gay Al(1－x－y) As緩衝層21係形成於該磷化銦基板10上，且較佳地，該Inx Gay Al(1－x－y) As緩衝層21之厚度係介於100nm至200nm之間，而該Inz Al(1－z) As緩衝層之厚度係介於300nm至600nm之間，該量子線層30係成長於該複合緩衝層20之該Inz Al(1－z) As緩衝層22上，在本實施例中，該量子線層30之材質係可選自於 InAs、In0.95 Ga0.05 As、In0.90 Ga0.10 As及In0.85 Ga0.15 As所構成之群組中的其中一種，而群組中InAs、In0.95 Ga0.05 As、In0.90 Ga0.10 As及In0.85 Ga0.15 As之較佳厚度係分別為6個分子層(6ML)、7個分子層(7ML)、9個分子層(9ML)及13個分子層(13ML)，該Inz Al(1－z) As覆蓋層40係形成於該量子線層30上，在本實施例中，該Inz Al(1－z) As覆蓋層40係可保護該量子線層30，較佳地，該Inz Al(1－z) As覆蓋層40之厚度係介於5nm至40nm之間。另外，請再參閱第2E圖，為進一步保護該量子線層30，該量子線半導體結構另包含有一Inx Gay Al(1－x－y) As保護層50及一Inz Al(1－z) As保護層60，在本實施例中，該Inx Gay Al(1－x－y) As保護層50係形成於該Inz Al(1－z) As覆蓋層40上，且該Inx Gay Al(1－x－y) As保護層50之厚度係介於500nm至1000nm之間，該Inz Al(1－z) As保護層60係形成於該Inx Gay Al(1－x－y) As保護層50上，且較佳地，該Inz Al(1－z) As保護層60之厚度係與該Inx Gay Al(l－x－y) As保護層50之厚度相等。
本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。
10‧‧‧磷化銦基板
20‧‧‧複合緩衝層
21‧‧‧Inx Gay Al(1－x－y) As緩衝層
22‧‧‧Inz Al(1－z) As緩衝層
30‧‧‧量子線層
40‧‧‧Inz Al(1－z) As覆蓋層
50‧‧‧Inx Gay Al(1－x－y) As保護層
60‧‧‧Inz Al(1－z) As保護層
(a)‧‧‧提供一磷化銦基板
(b)‧‧‧形成至少一複合緩衝層於該磷化銦基板上，該複合緩衝層係包含有一Inx Gay Al(1－x－y) As緩衝層及一形成於該Inx Gay Al(1－x－y) AS緩衝層上之Inz Al(1－z) As緩衝層
(c)‧‧‧成長一量子線層於該複合緩衝層之該Inz Al(1－z) As緩衝層上
(d)‧‧‧形成一Inz Al(1－z) As覆蓋層於該量子線層上
第1圖：依據本發明之一較佳實施例，一種量子線半導體結構之成長方法流程圖。
第2A至2E圖：依據本發明之一較佳實施例，該量子線半 導體結構之成長方法示意圖。
第3圖：依據本發明之一較佳實施例，不同材質之量子線層之厚度設計曲線圖。
第4圖：依據本發明之一較佳實施例，量子線層之原子力顯微鏡照片圖。
10‧‧‧基板
20‧‧‧複合緩衝層
21‧‧‧Inx Gay Al(1－x－y) As緩衝層
22‧‧‧Inz Al(1－z) As緩衝層
30‧‧‧量子線層
40‧‧‧Inz Al(1－z) As覆蓋層
50‧‧‧Inx Gay Al(1－x－y) As保護層
60‧‧‧Inz Al(1－z) As保護層

Claims (32)

  1. 一種量子線半導體結構之成長方法，其包含：提供一磷化銦基板；形成至少一複合緩衝層於該磷化銦基板上，該複合緩衝層係包含有一Inx Gay Al(1－x－y) As緩衝層及一形成於該Inx Gay Al(1－x－y) As緩衝層上之Inz Al(1－z) As緩衝層；成長一量子線層於該複合緩衝層之該Inz Al(1－z) As緩衝層上；以及形成一Inz Al(1－z) As覆蓋層於該量子線層上。
  2. 如申請專利範圍第1項所述之成長方法，其中x係介於0.5至0.55之間，y係介於0.23至0.28之間，z係介於0.5至0.55之間。
  3. 如申請專利範圍第2項所述之成長方法，其中x係為0.53，y係為0.26，z係為0.52。
  4. 如申請專利範圍第1項所述之成長方法，其中該複合緩衝層之該Inx Gay Al(1－x－y) As緩衝層係形成於該磷化銦基板上。
  5. 如申請專利範圍第1項所述之成長方法，其中該複合緩衝層之該Inx Gay Al(1－x－y) As緩衝層之厚度係介於100nm至200nm之間。
  6. 如申請專利範圍第1項所述之成長方法，其中該複合緩衝層之該Inx Gay Al(1－x－y) As緩衝層之成長溫度係介於490℃至530℃之間。
  7. 如申請專利範圍第1項所述之成長方法，其中該複合 緩衝層之該Inz Al(1－z) As緩衝層之厚度係介於300nm至600nm之間。
  8. 如申請專利範圍第1項所述之成長方法，其中該複合緩衝層、該量子線層及該Inz Al(1－z) As覆蓋層係以分子束磊晶成長方式形成。
  9. 如申請專利範圍第1項所述之成長方法，其中該量子線層之成長溫度係介於490℃至530℃之間。
  10. 如申請專利範圍第1項所述之成長方法，其中該量子線層之成長速率係介於每秒0.1至0.2個分子層之間。
  11. 如申請專利範圍第1項所述之成長方法，其中該量子線層之材質係可選自於InAs、In0.95 Ga0.05 As、In0.90 Ga0.10 As及In0.85 Ga0.15 As所構成之群組中的其中一種。
  12. 如申請專利範圍第11項所述之成長方法，其中InAs、In0.95 Ga0.05 As、In0.90 Ga0.10 As及In0.85 Ga0.15 As之厚度係分別為6個分子層(6ML)、7個分子層(7ML)、9個分子層(9ML)及13個分子層(13ML)。
  13. 如申請專利範圍第1項所述之成長方法，其中該Inz Al(1－z) As覆蓋層之厚度係介於5nm至40nm之間。
  14. 如申請專利範圍第1項所述之成長方法，其另包含形成一Inx Gay Al(1－x－y) As保護層於該Inz Al(1－z) As覆蓋層上。
  15. 如申請專利範圍第14項所述之成長方法，其中該Inx Gay Al(1－x－y) As保護層之厚度係介於500nm至 1000nm之間。
  16. 如申請專利範圍第14項所述之成長方法，其另包含形成一Inz Al(1－z) As保護層於該Inx Gay Al(1－x－y) As保護層上。
  17. 如申請專利範圍第1項所述之成長方法，其中該磷化銦基板係為n型磷化銦基板。
  18. 如申請專利範圍第1項所述之成長方法，在提供該磷化銦基板之步驟中，其另包含對該磷化銦基板進行一第一次高溫去氧化步驟，其溫度範圍係介於280℃至320℃之間。
  19. 如申請專利範圍第18項所述之成長方法，其另包含對該磷化銦基板進行一第二次高溫去氧化步驟，其溫度範圍係介於505℃至545℃之間。
  20. 一種量子線半導體結構，其包含：一磷化銦基板；至少一複合緩衝層，係形成於該磷化銦基板上，其包含有一Inx Gay Al(1－x－y) As緩衝層及一形成於該Inx Gay Al(1－x－y) As緩衝層上之Inz Al(1－z) As緩衝層；一量子線層，其係成長於該複合緩衝層之該Inz Al(1－z) As緩衝層上；以及一Inz Al(1－z) As覆蓋層，其係形成於該量子線層上。
  21. 如申請專利範圍第20項所述之量子線半導體結構，其中x係介於0.5至0.55之間，y係介於0.23至0.28之間，z係介於0.5至0.55之間。
  22. 如申請專利範圍第21項所述之量子線半導體結構，其中x係為0.53，y係為0.26，z係為0.52。
  23. 如申請專利範圍第20項所述之量子線半導體結構，其中該複合緩衝層之該Inx Gay Al(1－x－y) As緩衝層係形成於該磷化銦基板上。
  24. 如申請專利範圍第20項所述之量子線半導體結構，其中該複合緩衝層之該Inx Gay Al(1－x－y) As緩衝層之厚度係介於100nm至200nm之間。
  25. 如申請專利範圍第20項所述之量子線半導體結構，其中該複合緩衝層之該Inz Al(1－z) As緩衝層之厚度係介於300nm至600 nm之間。
  26. 如申請專利範圍第20項所述之量子線半導體結構，其中該量子線層之材質係可選自於InAs、In0.95 Ga0.05 As、In0.90 Ga0.10 As及In0.85 Ga0.15 As所構成之群組中的其中一種。
  27. 如申請專利範圍第26項所述之量子線半導體結構，其中InAs、In0.95 Ga0.05 As、In0.90 Ga0.10 As及In0.85 Ga0.15 As之厚度係分別為6個分子層(6ML)、7個分子層(7ML)、9個分子層(9ML)及13個分子層(13ML)。
  28. 如申請專利範圍第20項所述之量子線半導體結構，其中該Inz Al(1－z) As覆蓋層之厚度係介於5nm至40nm之間。
  29. 如申請專利範圍第20項所述之量子線半導體結構， 其另包含有一Inx Gay Al(1－x－y) As保護層，該Inx Gay Al(1－x－y) As保護層係形成於該Inz Al(1－z) As覆蓋層上。
  30. 如申請專利範圍第29項所述之量子線半導體結構，其中該Inx Gay Al(1－x－y) As保護層之厚度係介於500nm至1000nm之間。
  31. 如申請專利範圍第29項所述之量子線半導體結構，其另包含有一Inz Al(1－z) As保護層，該Inz Al(1－z) As保護層係形成於該Inx Gay Al(1－x－y) As保護層上。
  32. 如申請專利範圍第20項所述之量子線半導體結構，其中該磷化銦基板係為n型磷化銦基板。
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