KR20240089651A - 전자 소자 전구체의 제조 방법 - Google Patents

전자 소자 전구체의 제조 방법 Download PDF

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Abstract

전자 소자 전구체를 제조하는 방법, 특히, 유전체 캡핑 그래핀 층 구조체의 에지부와 각각 접촉하는 옴 접촉부를 기판 상에 형성하는 단계, 및 접촉부 및 캡핑 구조체의 적어도 하나의 영역을 추가적인 유전체로 코팅하는 단계를 포함하는 방법이 제공된다. 본 발명은 또한 유전체 캡핑 그래핀 층 구조체를 포함하는 전자 소자 전구체를 제공한다. 전자 소자 전구체는 바람직하게는 홀 효과 센서용이다.

Description

전자 소자 전구체의 제조 방법
본 발명은 전자 소자 전구체의 제조 방법을 제공한다. 특히, 방법은 유전체 캡핑 그래핀 층 구조체의 에지부와 각각 접촉하는 옴 접촉부를 기판 상에 형성하는 단계, 및 접촉부 및 캡핑 구조체의 적어도 하나의 영역을 추가적인 유전체로 코팅하는 단계를 포함한다. 본 발명은 또한 유전체 캡핑 그래핀 층 구조체를 포함하는 전자 소자 전구체를 제공한다. 더 구체적으로, 캡핑 구조체는 20 mm2 이하의 면적을 갖는다. 가장 바람직하게는, 전자 소자 전구체는 홀 효과 센서용이다.
2차원(2D) 재료, 특히, 그래핀은 현재 전 세계적으로 집중적인 연구 개발의 초점이 되고 있다. 2D 재료는 이론적으로나 실제로나 놀라운 특성을 가지고 있는 것으로 나타났으며, 이로 인해 몇 가지만 언급하면 코팅, 배터리, 및 센서를 포함하는 재료를 통합하는 제품의 쇄도로 이어져왔다. 그래핀이 가장 두드러지며 다양한 잠재적 응용 분야에 대해 조사되고 있다. 가장 주목할 만한 것은 전자 소자 및 이의 구성 부품에 그래핀을 사용하는 것이며, 트랜지스터, LED, 광전지, 홀 효과 센서, 다이오드 등을 포함한다.
따라서, 이전 소자 및 전자 제품에 비해 소자에 개선점을 전달하기 위한 핵심 재료로 그래핀 층 구조체(단층 또는 다층 그래핀) 및/또는 다른 2D 재료를 통합하고 있는, 선행 기술에서 알려진 광범위한 전자 소자가 있다. 이는 (유연한 전자 장치를 생성할 수 있는) 더 얇고 가벼운 재료의 사용을 통한 구조적 개선뿐만 아니라 큰 작동 효율로 이어지는 증가된 전기 및 열 전도도와 같은 성능 개선을 포함한다.
그러나, 대기 상호작용 및 오염에 대한 노출된 2D 재료의 민감성으로 인해, 2D 재료 및/또는 이러한 재료를 포함하는 소자를 보호층 또는 보호층들로 캡슐화할 필요가 있다. 본 발명자들은 2D 재료에 대한 전기적 연결을 형성하는 데 필요한 옴 접촉부 내에 존재하는 금속이 바람직하지 않은 도핑을 초래할 수 있음을 발견하였다. 2D 재료의 도핑은 전자 특성의 수정을 초래한다. 홀 효과 센서(홀 센서로도 알려짐)와 같은 소자의 경우, 2D 재료에서 가능한 한 전하 중성에 가깝게 유지하는 데 의존하기 때문에, 소자 작동은 전자 구조의 변화에 매우 민감하다. 그럼에도 불구하고 대기 중 산소 또는 수증기로 인한 오염은 시간이 지남에 따라 소자 성능의 저하로 이어질 수 있으며, 이는 전자 소자가 제조 후 수년 동안 지정된 수준의 성능을 유지하기를 기대하는 고객/소비자에게 바람직하지 않다. 또한, 전자 부품, 특히, 마이크로 전자 부품을 소급하여 교체하는 것은 불가능하거나 적어도 매우 어려울 수 있으므로, 수명 및 성능 안정성의 사소한 개선도 매우 중요하다.
문헌["채널 전송 특성에 대한 그래핀 전계 효과 트랜지스터의 고주파 성능의 의존성", Asad et al. Journal of the Electron Devices Society, 8, 2020, 457-464]은 Al2O3 유전층을 포함하는 그래핀 전계 효과 트랜지스터를 개시하고 있다. 이 층은 문헌["Graphene Field-Effect Transistors With High Extrinsic f T and f max", Bonmann et al. IEEE Electron Device Letters, 40, 2019, 131-134]에 따라 증착되며, 이에 따라 Al 금속은 핫플레이트에서 베이킹하여 증발되고 산화된다.
CN 103985762은 초저 옴 접촉부 저항 그래핀 트랜지스터를 개시하고 있다. 여기에 개시된 방법은 포토레지스트로 유전층을 패턴화하는 단계 및 습식 화학 기술(예를 들어, 완충형 산화물 에칭(BOE) 또는 질산과 과산화수소(HNO3 + H2O2)의 혼합물)을 사용하여 유전층을 에칭하는 단계를 포함한다. 일 예에서, 유전층으로 Al2O3를 형성하기 위해, Al은 그래핀 상에 증착되고 자동 산화된다.
CN 112038215는 그래핀 운반자 조절 방법 및 그래핀 양자 홀 소자를 개시하고 있다. 이 방법은 그래핀 상에 스페이서 층(예를 들어, PMMA, PC, ABS 또는 실리콘 재료로 형성됨)을 형성하는 단계를 포함하고, 혼합층은 F4TCNQ와 혼합된 ZEP520 레지스트이다. 이 방법에서, 혼합층은 스페이서 층을 통해 확산되어 전하를 흡수하고 전달할 수 있다.
문헌["전이 금속 디칼코게나이드 및 그래핀의 이종 구조에서의 자기 수송", et al. Physical Review B, 96, 2017, 125405]은 WSe2(WS2) 및 그래핀을 포함하는 상이한 이종 구조를 제조하기 위한 반 데르 발스 픽업 기술과 관련이 있다. 소자의 자기 전도도를 측정하기 위해, 1.0 x 1012 cm- 2의 평균 전하 운반자 농도를 설정하기 위해 상이한 백게이트 전압이 필요하다.
2D 재료 층을 포함하는 전자 소자 전구체를 제조할 수 있고 표면 오염 및 옴 접촉부 증착에 의한 도핑을 방지하는 방법에 대한 필요성이 남아있다. 2D 재료를 캡슐화하는 동시에, 특히, 개선된 감도를 갖는 소자를 제공하기 위해, 또한 적어도 하나의 옴 접촉부를 제공하는 동시에 알려진 처리 기술에 의해 감소되는 2D 재료의 고유한 품질의 이점을 누릴 수 있는 방법에 대한 필요성이 또한 남아있다.
이러한 문제를 해결하고자 하는 방법 및 생성물이 영국 특허 출원 제2020131.5호 및 국제 특허 출원 제PCT/EP2021/086642호(이의 내용은 전체가 본 명세서에 참조로 포함됨)에 기술되어 있다. 발명자들은 종래의 포토리소그래피 공정과 관련된 문제의 일부를 회피하기 위해 유전체의 물리적 증기 증착에 의존하는 공정을 개발하였다. 유기 고분자 코팅 및 포토레지스트는 그래핀에 해롭고 그래핀 표면 상에 잔류물을 항상 남기거나, 생성물 품질을 저하시킬 수 있는 바람직하지 않은 독한 용매(즉, 사용을 최소화하거나 완전히 피하는 것이 바람직함)를 필요로 하는 것으로 알려져 있다.
본 발명자들은 그래핀 층의 에칭 패턴을 정의하고, 최종 소자 전구체(물론 궁극적으로는 소자)에서 보호 코팅의 역할을 하는 유전체를 사용하여 기판 상의 그래핀 층 구조체를 보호하는 단계를 포함하는 당업계에서의 문제를 해결하는 방법을 추가로 개발하였다. 본 발명자들은 이것이 그래핀 층의 에지만을 노출시키는 중간체를 제공하고, 그래핀의 노출된 에지의 일부와 직접적으로 접촉하여 옴 접촉부가 형성될 수 있음을 발견하였다. 더 구체적으로, 발명자들이 발견한 포토리소그래피를 사용하여 유전체를 패턴화하면 물리적 증기 증착 기술을 사용하여 만들어진 것보다 훨씬 작은 소자를 제조할 수 있다. 유전체가 생성물의 일부를 형성하는 그래핀의 표면으로부터 제거되지 않기 때문에, 포토리소그래피 동안 그래핀이 보호되어 관련 문제를 극복할 수 있다.
제1 양태에서, 본 발명은 전자 소자 전구체의 제조 방법을 제공하며, 방법은,
(i) 표면 상에 그리고 이에 걸쳐 그래핀 층 구조체를 갖는 기판을 제공하는 단계;
(ii) ALD에 의해 그래핀 층 구조체 상에 그리고 이에 걸쳐 유전체의 제1 층을 형성하는 단계;
(iii) 유전체 및 하부 그래핀의 적어도 하나의 보호 영역, 및 유전체 및 하부 그래핀의 적어도 하나의 비보호 영역을 제공하기 위해, 유전체의 제1 층 상에 제1 패턴화 레지스트를 형성하는 단계;
(iv) 기판의 하나 이상의 상응하는 부분을 노출시키기 위해 적어도 하나의 비보호 영역을 에칭하고, 이에 따라 하나 이상의 노출된 에지를 갖는 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 영역을 정의하는 단계;
(v) 하나 이상의 노출된 에지에 인접한 접촉부를 정의하기 위해 유전체 캡핑 그래핀 층 구조체의 영역 상에 또는 이의 위에, 및 기판의 노출부의 서브부 상에 제2 패턴화 레지스트를 형성하는 단계;
(vi) 접촉부 내에 옴 접촉부를 형성하는 단계;
(vii) 실질적으로 모든 레지스트 재료를 제거하여 유전체 캡핑 그래핀 층 구조체 영역의 유전체를 노출시키는 단계; 및
(viii) 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 영역, 옴 접촉부, 및 기판의 적어도 하나의 인접부 상에 그리고 이에 걸쳐 유전체의 제2 층을 형성하는 단계
를 포함한다.
제2 양태에서, 본 발명은 동일한 문제를 해결하고 동일한 전자 소자 전구체를 제조하기 위한 제1 양태에 대한 대안적인 방법을 제공하며, 방법은,
(I) 표면 상에 그리고 이에 걸쳐 그래핀 층 구조체를 갖는 기판을 제공하는 단계;
(II) ALD에 의해 그래핀 층 구조체 상에 그리고 이에 걸쳐 유전체의 제1 층을 형성하는 단계;
(III) 유전체 및 하부 그래핀의 하나의 보호 영역, 및 유전체 및 하부 그래핀의 복수의 비보호 영역을 제공하기 위해, 유전체의 제1 층 상에 제1 패턴화 레지스트를 형성하는 단계;
(IV) 기판의 상응하는 부분을 노출시키기 위해 복수의 비보호 영역을 에칭하고, 이에 따라 복수의 노출된 에지를 갖는 유전체 캡핑 그래핀 층 구조체의 하나의 제1 영역을 정의하고, 하나 이상의 노출된 에지에 인접한 접촉부를 정의하는 단계;
(V) 접촉부 내에 옴 접촉부를 형성하는 단계;
(VI) 실질적으로 모든 레지스트 재료를 제거하여 유전체 캡핑 그래핀 층 구조체 영역의 유전체를 노출시키는 단계;
(VII) 복수의 옴 접촉부에 인접한 유전체 및 하부 그래핀의 적어도 하나의 보호 영역, 및 유전체 및 하부 그래핀의 적어도 하나의 비보호 영역을 제공하기 위해, 유전체 캡핑 그래핀 층 구조체의 제1 영역, 및 선택적으로 옴 접촉부 상에 제2 패턴화 레지스트를 형성하는 단계;
(VIII) 기판의 하나 이상의 상응하는 부분을 노출시키기 위해 적어도 하나의 비보호 영역을 에칭하고, 이에 따라 복수의 노출된 에지를 갖는 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 제2 영역을 정의하고, 이에 의해 각각의 옴 접촉부는 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 제2 영역의 에지에 인접하게 유지되는 단계;
(IX) 실질적으로 모든 레지스트 재료를 제거하여 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 제2 영역의 유전체를 노출시키는 단계;
(X) 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 제2 영역, 옴 접촉부, 및 기판의 적어도 하나의 인접부 상에 그리고 이에 걸쳐 유전체의 제2 층을 형성하는 단계
를 포함한다.
방법은 전자 소자에 필요한 고유한 특성, 및 더 나아가 소자 수명 동안 안정적인 특성을 나타내는 그래핀을 포함하는 전자 소자 전구체를 제공한다. 특히, 본 발명자들은 ALD에 의해 유전체의 층을 형성하고, 접촉부 형성 후에 이의 위에 유전체의 제2 층을 형성함으로써 이러한 이점을 제공할 수 있었다. 이러한 이점은 홀 센서와 같이 상업적으로 제조되는 소자에 매우 중요하다. 제1 양태 및 제2 양태는 (a) 그래핀 및 유전체가 패턴화되는 순서와 (b) 옴 접촉부가 증착되는 순서가 상이하다. 제1 양태에서, 그래핀 및 유전체는 접촉부 증착 전에 하나의 공정에서 패턴화된다. 이어서, 접촉부 증착은 포토레지스트에 의해 정의된다. 제2 양태에서, 그래핀 및 유전체는 접촉부를 위한 기판의 부분을 정의하기 위해 예비적으로 패턴화된다. 접촉부 증착 후에, 그래핀 및 유전체는 다시 최종 형상으로 패턴화되는 동시에 각각의 형상은 원하는 옴 접촉부와의 접촉을 유지한다. 결정적으로, 두 방법 모두 ALD에 의해 그래핀 상에 제1 유전층을 형성하는 특성을 공유하고 적어도 제2 유전층이 형성되면 동일한 생성물을 제조한다.
이제 본 발명이 추가로 기술될 것이다. 다음 구절에서, 본 발명의 상이한 양태/구현예가 더 상세히 정의된다. 이렇게 정의된 각각의 양태/구현예는 명백하게 달리 표시되지 않는 한 임의의 다른 양태/구현예 또는 양태들/구현예들과 조합될 수 있다. 특히, 바람직하거나 유리한 것으로 표시되는 임의의 특징은 바람직하거나 유리한 것으로 표시되는 임의의 다른 특징 또는 특징들과 조합될 수 있다.
제1 양태 및 제2 양태는 각각 전자 소자 전구체의 제조 방법에 관한 것이고, 추가적인 양태는 전자 소자 전구체 자체에 관한 것이다. 본 명세서에서 논의되는 바와 같이, 방법은 기술된 전자 소자 전구체를 제조할 수 있다. 마찬가지로, 전자 소자 전구체는 기술된 방법에 의해 얻어질 수 있고, 방법과 관련하여 기술되는 임의의 특징은 전자 소자 전구체 자체에 적용될 수 있으며 그 반대의 경우도 마찬가지이다. 더 나아가, 제1 양태의 방법에 대한 설명은 문맥이 명백하게 달리 지시하지 않는 한 제2 양태의 방법에 동일하게 적용된다.
전구체는 통상적으로 추가 회로에 와이어 본딩에 의해 또는 당업계에 알려진 다른 방법에 의해 전기 또는 전자 회로 내에 설치될 수 있는 부품을 지칭하는 것이다. 따라서, 전자 소자는 설치될 때 및 작동 중에 전구체에 전류를 제공하는 기능적 소자이다.
제1 단계에서, 방법은 표면 상에 그리고 이에 걸쳐 그래핀 층 구조체를 갖는 기판을 제공하는 단계를 포함한다. 그래핀 층은 CVD에 의해 기판 상에 직접적으로 형성되는 것이 특히 바람직하다. 본 명세서에 기술된 바와 같이, 기판은 절연체 및/또는 반도체 기판인 것이 바람직하고, 특히, 기판은 그래핀이 형성되는 비금속 표면을 제공하는 것이 바람직하다.
그래핀은 육각형 격자에서 탄소 원자의 단층을 포함하는 탄소 동소체를 지칭하는 매우 잘 알려진 2차원 재료이며, 따라서 도핑 또는 비도핑될 수 있는 그래핀 단층으로 지칭될 수 있다. 그래핀의 단층은 단일 그래핀 시트의 "디랙 콘" 띠 구조와 관련된 고유한 전자 특성을 가지고 있다. 그래핀 층 구조체는 1개 내지 10개의 그래핀 단층으로 구성되며, 예를 들어, 다층 그래핀이 바람직할 수 있고, 2개 내지 5개의 그래핀 단층으로 구성되며, 2개 또는 3개가 더욱 바람직하다. 명백하게 달리 표시되지 않는 한, 본 명세서에서 사용되는 그래핀은 그래핀 층 구조체를 지칭한다. 그럼에도 불구하고 단일 그래핀 층은 단층 그래핀이 제로 밴드 갭 반도체(즉, 반금속)이기 때문에 특히 바람직하며, 페르미 준위에서의 상태 밀도는 0이고 가전자대의 상단이 전도대의 하단과 만나는 지점(디랙 콘을 형성함)에 있다. 디랙 지점 근처의 낮은 상태 밀도로 인해, 페르미 준위에서의 시프트는 이러한 원시 그래핀으로의 전하 전달에 특히 민감하다. 전자 구조는 또한 예를 들어, 양자 홀 효과를 발생시킨다. 특정 구현예, 특히, 본 명세서에 기술된 홀 센서 구성의 경우, 그래핀 단층이 따라서 바람직하고 본 발명으로부터 가장 큰 이점을 얻는다.
방법은 ALD에 의해 그래핀 층 구조체 상에 그리고 이에 걸쳐 유전체의 제1 층을 형성하는 단계를 포함한다. 통상적으로, CVD에 의해 형성된 그래핀 층 구조체는 웨이퍼의 전체 표면에 걸쳐 연장되고, 제1 층은 또한 그래핀 층 구조체 상에(본 명세서에서 직접적으로 상에를 의미하는 것으로 사용됨) 및 전체 표면 그래핀 층 구조체에 걸쳐 제공된다. 그러나, 본 발명의 이점은 전자 전구체 어레이의 대량 제조 "웨이퍼 스케일" 제조가 가능하고 전체 표면이 코팅된다는 것이지만, 그래핀의 전체 영역에 걸쳐 형성되는 제1 층은 최종 소자 전구체 내에 통합되기에 충분하다.
바람직하게는, 유전체의 제1 층(및/또는 유전체의 제2 층)은 무기 산화물, 질화물, 또는 황화물(예를 들어, 금속 산화물 Al2O3, ZnO, TiO2, ZrO2, HfO2, MgAl2O4, 및 YSZ 중 하나 이상), 바람직하게는 알루미나(Al2O3) 또는 하프니아(HfO2)이며, 이들 재료는 특히 ALD에 적합하다.
ALD는 당업계에 알려진 기술이며, 순차적이고 자기 제한적인 방식으로 적어도 2개의 전구체의 반응을 포함한다. 별도의 전구체에 대한 반복된 사이클은 층별 성장 메커니즘으로 인해 등각 방식(즉, 전체 기판, 본 방법에서의 그래핀 층 구조체의 표면에 걸쳐 균일한 두께)으로 박막을 성장시킬 수 있다. 알루미나는 특히 바람직한 코팅 재료이며, 트리메틸알루미늄(TMA) 및 산소원, 바람직하게는 물(H2O), O2, 및 오존(O3) 중 하나 이상에 순차적으로 노출시킴으로써 형성될 수 있다. ALD는 코팅이 전체 기판에 위에 신뢰성 있게 형성될 수 있기 때문에(즉, 컨포멀 코팅을 제공함) 특히 유리하다.
본 발명자들은 금속 산화물 유전층을 형성하기 위한 금속층의 증착 및 자동 산화와 같은 다른 알려진 방법과 달리 ALD에 의해 유전체의 제1 층을 증착함으로써 개선된 특성을 갖는 소자가 얻어질 수 있다는 것을 발견하고 특히 놀랐다. 특히, 생성된 소자의 감도는 알려진 방법과 비교할 때 훨씬 더 크고, 추가로, 유전체의 제2 층과 결합하여, 고감도 그래핀 층 구조체도 오염으로부터 방지되어 바람직한 전자 특성에서의 손실을 방지한다.
바람직하게는, ALD는 산소 전구체로 오존을 사용한다. 바람직하게는, 오존은 산소와의 혼합물로, 바람직하게는 (즉, 산소 전구체의) 5 내지 30 중량%, 더욱 바람직하게는 10 내지 20 중량%의 농도로 제공된다. 또한, 본 발명자들은 일반적인 ALD 방법과 달리, ALD에 의해 그래핀 상에 직접적으로 제1 유전층을 형성할 때, ALD가 120℃ 미만, 더욱 바람직하게는 100℃ 미만의 온도에서 수행되는 것이 유리하다는 것을 발견하고 놀랐다. 당업자는 변함없이 본 발명자들이 유리한 것으로 발견한 온도보다 높은 온도에서 ALD를 수행한다. 본 발명자들은 오존 및/또는 저온, 특히, 둘 모두의 사용이 최종 생성물에서 그래핀의 전자 특성을 개선하기 위한 유리한 방법을 제공한다는 것을 발견하였다. 더욱 더 구체적으로, 조합은 본 명세서에 기술된 바와 같이 CVD에 의해 기판 상에 직접적으로 형성된 그래핀에 유리하다. 촉매 금속 기판과 같은 전사 공정을 거치지 않은 그래핀은 물리적 조작으로 인해 발생하는 동일한 불완전성 및 결함을 겪지 않는다. 이러한 결함은 ALD에 의한 유전체의 성장을 위한 핵형성 부위로 작용하는 반면, 기판 상에 직접적으로 형성될 때, 결함이 있는 경우 실질적으로 더 적다. 본 발명자들은 기술된 조건이 핵형성을 위한 결함 및 불순물이 없는 경우 ALD에 대해 가장 바람직한 조건이라는 것을 발견하였다.
알루미나 및 하프니아에 바람직한 알루미늄 또는 하프늄 원자와 같은 필요한 무기 원소를 제공하는 적합한 전구체는 잘 알려져 있고, 상업적으로 이용 가능하고, 특별히 제한되지 않는다. 금속 염화물(예를 들어, AlCl3 및 HfCl4)과 같은 금속 할로겐화물이 사용될 수 있다. 대안적으로, 금속 아미드, 금속 알콕사이드 또는 유기금속 전구체가 사용될 수 있다. 하프늄 전구체는, 예를 들어, 테트라키스(디메틸아미도)하프늄(IV), 테트라키스(디에틸아미도)하프늄(IV), 하프늄(IV) tert-부톡사이드, 및 디메틸비스(사이클로펜타디에닐)하프늄(Iv)을 포함한다. 바람직하게는, 배리어층은 알루미나이고, 바람직하게는 추가의 ALD용 전구체는 트리메틸알루미늄, 트리스(디메틸아미도)알루미늄, 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 또는 알루미늄 트리스(아세틸아세토네이트)와 같은 트리알킬 알루미늄 또는 트리알콕사이드 알루미늄이다.
이론에 얽매이기를 바라지 않고, 특히, 기술된 조건 하에서 ALD에 의해 제1 층을 증착함으로써, 소자의 전자 특성은 적어도 그래핀 층 구조체의 바람직한 전하 운반자 밀도에 의해 개선되는 것으로 여겨진다. 바람직하게는, 그래핀 층 구조체는 1x1012 cm- 2 미만, 바람직하게는 5x1011 cm- 2 미만의 전하 운반자 밀도를 갖는다. 이해되는 바와 같이, 이러한 값은 주변 조건(예를 들어, 약 20℃의 실온) 하에서 임의의 게이트 전압(즉, 0 V) 없이 제공된다. 본 발명자들은 ALD 전구체 및 온도가 그래핀 층 구조체의 도핑에 대응하기 위해 선택될 수 있다는 것을 발견하였다. 일부 구현예에서, 특히, 본 명세서에 기술된 극저온 응용을 위해, 전하 운반자 밀도는 바람직하게는 1x1012 cm- 2 초과, 또는 3x1012 cm- 2 초과, 및/또는 8x1012 cm- 2 미만, 예를 들어, 4x1012 cm- 2 내지 6x1012 cm- 2이다.
이해되는 바와 같이, 유전체의 제1 층은 유전체의 2개 이상의 서브층으로 형성될 수 있다. 예를 들어, 일부 특히 바람직한 구현예에서, 제1 층은 각각 ALD에 의해 형성된 유전체의 2개의 층으로 형성된다. 일부 바람직한 구현예에서, 제1 층은 각각 알루미나와 같은 동일한 재료로 형성된 유전체의 2개의 서브층을 포함한다. 각각의 서브층은 상이한 증착 조건 하에서 형성될 수 있다. 바람직하게는, 상부 서브층보다 먼저 증착되는 하부 서브층은 상부 서브층보다 낮은 온도에서 ALD에 의해 형성된다. 바람직하게는, 제1 층에 대해 상술된 바와 같은 온도에서 증착되고/되거나 오존을 사용하여 증착되는 것은 하부 서브층이다.
상부 서브층은 100℃ 이상, 바람직하게는 120℃ 이상의 온도에서 증착될 수 있다. 상부 서브층은 유전체의 제2 층의 ALD에 대한 증착 조건과 동등한 증착 조건을 사용하여 형성될 수 있다. 바람직하게는, 상부 서브층은 산소 전구체로 H2O를 사용하여 형성된다. 더 높은 온도에서 및/또는 전구체로 물을 사용하는 ALD에 의한 증착은 통상적으로 더 높은 밀도를 갖는 유전층을 생성한다. 따라서, 동일한 재료가 사용되는 경우에도, 단면 주사 터널링 현미경과 같은 당업계에서의 통상적인 기술을 사용하여 제조되는 생성물에서 서브층이 용이하게 검출될 수 있다. 이론에 얽매이기를 바라지 않고, 유전체의 제1 층에 대해 적어도 2개의 서브층의 사용은 보다 견고한 소자를 제공할 수 있는 것으로 여겨진다. 특히, 본 발명자들은 그래핀과 옴 접촉부(들) 사이의 "1차원" 연결을 손상시킬 수 있는 기포가 형성될 수 있다는 것을 발견하였다. 이들 기포는 증착 공정에서 남아있는 갇힌 가스로 인해 발생하는 것으로 여겨진다. 이는 온도 순환이 갇힌 가스의 방출을 유도할 수 있는 비주변 온도에서 사용하기 위한 소자의 특별한 문제이다. 특히, ALD 동안 오존의 사용은 이러한 문제를 발생시키는 것으로 관찰되어 왔다(반면에 이는 전하 운반자 밀도에 영향을 미치기 위해 바람직한 구현예일 수 있고, 문제는 본 명세서에 기술된 추가적인 층의 이용으로 해결될 수 있음). 이어서, 전구체의 제조 방법은 바람직하게는 제조 동안 이러한 가스를 제거하기 위한 탈기 단계를 포함할 수 있다. 이는 단순히 포토리소그래피 단계 전에 결정적으로 발생하는 추가적인 층(예를 들어, 상부 층)의 증착 및 옴 접촉부(및 유전체의 제2 층)의 증착으로 인해 발생할 수 있다.
유전체의 제1 층의 형성은 또한 일부 구현예에서 시드층으로 유전 전이 금속 산화물의 층을 증착하는 제1 단계를 포함할 수 있으며, 전이 금속 산화물은 높은 일 함수, 예를 들어, 6 eV 이상, 더욱 바람직하게는 6.5 eV 이상을 갖는다. 시드층은 통상적으로 불완전하거나 기공을 포함하고, ALD 성장층이 시드층 부분 주위의 그래핀 상에 직접적으로 형성될 수 있게 한다. 알려지고 사용할 수 있는 금속 산화물의 일 함수는 통상적으로 8 eV 또는 심지어 7.5 eV 이하이다. 예를 들어, 적합한 전이 금속 산화물은 몰리브덴 산화물(예를 들어, MoO3, MoO2), 크롬 산화물(예를 들어, CrO3, Cr2O3), 바나듐 산화물(V2O5), 텅스텐 산화물(WO3), 니켈 산화물(NiO), 코발트 산화물(Co3O4), 구리 산화물(CuO), 은 산화물(AgO), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 및 이들의 혼합물; 바람직하게는 몰리브덴 산화물(예를 들어, MoO3), 크롬 산화물(예를 들어, CrO3), 바나듐 산화물, 텅스텐 산화물, 니켈 산화물 및 이들의 혼합물로 이루어지는 군으로부터 선택될 수 있다. MoO3가 가장 바람직하다. 이러한 전이 금속 산화물의 첨가는 최종 소자에 상당히 개선된 온도 안정성을 제공하여 소자가 ALD에 의해 증착된 상술된 층(들)과 조합하여 고온 응용에서 사용될 수 있게 하는 것으로 밝혀졌다. 또한, 본 발명자들은 최종 소자가 극저온, 예를 들어, 120K 미만에서 사용될 수 있음을 발견하였다. 특히, 본 발명는 20K, 10K, 5K, 4K, 3K, 2K, 1.5K 또는 1K 이하의 극저온에서의 소자의 작동에 관한 것이다. 이 소자는 또한 밀리켈빈 온도(즉, 1K 미만)에서 사용하기에 적합할 수 있다. 일부 구현예에서, 예를 들어, 홀 센서에 대해서, 소자는 넓은 자기장 범위(예를 들어, -1 내지 +1 T, -7 내지 +7 T, 바람직하게는 -14 내지 +14 T)에 걸쳐 실질적으로 선형적인 온도 의존성을 나타낼 수 있다. 일부 구현예에서, 홀 센서는 -1 내지 +1 T 사이에서 측정된 바와 같이, 1% 이하, 바람직하게는 0.1% 이하의 선형 적합으로부터 비선형성 에러를 나타낼 수 있다.
전이금속 산화물 시드층은 0.1 nm 내지 5 nm, 바람직하게는 2 nm 이하의 두께를 가질 수 있다. 원하는 공칭 두께는 성형 동안 QCM(수정 진동자 미세저울)의 사용을 통해 얻을 수 있으며, 이는 당업자에게 방법을 수행할 때 증착된 재료의 양의 인-시추 측정을 제공한다. 따라서 층의 두께는 층의 보통의 평균 두께이다.
ALD는, 특히, 오존을 사용할 때, 시드층을 갖는 그래핀 층 구조체의 노출부를 기능화하는 역할을 할 수 있다(이는 통상적으로 두께가 2 nm 이하인 곳에서 발생함). 오존은 또한 그래핀 층 구조체를 p-도핑하는 역할을 하지만, 본 발명자들은 전이 금속 산화물이 없는 경우, 오존 p-도핑이 가열 시 덜 안정하다는 것을 발견하였다. 예를 들어, 오존을 전구체로 사용하여 ALD에 의해 베어 그래핀 상에 증착된 알루미나 층은 열 안정성을 향상시키지 못하더라도 최종 센서에서 우수한 감도를 제공할 수 있다.
기판이 특별히 제한되지 않지만, 본 발명자들은 CVD에 의해 c-평면 표면 상에 직접적으로 형성된 그래핀 층 구조체가 본 명세서에 기술된 ALD 방법에 의해 보다 용이하게 대응되는 전하 운반자 밀도를 갖기 때문에 c-평면 사파이어가 바람직한 기판이라는 것을 발견하였다. 더 나아가, CVD에 의해 형성된 그래핀 층 구조체의 전하 운반자 밀도가 이의 위에 제1 유전체의 형성으로 인한 도핑에 대응하기에 충분하도록 기판을 선택하는 것이 바람직하다. 이러한 이유로, 청구된 방법은 이들 생성물이 낮은 전하 캐리어 밀도로부터 큰 이점을 얻기 때문에, 센서 전구체, 이러한 홀 센서에 특히 적합하다.
제1 방법
방법은 유전체 및 하부 그래핀의 적어도 하나의 보호 영역, 및 유전체 및 하부 그래핀의 적어도 하나의 비보호 영역을 제공하기 위해, 유전체의 제1 층 상에 제1 패턴화 레지스트를 형성하는 단계를 추가로 포함한다. 이러한 단계는 당업계에서 표준 포토리소그래피 기술을 포함한다. 즉, 제1 레지스트는 제1 층 상에 그리고 이에 걸쳐 코팅된다. 포토레지스트(간단히 레지스트로 알려짐)는 광 민감 재료이다. 예를 들어, PMMA(폴리메틸메타크릴레이트)는 알릴 단량체가 표면에 걸쳐 스핀 코팅되고 중합을 개시하기에 충분한 광(통상적으로 UV 광)에 노출시킴으로써 원하는 부분이 중합되는 알려진 산업 표준이다. 이어서, 중합되지 않은 재료는 용매를 이용하여 세척함으로써 제거된다. 이는 레지스트의 적어도 하나의 패턴화 영역을 제공하고, 이의 위에 레지스트를 갖지 않는 적어도 하나의 영역을 제공하기 위해, 나머지 영역을 노출시킨다. 따라서, 보호는 레지스트가 존재하는 영역을 지칭하는 역할을 하고, 후속적인 에칭을 가능하게 하며, 레지스트가 에칭에 내성이 있고, 이에 따라 하부 유전체 및 그래핀을 보호한다는 것이 이해될 것이다. 비보호 영역은 유전체의 제1 층의 표면 상에 레지스트를 갖지 않는다.
바람직하게는, 방법은 각각 전자 소자 전구체에 상응하는 보호 영역의 어레이를 형성하는 단계를 포함한다. 보호 영역의 어레이가 층 구조체 상에 패턴화되는 경우, 이는 통상적으로 보호 영역을 분리하는 단일의 연속적인 비보호 영역을 제공하지만, 이어서 자체로 비보호 영역의 어레이를 정의할 수 있다. 바람직한 구현예에서, 본 명세서에 기술된 바와 같은 에칭 단계가 이어서 각각의 전자 소자 전구체에 대한 하부 층의 연속적인 외부 에지 표면의 형성(즉, 직사각형과 같은 외부 에지를 갖는 "충전된" "2D 형상"의 형성)을 생성하기 때문에, 패턴화 단계 동안 단지 하나의 비보호 영역이 형성된다. 그러나, 일부 구현예에서, 2D 형상 및 패턴화 유전체는 이의 안에 에칭 후에 하부 층에 대한 내부 및 외부 에지를 제공하는 비커버부를 가질 수 있다(즉, 고리, 바람직하게는 원형 고리, 즉, 환형의 형성).
제1 레지스트의 패터닝은 생성된 전자 소자 전구체의 일부를 형성하기 위해 남아있는 유전체 및 그래핀 층 구조체의 형상을 정의하는 역할을 한다. 바람직한 전자 소자 전구체는 트랜지스터 또는 홀 센서를 형성하기 위한 것이다. 다른 바람직한 전자 소자 전구체는 전기 광학 변조기, 광검출기, 태양전지, LED/OLED, 및 자기 저항 센서의 전구체를 포함한다. 소자의 "활성 채널"에 적합한 형상(즉, 본 명세서에 기술된 바와 같은 기판 상의 그래핀 층 구조체 상의 제1 유전체를 포함하는 패턴화 유전체 캡핑 그래핀 층 구조체)은 이러한 소자에 대해 잘 알려져 있고, 특별히 제한되지 않는다.
일 구현예에서, 제1 패턴화 레지스트를 형성하는 단계는 레지스트의 하나 이상의 직사각형 형상의 영역을 형성하는 단계를 포함하며, 전자 소자 전구체는 트랜지스터를 형성하기 위한 것이다. 바람직한 구현예에서, 방법은 레지스트의 하나 이상의 십자 형상의 영역을 형성하는 단계를 포함하며, 따라서 전자 소자 전구체는 홀 센서를 형성하기 위한 것이다. 홀 센서에 대한 바람직한 형상은 잘 알려져 있으며, 바람직하게는 십자 형상 또는 홀 바 형상이고, 바람직하게는 C2 또는 C4 회전 대칭, 바람직하게는 C4 회전 대칭(이에 의해 회전축은 표면에 직교하는 것임)을 갖는다.
보호 및 비보호 영역(들)을 제공하기 위해 제1 레지스트를 패턴화한 후, 이어서 방법은 기판의 하나 이상의 상응하는 부분을 노출시키기 위해 적어도 하나의 비보호 영역을 에칭하고, 이에 따라 하나 이상의 노출된 에지를 갖는 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 영역을 정의하는 단계를 포함한다. 임의의 종래의 에칭 공정이 사용될 수 있다. 바람직하게는, 비보호 영역은 본 명세서에 기술된 바와 같이 통상적으로 무기 산화물이고, 레지스트는 통상적으로 유기 중합체인 유전체의 제1 층의 비보호 영역을 제거하기 위해 에칭된다. 바람직하게는, 비보호 유전체는 알려진 유형의 건식 에칭인 반응성 이온 에칭(REI)에 의해 에칭되고 제거된다. 이러한 에칭은 비보호 영역에서 하부 그래핀을 제거하기에 충분할 수 있다. 따라서, 그래핀의 임의의 잔류물(예를 들어, 탄소 단편)을 제거하기 위해 플라즈마 에칭하는 것이 바람직하다. 대안적으로, 유전 특이적 에칭이 수행될 수 있고, 하부 그래핀을 제거하기 위해 후속 단계에서 플라즈마 에칭이 수행될 수 있다. 바람직하게는, 플라즈마 에칭은 산소 플라즈마 에칭이다. 포토리소그래피에 의해 패턴화된 유전체와 형상을 정의하기 위한 에칭의 조합은 고도로 정의된 에지를 가진 패턴화 유전체 캡핑 그래핀 층 구조체를 제공한다(따라서 2개의 층은 결과적으로 공통 에지를 공유함(즉, 그래핀은 유전체에 의해 캡핑됨)). 이러한 방법은 다른 알려진 방법을 사용하여 제공하기가 더 어려운 복잡한 형상 때문에 홀 센서에 특히 적합하다.
이러한 방법은 또한 BOE 및/또는 HNO3/H2O2와 같은 당업계에서 통상적으로 사용되는 독한 식각액을 사용하는 것과 비교할 때 그래핀 및 이의 에지의 오염을 추가로 방지하는 것으로 밝혀졌다.
이 단계에서, 제1 패턴화 레지스트는 제2 패턴화 레지스트의 도포 전에 제거될 수 있다. 그러나, 일부 구현예에서, 제1 레지스트는 유지됨으로써, 공말단 에지가 그래핀, 유전체, 및 제1 레지스트의 스택에 의해 유지되도록 보장한다. 이어서, 방법은 하나 이상의 노출된 에지에 인접한 접촉부를 정의하기 위해 유전체 캡핑 그래핀 층 구조체의 영역 상에 또는 이의 위에, 및 기판의 노출부의 서브부 상에 제2 패턴화 레지스트를 형성하는 단계를 포함한다. 이러한 단계는 당업자에게 알려진 표준 포토리소그래피 기술을 사용하여 다시 수행된다. 이해되는 바와 같이, 제2 패턴화 레지스트를 형성하기 전에 제1 레지스트가 제거되지 않은 경우, 제2 레지스트는 유전체 및 그래핀의 보호 영역 위에, 따라서 제1 레지스트 상에 도포된다. 제1 레지스트가 미리 제거되는 경우, 제2 레지스트는 상기 영역 상에 직접적으로 형성된다.
어느 경우든, 제2 레지스트는 기판의 노출부의 서브부 상에 패터화되며, 기판은 그래핀 층 구조체의 제거에 의해 노출되었다. 패터닝은 그래핀 층 구조체의 하나 이상의 노출된 에지에 직접적으로 인접한 기판의 비보호 서브부를 정의한다. 접촉부는, 그래핀 에지와의 옴 접촉부를 제공하기에 적합한 재료를 수용하도록 설계된 부분을 의미한다. 따라서, 방법은 접촉부 내에 옴 접촉부를 형성하는 단계를 추가로 포함한다. 바람직하게는, 옴 접촉부(들)는 금속 접촉부이며, 바람직하게는 티타늄, 알루미늄, 크롬, 및 금 중 하나 이상을 포함한다. 접촉부는 임의의 표준 기술(예를 들어, 전자빔 증착과 같은 물리적 증기 증착)에 의해 형성될 수 있다.
이어서, 방법은 실질적으로 모든 레지스트 재료를 제거함으로써 유전체 캡핑 그래핀 층 구조체의 유전체를 노출시키는 단계를 포함한다. 이는 또한 종래의 리프트-오프 공정으로 알려져 있다(이는 또한 제2 레지스트를 형성하고 접촉부를 증착하는 일반적인 단계를 포함할 수 있음). 통상적으로, 이는 레지스트 재료(들)를 용해하기 위해 용매를 이용하여 세척하는 것을 포함한다. 레지스트 상에 증착된 임의의 층(예를 들어, 접촉부 증착으로 인한 과잉 금속)은 또한 소자로부터 세척된다.
제2 방법
제2 방법에서, 제1 유전체 및 그래핀의 패터닝의 형상은 유전체 및 하부 그래핀의 하나의 보호 영역, 및 유전체 및 하부 그래핀의 복수의 비보호 영역을 제공한다. 이 보호 영역은 최종 생성물(들)의 형상을 정의하기 위해 적어도 하나의 보호 영역을 형성하는 것을 포함하는 나중 단계의 관점에서 제1 보호 영역으로 지칭될 수 있으며, 이는 이어서 적어도 하나의 제2 보호 영역으로 지칭될 수 있다.
제1 방법과 마찬가지로, 제1 비보호 영역은 하부 기판 및 그래핀 층 구조체의 다중 에지(즉, 접촉부)를 노출시키기 위해 에칭된다. 이어서, 접촉부에 옴 접촉부가 형성되며, 제1 방법과의 차이점은 그래핀이 최종 소자 패턴으로 패턴화되는 순서 및 접촉부의 증착이다. 리프트-오프 공정은 접촉부 내에 옴 접촉부를 남기기 위해 제1 포토레지스트 및 이의 위에 증착된 과잉 금속을 제거한다.
방법은, 복수의 옴 접촉부에 인접한 유전체 및 하부 그래핀의 적어도 하나의 (제2) 보호 영역, 및 유전체 및 하부 그래핀의 적어도 하나의 (제2) 비보호 영역을 제공하기 위해, 패터닝 후에 또한 옴 접촉부를 커버하도록 확장될 수 있는, 유전체 캡핑 그래핀 층 구조체의 제1 영역 상에 제2 패턴화 레지스트를 형성하는 단계를 포함한다. 적어도 하나의 보호 영역은 이전 단계에서 증착된 옴 접촉부와 그래핀의 에지 접촉을 유지하기 위해 옴 접촉부에 인접한다. 비보호 영역은 바람직하게는 또한 제2 에칭 단계에서 최종 소자 전구체의 일부를 형성하지 않는 모든 그래핀을 제거하기 위해 옴 접촉부에 인접한다.
따라서, 방법은 유전체 및 하부 그래핀의 제2 비보호 영역을 제거하기 위해 제2 에칭 단계를 추가로 포함한다. 이 단계는 이어서 제1 방법의 제1 단계에서 패턴화된 것과 동일한 형상인 소자에 대한 유전체 캡핑 그래핀 층 구조체의 형상을 정의한다. 이어서, 제2 패턴화 포토레지스트는 유전체의 제2 층의 형성 전에 제1 방법에 의해 제조된 동일한 중간체에 도달하는 유전체의 보호 영역을 노출시키기 위해 제거된다.
두 방법 모두
마지막으로, 방법은, 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 영역, 옴 접촉부, 및 기판의 적어도 하나의 인접부(즉, 그래핀 에지를 오염으로부터 보호하기 위해 유전체 캡핑 그래핀에 인접한 모든 부분), 바람직하게는 전체 기판 상에 그리고 이에 걸쳐 유전체의 제2 층을 형성하는 단계를 포함한다. 따라서, 유전체의 제2 층은 연속적인 내공성 코팅을 제공한다. 코팅층은 회로에 연결하기 위해 노출된 접촉부의 일부를 남기기 위해, 예를 들어, 섀도우 마스크를 통한 전자빔 증착과 같은 물리적 증기 증착 방법 또는 추가적인 포토리소그래피 및 에칭에 의해 패턴화될 수 있다.
내공성 코팅은 밀폐 코팅으로 지칭될 수 있다. 코팅은 10-1 cm3/m2/일/atm 미만, 바람직하게는 10-3 cm3/m2/일/atm 및 더욱 바람직하게는 10-5 cm3/m2/일/atm 미만의 산소 투과율을 특징으로 할 수 있다. 내공성 코팅은 또한 10-2 g/m2/일 미만, 바람직하게는 10-4 g/m2/일 미만, 더욱 바람직하게는 10-5 g/m2/일 미만의 수증기 투과율을 특징으로 할 수 있다. 이러한 투과율은 일반적으로 LED와 같은 전자 소자에 사용하기 위해 필요한 것으로 당업계에 인정되며, OLED 및 홀 센서에 대해 더욱 바람직한 투과율이 필요하다.
바람직하게는, 제2 층은 또한 모든 표면으로부터의 등각 성장 메커니즘으로 인해 매우 균일한 보호 코팅을 제공하기 때문에 ALD에 의해 형성된다. 반면, PVD 방법은 증착 동안 기판을 회전시켜 해결할 수 있는 방향성 문제를 겪을 수 있다. 그럼에도 불구하고, ALD는 보호하는 역할을 하는 그래핀의 바람직한 전자 특성을 유지하기 위해 본 발명에 유리한 보다 견고한 층을 제공한다. 바람직하게는, 제2 층은 추가적인 층을 포함한다. 예를 들어, 하나의 바람직한 구현예에서, 실리콘 질화물(Si3N4) 층은 추가적인 캡슐화를 제공하기 위해 PECVD에 의해 ALD 층 상에 증착된다.
본 발명자들은 PVD에 의해 형성된 층이 (어레이가 공통 기판 상에 제조되었을 때) 다이싱을 위해 스트리트를 깨끗하게 유지하고, 또한 전자 회로로의 연결을 위해 노출된 접촉부의 일부를 유지하게 한다는 것을 발견하였다. 또한, 이어서 접촉부를 금속 와이어와 와이어 본딩하기 위해 ALD 층을 펀칭할 필요가 있다. 이러한 단점에도 불구하고, ALD에 의해 형성된 유전층의 균일성이 바람직하다. 바람직하게는, 이러한 단점을 해결하기 위해, 유전체의 제2 층은, 옴 접촉부 및/또는 스트리트의 영역에서 재료를 제거하기 위해 포토리소그래피에 의해 패턴화되어, 용이한 다이싱 및/또는 접촉을 제공할 수 있다. 또한, 코팅층이 손상될 가능성이 적어서 유리하다.
전자 소자 전구체
추가 양태에서, 본 발명은 전자 소자 전구체를 제공하고, 전자 소자 전구체는,
기판;
기판 상의 그래핀 층 구조체 상의 제1 유전체를 포함하는 패턴화 유전체 캡핑 그래핀 층 구조체;
기판 상의 옴 접촉부(각각의 옴 접촉부는 패턴화 유전체 캡핑 그래핀 층 구조체의 에지에 인접함); 및
패턴화 유전체 캡핑 그래핀 층 구조체, 옴 접촉부, 및 기판의 적어도 하나의 인접부 상에 그리고 이에 걸친 제2 유전체
를 포함하며;
패턴화 유전체 캡핑 그래핀 층 구조체는 20 mm2 이하의 면적을 갖는다.
바람직하게는, 기판은 실리콘(Si), 탄화규소(SiC), 질화규소(Si3N4), 이산화규소(SiO2), 사파이어(Al2O3), 알루미늄 갈륨 산화물(AGO), 이산화하프늄(HfO2), 이산화지르코늄(ZrO2), 이트리아 안정화 하프니아(YSH), 이트리아 안정화 지르코니아(YSZ), 마그네슘 알루미네이트(MgAl2O4), 이트륨 오르토알루미네이트(YAlO3), 스트론튬 티타네이트(SrTiO3), 세륨 산화물(Ce2O3), 스칸듐 산화물(Sc2O3), 에르븀 산화물(Er2O3), 이불화마그네슘(MgF2), 이불화칼슘(CaF2), 이불화스트론튬(SrF2), 이불화바륨(BaF2), 삼불화스칸듐(ScF3), 게르마늄(Ge), 육방정 질화붕소(h-BN), 입방정 질화붕소(c-BN), 및/또는 III족/V족 반도체(예를 들어, 질화알루미늄(AlN) 및 질화갈륨(GaN))를 포함할 수 있다. 바람직하게는, 적어도 그래핀이 제공되는 표면은 상기 군으로부터 선택되는 재료이며(예를 들어, 이러한 재료로 형성된 그래핀에 대한 표면을 갖는 실리콘 기판의 경우), 일부 구현예에서, 기판은 하나의 재료로 구성된다. 바람직하게는, 기판은 실리콘, 질화규소, 이산화규소, 사파이어, 질화알루미늄, YSZ, 게르마늄 및/또는 이불화칼슘을 포함한다. 바람직하게는, 기판은 사파이어, 바람직하게는 c-평면 사파이어이다. 이해되는 바와 같이, 실리콘 기판은 그래핀이 실리콘 표면 상에 증착되는 실리콘계 기판인 CMOS 기판을 포함할 수 있지만, CMOS 기판은 이의 안에 내장된 다양한 추가적인 층 또는 회로를 포함할 수 있다.
바람직하게는, 제1 유전체의 두께는 5 nm 초과, 바람직하게는 10 nm 초과 및/또는 100 nm 미만이다. 본 발명자들은 최소 두께가 보다 민감한 소자/센서의 제조를 가능하게 하는 개선된 이동성을 갖는 보호된 그래핀 층 구조체를 제공한다는 것을 발견하였다. 특히, 기술된 바와 같은 제1 유전층의 제공은 적어도 2배의 이동성 및 일부 구현예에서 최대 4배(cm2/V)의 이동성 개선을 제공하는 것으로 밝혀졌다.
전자 소자 전구체는 기판 상에 하나 이상의 옴 접촉부를 포함하고, 각각의 옴 접촉부는 패턴화 유전체 캡핑 그래핀 층 구조체의 에지에 인접한다. 즉, 접촉부는 기판 및 그래핀 층 구조체의 에지와 직접적으로 접촉하고, 유전체 캡의 관점에서, 그래핀 층 구조체의 표면과 접촉하지 않는다.
제2 유전체는 패턴화 유전체 캡핑 그래핀 층 구조체, 옴 접촉부, 및 기판의 적어도 하나의 인접부, 바람직하게는 전체 기판 상에 그리고 이에 걸쳐 존재한다. 바람직하게는, 제2 유전체의 두께는 10 nm 초과, 바람직하게는 25 nm 초과 및 더욱 바람직하게는 50 nm 초과이다. 10 μm를 초과하거나 1 μm를 초과하는 두께는 단순히 소자 전구체의 무게와 두께를 증가시키는 동시에 제한된 추가적인 보호 특성만 제공할 수 있지만 구체적인 상한선은 없다. 또한, 예를 들어, ALD에 의한 증착 속도는 느린 공정이 될 수 있으며, 더 두꺼운 코팅은 제조 시간을 과도하게 연장한다. 따라서, 500 nm 이하의 ALD 층 두께가 또한 바람직하다.
본 명세서에 기술된 바와 같이, 바람직하게는 유전체 캡을 갖는 그래핀 층 구조체는 1x1012 cm- 2 미만, 바람직하게는 5x1011 cm- 2 미만의 전하 운반자 밀도를 갖는다. 바람직하게는, 전자 소자는 홀 센서를 형성하기 위한 것이다.
이러한 추가 양태의 전자 소자 전구체는 일반적으로 "작은" 소자이다. 즉, 패턴화 유전체 캡핑 그래핀 층 구조체인 "활성 채널"의 크기는 20 mm2 미만이다(즉, 소자 전구체의 평면도로부터 측정된 바와 같이, 본질적으로 소자 전구체를 제조하는 데 사용될 수 있는 제1 패턴화 레지스트의 형상의 크기임). 본 발명자들은 더 큰 전자 소자 전구체를 제조하는데 적합한 대안적인 방법을 고안하였으며, 존재하는 그래핀 층 구조체는 통상적으로 50 mm2 초과의 면적을 갖는다. 발명자들은 그래핀 가공에서 포토 리소그래피 기술과 관련된 문제에도 불구하고, ALD에 의해 형성된 유전체의 제1 층의 사용은 이러한 기술을 사용하여 소형 소자를 제조할 수 있다는 것을 발견하였다.
더 작은 소자는 전자 소자의 대량 생산에 필수적인 단일 웨이퍼/기판에 걸쳐 더 많은 수의 생산을 가능하게 한다. 또한, 보호 코팅이 도포된 후의 전체 소자 크기가 훨씬 더 작아서 기존 장치의 물리적으로 더 작은 공간에서 소자가 사용될 수 있다. 또한, 예를 들어, 센서의 경우, 소자의 활성 영역이 작을수록 자기장 또는 경사장을 매핑할 때 중요한 공간 해상도가 높아진다. 다중 센서는 또한 벡터를 얻기 위해 상이한 방향에서 더 작은 공간 내에 어레이될 수 있거나, 개선된 해상도로 비율계량 측정 또는 내부 교정에 사용될 수 있다.
포토리소그래피에 의해 형성된 층의 "해상도"는 다른 방법(예를 들어, 섀도우 마스크를 통한 PVD)보다 훨씬 개선된다. 본 발명자들은 매우 작은 면적(예를 들어, 20 mm2 미만)을 갖는 패턴화 유전층을 증착할 때의 해상도의 문제로 인해 PVD 기술이 더 큰 소자에 바람직하다는 것을 발견하였다. 바람직하게는, 패턴화 유전체 캡핑 그래핀 층 구조체(또는 단순히 그래핀 층 구조체)는 10 mm2 이하, 더욱 바람직하게는 5 mm2 이하의 면적을 갖는다. 바람직하게는, 그래핀 층 구조체의 하나의 에지로부터 이의 다른 에지까지의 가장 긴 직선인 그래핀 층 구조체의 가장 긴 치수는 5 mm 이하, 바람직하게는 4 mm 이하, 더욱 바람직하게는 3 mm 이하이다.
그래핀 층 구조체 상의 제1 유전체는 바람직하게는 ALD에 의해 얻어질 수 있다. 유사하게, 그래핀 층 구조체는 CVD에 의해 기판 상에 형성되는 것이 특히 바람직하다.
바람직하게는, 그래핀 층 구조체는 CVD에 의해 기판의 비금속 표면 상에 직접적으로 형성된다. CVD는 일반적으로 다양한 화학 기상 증착 기술을 지칭하며, 각각은 그래핀과 같은 2차원 결정질 재료와 같은 박막 재료를 제조하기 위해 진공 증착을 포함한다. 휘발성 전구체(기체 상 중에 있거나 기체 중에 현탁된 것들)는 분해되어 원하는 재료(그래핀의 경우 탄소)를 형성하는 데 필요한 종을 방출한다. 본 명세서에 기술된 바와 같은 CVD는 탄소 함유 전구체의 분해로부터 그래핀의 형성이 상기 탄소 함유 전구체의 열분해의 결과가 되도록 하는 열 CVD를 지칭하기 위한 것이다. 그래핀 성장의 가장 일반적인 전구체 중 하나는 메탄이지만 다른 탄화수소가 사용될 수 있다. 바람직한 화합물은 영국 특허출원 제2103041.6호에 개시된 것들(이의 내용은 전체가 본 명세서에 포함됨)을 포함하며, 전구체는 적어도 2개의 메틸기(-CH3)를 포함하는 유기 화합물인 것이 바람직하다. 본 발명자들은 비금속 기판 상에 그래핀을 직접적으로 형성할 때, 종래의 탄화수소 메탄 및 아세틸렌을 능가하는 전구체가 훨씬 더 높은 품질의 그래핀, 더 나아가, 본 발명에 사용하기 위한 도핑된 그래핀의 형성을 가능하게 한다는 것을 발견하였다. 바람직하게는, 전구체는 C4-C10 유기 화합물이고, 더욱 바람직하게는 유기 화합물이 3개 이상의 메틸기를 갖도록 분기된다. 도핑된 그래핀은 또한 도핑 원소를 함유하는 탄소 함유 전구체로부터 형성된다. 대안적으로, 도핑 원소를 함유하는 추가적인 전구체는 탄소 함유 전구체와 동시에 도입될 수 있다(및 탄소 함유 자체일 수 있음).
바람직하게는, 방법은 분해가 탄소 함유 전구체 가열의 결과가 되도록 열 CVD에 의해 그래핀을 형성하는 단계를 포함한다. 바람직하게는, 본 명세서에 개시된 방법에 사용되는 CVD 반응 챔버는 냉벽 반응 챔버이며, 기판에 결합된 히터는 챔버에 대한 유일한 열원이다.
특히 바람직한 구현예에서, CVD 반응 챔버는 복수의 전구체 진입 지점 또는 전구체 진입 지점의 어레이를 갖는 밀착 결합된 샤워헤드를 포함한다. 밀착 결합된 샤워헤드를 포함하는 이러한 CVD 소자는 MOCVD 공정에 사용되는 것으로 알려져 있을 수 있다. 따라서, 방법은 대안적으로 밀착 결합된 샤워헤드를 포함하는 MOCVD 반응기를 사용하여 수행된다고 할 수 있다. 어느 경우든, 샤워헤드는 바람직하게는 기판의 표면과 복수의 전구체 진입 지점 사이에 100 mm 미만, 더욱 바람직하게는 25 mm 미만, 더욱 더 바람직하게는 10 mm 미만의 최소 분리를 제공하도록 구성된다. 이해되는 바와 같이, 일정한 분리는, 기판의 표면과 각각의 전구체 진입 지점 사이의 최소 분리가 실질적으로 동일하다는 것을 의미한다. 최소 분리는 전구체 진입 지점과 기판 표면(즉, 비금속 표면) 사이의 최소 분리를 지칭한다. 따라서, 이러한 구현예는 전구체 진입 지점을 포함하는 평면이 기판 표면의 평면에 실질적으로 평행한 "수직" 어레이를 포함한다.
반응 챔버 내로의 전구체 진입 지점은 바람직하게는 냉각된다. 유입구, 또는 사용될 때, 샤워헤드는 바람직하게는 전구체 진입 지점의 비교적 냉각 온도를 유지하도록 외부 냉각제(예를 들어, 물)에 의해 능동적으로 냉각되어, 복수의 전구체 진입 지점을 통과하여 반응 챔버 내로 진입할 때 전구체의 온도가 100℃ 미만, 바람직하게는 50℃ 미만이 되게 한다. 의심의 여지를 없애기 위해, 주변 온도보다 높은 온도에서 전구체를 추가하는 것은, 챔버의 온도를 낮추고 챔버의 온도 구배를 설정하는 역할을 부분적으로 담당하기 때문에, 챔버를 가열하는 것으로 간주되지 않는다.
바람직하게는, 기판 표면과 복수의 전구체 진입 지점 사이의 충분히 작은 분리와, 전구체의 분해 범위에 맞게 기판을 가열하는 것과 결합된, 전구체 진입 지점의 냉각의 조합은 기판 표면으로부터 전구체 진입 지점으로 연장되는 충분히 가파른 열 구배를 생성하여 기판 표면 상에서 그래핀 형성을 가능하게 한다. WO 2017/029470(본 명세서에 참조로 포함됨)에 개시된 바와 같이, 바람직하게는 기판의 전체 표면에 걸쳐 비금속 기판 상에 직접적으로 고품질 및 균일한 그래핀의 형성을 용이하게 하기 위해 매우 가파른 열 구배가 사용될 수 있다. 기판은 5 cm(2 인치) 이상, 15 cm(6 인치) 이상 또는 30 cm(12 인치) 이상의 직경을 가질 수 있다. 본 명세서에 기술된 방법을 위한 특히 적합한 장치는 Aixtron® Close-Coupled Showerhead® 반응기 및 Veeco® TurboDisk 반응기를 포함한다. 이러한 방법은 특히 단일 공통 기판 상에 트랜지스터 어레이의 대규모 산업적 제조를 가능하게 하기 위해 바람직하다. 이는 상업적 규모로 하나의 소자로부터 다음 소자로 안정적인 특성을 가진 일관된 소자 제작을 가능하게 하기 때문에 특히 유리하다. 개개의 소자는 다이싱과 같은 종래의 수단을 사용하여 이로부터 분할될 수 있다.
결과적으로, 본 발명의 방법이 WO 2017/029470에 개시된 방법을 사용하는 것을 포함하는 특히 바람직한 구현예에서, 방법은,
CVD 반응 챔버 내의 가열된 서셉터 상에 기판을 제공하는 단계(CVD 반응 챔버는, 사용 시, 유입구가 기판의 비금속 표면에 걸쳐 분포되고, 기판의 비금속 표면으로부터 일정하게 분리되도록 어레이된 복수의 냉각된 유입구를 가짐);
(즉, 전구체를 냉각하기 위해) 유입구를 100℃ 미만으로 냉각하는 단계;
기체 상 중에 있고/있거나 기체 중에 현탁된 탄소 함유 전구체를 유입구를 통해 CVD 반응 챔버 내로 도입하는 단계; 및
서셉터를 전구체의 분해 온도를 초과하는 50℃ 이상의 온도로 가열하여, 기판 표면과 유입구 사이에 충분히 가파른 열 구배를 제공하고 이에 따라 전구체를 분해하고 분해된 전구체로부터 방출된 탄소로부터 그래핀 층 구조체의 형성을 가능하게 하는 단계를 포함하며;
일정한 분리는 100 mm 미만, 바람직하게는 25 mm 미만, 더욱 더 바람직하게는 10 mm 미만이다.
극저온 응용분야
특히 극저온 응용분야, 예를 들어, 120K 미만 또는 10K 미만 또는 밀리켈빈 온도(즉, 1K 미만)에서, 다음의 구현예가 바람직하다. 전자 소자 전구체의 제조 방법으로서,
(i) 표면 상에 그리고 이에 걸쳐 그래핀 층 구조체를 갖는 기판을 제공하는 단계;
(ii) ALD에 의해 그래핀 층 구조체 상에 그리고 이에 걸쳐 유전체의 제1 층을 형성하는 단계;
(iii) 유전체 및 하부 그래핀의 적어도 하나의 보호 영역, 및 유전체 및 하부 그래핀의 적어도 하나의 비보호 영역을 제공하기 위해, 유전체의 제1 층 상에 제1 패턴화 레지스트를 형성하는 단계;
(iv) 기판의 하나 이상의 상응하는 부분을 노출시키기 위해 적어도 하나의 비보호 영역을 에칭하고, 이에 따라 하나 이상의 노출된 에지를 갖는 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 영역을 정의하는 단계;
(v) 하나 이상의 노출된 에지에 인접한 접촉부를 정의하기 위해 유전체 캡핑 그래핀 층 구조체의 영역 상에 또는 이의 위에, 및 기판의 노출부의 서브부 상에 제2 패턴화 레지스트를 형성하는 단계;
(vi) 접촉부 내에 옴 접촉부를 형성하는 단계;
(vii) 실질적으로 모든 레지스트 재료를 제거하여 유전체 캡핑 그래핀 층 구조체 영역의 유전체를 노출시키는 단계; 및
(viii) 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 영역, 옴 접촉부, 및 기판의 적어도 하나의 인접부 상에 그리고 이에 걸쳐 유전체의 제2 층을 형성하는 단계
를 포함하며,
단계(ii)는,
(I) 시드층으로 유전 전이 금속 산화물의 층, 바람직하게는 MoO3 시드층 증착하는 단계;
(II) 바람직하게는 산소 전구체로 오존을 사용하고, ALD에 의해 유전체의 하부 서브층을 형성하는 단계; 및
(III) 바람직하게는 산소 전구체로 물을 사용하고, ALD에 의해 유전체의 상부 서브층을 형성하는 단계
를 포함하고,
하부 서브층은 바람직하게는 상부 서브층의 형성 전에 탈기 단계를 거친다.
바람직한 구현예에 따르면, 전자 소자 전구체, 바람직하게는 홀 센서를 형성하기 위한 전자 소자 전구체가 제공되고, 전자 소자 전구체는,
기판;
기판 상의 그래핀 층 구조체 상의 제1 유전체를 포함하는 패턴화 유전체 캡핑 그래핀 층 구조체;
기판 상의 옴 접촉부(각각의 옴 접촉부는 패턴화 유전체 캡핑 그래핀 층 구조체의 에지에 인접함); 및
패턴화 유전체 캡핑 그래핀 층 구조체, 옴 접촉부, 및 기판의 적어도 하나의 인접부 상에 그리고 이에 걸친 제2 유전체
를 포함하며;
패턴화 유전체 캡핑 그래핀 층 구조체는 20 mm2 이하의 면적을 갖고,
기판 상의 그래핀 층 구조체 상의 제1 유전체는 하부 서브층 및 상부 서브층으로부터 형성되고, 바람직하게는 그래핀 층 구조체와 하부 서브층 사이의 다공성 시드층을 포함하고, 상기 다공성 시드층은 바람직하게는 MoO3를 포함한다.
추가 구체예에 따르면, 본 명세서에 기술된 바와 같이, 극저온에서 전자 소자 전구체, 특히, 홀 센서로의 사용이 제공된다.
이제 본 발명은 다음의 비제한적인 도면을 참조하여 추가로 기술될 것이다.
도 1은 전자 소자 전구체의 제1 제조 방법을 도시하는 단면도이다.
도 2는 도 1에 도시된 방법에 의해 얻어진 전자 소자 전구체의 평면도이다.
도 3은 전자 소자 전구체의 제2 제조 방법을 도시하는 단면도이다.
도 4는 도 1에 도시된 방법의 일부의 요약 평면도이다.
도 5는 도 3에 도시된 방법의 일부의 요약 평면도이다.
도 6은 도 1 및 도 3 둘 모두에 도시된 방법의 일부의 요약 평면도이다.
도 7은 4개의 홀 센서 소자에 대해 측정된 자기장(T)에 대한 홀 저항(옴)의 도면(2개는 4.25x1012 cm- 2의 전하 운반자 밀도를 갖고 2개는 2.3x1012 cm- 2의 전하 운반자 밀도를 가짐)이다.
도 8은 1.8K 및 300K 둘 모두에서 4.25x1012 cm- 2의 전하 운반자 밀도를 갖는 2개의 홀 센서 소자에 대해 측정된 자기장(T)에 대한 홀 저항(옴)의 도면이다.
도 1은 전자 소자 전구체의 제1 예시적인 제조 방법을 도시한다. 그래핀 단층(305)은 CVD(미도시)에 의해 사파이어 기판(300)의 표면 상에 직접적으로 형성된다. 이어서, 알루미늄 산화물의 층(310)이 산소 전구체로 산소 및 15 중량%의 오존의 혼합물을 사용하고 약 80℃의 온도에서 실시되어 ALD에 의해 그래핀(305)의 표면 상에 그리고 이에 걸쳐 형성된다(200). 산소 전구체와 알루미늄 전구체의 사이클은 반복되어 약 5 nm의 두께를 제공하고 5x1011 cm- 2 미만의 전하 운반자 밀도를 생성한다. 다른 예시적인 구현예에서, 유전층(310)은 동일한 공정에 의해 형성되고, 또한 먼저 5 nm 미만의 공칭 두께를 갖는 몰리브덴 산화물의 시드층을 증착하고, 오존 ALD 후에, 약 150℃의 온도에서 H2O를 사용하여 약 100 nm 이하의 제1 층의 총 두께로 ALD에 의해 알루미늄 산화물의 추가적인 층을 증착한다.
제1 포토레지스트(315)는 알루미늄 산화물 층(310)의 표면에 도포된다(205). 종래의 포토리소그래피 재료 및 기술이 사용될 수 있다. 통상적으로, 포토레지스트 재료를 포함하는 용액은 표면에 걸쳐 스핀 코팅된다. 포토레지스트 재료는 중합성 재료(예를 들어, 메틸 메타크릴레이트)를 포함할 수 있고, 패턴화/마스킹된 UV 광은 포토레지스트 재료의 하나 이상의 부분을 경화하여 적어도 하나의 보호 영역을 제공하기 위해 포토레지스트(315)를 패터닝하고 UV 광에 노출되지 않은 부분을 제거하게 하는 데 사용된다(210).
이어서, 알루미늄 산화물(310)의 노출된 비보호 부분과 그래핀(305)의 상응하는 하부 부분은 반응성 이온 에칭에 의해 에칭되어 기판의 상응하는 부분을 노출시키고 하나 이상의 노출된 에지를 갖는 그래핀(305) 상에 캡핑된 알루미늄 산화물(310)의 영역을 정의한다(215). 에칭 단계는 기판 표면 상에 잔류하는 그래핀 잔기(305')를 제거하기 위한 플라즈마 에칭을 추가로 포함한다. 제1 패턴화 포토레지스트(315)는 기판(300) 상의 그래핀(305) 상에 알루미늄 산화물(310)의 패턴화 스택을 제공하기 위해 용매를 이용하여 세척함으로써 제거된다. 따라서, 제1 포토레지스트의 패턴은 일단 에칭된 그래핀(305)의 패턴을 정의한다. 형상은 C4 대칭인 홀 센서에 적합한 십자 형상이다. 더욱 특히, 형상의 면적은 약 10 mm2이다.
제2 포토레지스트(320)가 패턴화 스택의 표면 및 기판(300)의 인접부 상에 도포되고(230), 이어서 스택 상에 그리고 이에 걸쳐, 그리고 기판(200)의 노출부의 서브부 상에 패턴화된다(235). 패턴은 하나 이상의 노출된 에지에 직접적으로 인접한 접촉부(즉, 포토레지스트가 없는 부분)를 정의한다.
이어서, 금 금속(325)은 종래의 전자빔 방법을 사용하여 증착되고, 이에 따라 접촉부 내에 제1 옴 접촉부 및 제2 옴 접촉부를 형성한다(240). 이어서, 제2 패턴화 포토레지스트(320)는 그래핀(305)의 에지와 직접적으로 접촉하는 제1 옴 접촉부 및 제2 옴 접촉부를 남기고 증착된 금(325)을 제거하는 리프트-오프 공정으로 제거된다(245).
이어서, 알루미늄 산화물의 제2 층(330)은 알루미나 캡핑 그래핀의 패턴화 스택 상에 그리고 이에 걸쳐, 옴 접촉부 상에, 그리고 기판의 적어도 하나의 인접부 상에 형성되고, 이에 따라 층, 특히, 그래핀(305)의 임의의 잔류 노출된 에지를 캡슐화한다.
도 2는 도 1에 도시된 방법에 의해 얻을 수 있는 홀 센서 전구체의 평면도이며, 전구체의 층은 명확성을 위해 하부 층을 도시하기 위해 투명하게 표시된다. 단면 A-A는 도 1의 최종 생성물로 도시된 바와 같이 전구체의 단면을 제공한다. 전구체는 이의 위에 십자 형상 그래핀 단층(305)을 갖는 사파이어 기판(300)을 포함한다. 그래핀(305)은 ALD에 의해 형성된 알루미늄 산화물 캡(310)을 가지며, 따라서 하부 그래핀(305)과 동일한 형상을 갖는다. 알루미늄 산화물(310) 및 그래핀(305)의 스택은 금 접촉부(325)가 십자형의 원위부로 제공되는 십자 형상을 정의하는 복수의 에지를 공유하지만, 당업계에 통상적인 바와 같이, 더 구체적으로, 홀 센서 전구체는 그래핀(305)의 에지와만 접촉하고 이의 표면 상에는 접촉하지 않는 금 접촉부(325)를 포함한다.
전구체는 그래핀(305)의 에지를 보호하기 위해 패턴화된 스택 및 기판의 인접부 상에 그리고 이에 걸쳐 확장되도록 유사한 십자 형상을 갖지만 더 큰 알루미늄 산화물 코팅(330)을 추가로 포함한다. 알루미늄 산화물 코팅(330)은 또한 그래핀(305)의 영역 내의 금 접촉부(325) 상에 제공되지만, 접촉부(325)의 부분은 전기 회로에 연결하기 위해 노출된다. 다른 구현예에서, 코팅은 기판 상에 그리고 이에 걸쳐 도포되고, 연결은 코팅을 통해 접촉부에 금속 와이어를 와이어 본딩함으로써 이루어진다.
도 3은 전자 소자 전구체의 제2 제조 방법을 도시한다. 그래핀 단일층(305)은 CVD(미도시)에 의해 사파이어 기판(300)의 표면 상에 직접적으로 형성되고, 이어서, 알루미늄 산화물의 층(310)이 산소 전구체로 산소 및 15 중량%의 오존의 혼합물을 사용하고 약 80℃의 온도에서 실시되어 ALD에 의해 그래핀(305)의 표면 상에 그리고 이에 걸쳐 형성된다(200). 산소 전구체와 알루미늄 전구체의 사이클은 반복되어 약 5 nm의 두께를 제공하고 5x1011 cm- 2 미만의 전하 운반자 밀도를 생성한다. 제1 포토레지스트(315)는 알루미늄 산화물 층(310)의 표면에 도포된다(205). 이러한 단계는 도 1의 제1 방법의 단계와 동일하며, 상술한 바와 같이, 다른 구현예는, 유전체의 제1 층을 형성하는 단계에서, 먼저 MoO3 시드층을 형성하고, 오존 ALD 후에 서브층을 형성하고, 이의 위에 H2O ALD 서브층을 추가로 포함할 수 있다.
이어서, 제1 포토레지스트(315)는 제1 포토레지스트(315)의 복수의 부분을 제거하기 위해 종래의 포토리소그래피 기술을 사용하여 패턴화되어, 알루미늄 산화물(310) 및 하부 그래핀(305)의 복수의 비보호 영역을 형성한다(400).
노출된 비보호 영역은 이어서 반응성 이온 에칭에 의해 에칭되어, 기판의 상응하는 부분을 노출시키고, 복수의 노출된 에지를 갖는 그래핀(305) 상에 캡핑된 알루미늄 산화물(310)의 연속적인 영역을 정의한다(즉, 접촉부를 정의함)(405, 410). 방법은 또한 잔류할 수 있는 임의의 그래핀 잔기를 제거하기 위한 플라즈마 에칭을 포함할 수 있다.
이어서, 금 금속(325)은 종래의 전자빔 방법을 사용하여 증착되고, 이에 따라 접촉부 내에 제1 옴 접촉부 및 제2 옴 접촉부를 형성한다(415). 이어서, 제1 패턴화 포토레지스트(315)는 그래핀(305)의 에지와 직접적으로 접촉하는 제1 옴 접촉부 및 제2 옴 접촉부를 남기고 증착된 금(325)을 제거하는 리프트-오프 공정으로 제거된다(410).
제2 포토레지스트(320)가 중간체의 표면에 걸쳐 도포되고(425), 이어서 패터닝되어(430), 알루미늄 산화물(310)의 적어도 하나의 보호 영역 및 그래핀(305)의 상응하는 하부 부분 및 적어도 하나의 비보호 영역(즉, 포토레지스트가 없는 부분)을 제공한다. 제2 포토레지스트(320)는 선택적으로 옴 접촉부를 커버하도록 패턴화될 수 있다. 제2 포토레지스트(320)의 패터닝은 최종 소자 전구체를 위해 에칭된 그래핀(305)의 패턴을 정의하는 역할을 한다(반면, 제1 방법에서는 제1 포토레지스트가 이러한 패턴을 정의함).
이어서, 에칭은 반복되어, 알루미늄 산화물(310)의 노출된 영역 및 그래핀(305)의 상응하는 하부 부분을 에칭한다(435, 440). 제2 포토레지스트(320)의 다수의 보호 영역이 형성되는 경우, 에칭은 기판(300)의 인접부를 노출시킴으로써 전자 소자 전구체에 대한 각각의 중간체를 서로 분리한다.
제2 패턴화 포토레지스트(320)는 용매를 이용하여 세척함으로써 제거된다. 이어서, 제1 방법에 따라, 알루미늄 산화물(330)의 제2 층은 이어서 알루미나 캡핑 그래핀의 패턴화 스택 상에 그리고 이에 걸쳐, 옴 접촉부 상에, 그리고 기판의 적어도 하나의 인접부 상에 형성되고, 이에 따라 층, 특히, 그래핀(305)의 임의의 잔류 노출된 에지를 캡슐화한다.
도 4는 도 1에 도시된 제1 방법의 일부의 요약 평면도이다. 5 cm 직경의 사파이어 기판(300)은 전체 표면 상에 그리고 이에 걸쳐 제공된 그래핀 단층(305) 및 알루미늄 산화물 층(310)을 갖는다. 도 6은 기판(300) 상의 그래핀(305) 상에 알루미늄 산화물(310)의 복수의 패턴화 스택(500)을 형성할 때, 전술된 제1 포토리소그래피 단계(205, 210, 215, 220 및 225)의 결과를 도시한다. 기판의 단일의 연속적인 노출부(505)는 스택(500)을 분리한다. 도시된 스택(500)은 직사각형 형상을 가지며, 트랜지스터를 형성하는 데 사용될 수 있다. 단면 B-B는 도 1의 단계(225) 이후에 도시된 바와 같이 중간체의 단면을 제공한다.
도 5는 도 3에 도시된 제2 방법의 일부의 요약 평면도이다. 도 6에 도시된 바와 동일한 출발점으로부터, 도 7은 복수의 접촉부(515) 내에 증착된 복수의 옴 접촉부(325)를 갖고, 그래핀(305)의 알루미늄 산화물(310)의 연속적인 영역(510)을 형성하기 위한 제1 포토리소그래피 단계(205, 400, 405, 410, 415 및 420)의 결과를 도시한다. 단면 C-C는 도 3의 단계(420) 이후에 도시된 바와 같이 중간체의 단면을 제공한다.
도 6은, (알루미늄 산화물의 제2 층이 없음에도 불구하고) 동일한 생성물, 트랜지스터 전구체의 어레이에 도달하기 위해 도 6 및 도 7에 도시된 단계로부터 생성된 패턴화 웨이퍼에 도포되어, 제1 방법 및 제2 방법(즉, 230, 235, 240 및 245; 및 각각 425, 430, 435, 440 및 245) 각각에 대한 제2 포토리소그래피 단계를 도시한다. 제1 방법에서, 제2 포토레지스트는 제2 방법의 제1 포토리소그래피 단계에서 제조된 것과 동일한 복수의 옴 접촉부(515)를 형성하는 데 사용된다. 제2 방법에서, 제2 포토레지스트는 제1 방법의 제1 포토리소그래피 단계에서 제조된 것과 동일한 복수의 스택(500)을 형성하는 데 사용된다. 이와 같이, 복수의 직사각형 영역은 각각의 스택이 이미 증착된 적어도 2개의 옴 접촉부(325)와의 에지 접촉을 유지하도록 패턴화된다. 단면 D-D는 도 3 및 도 5 둘 모두의 단계(245) 이후에 도시된 바와 같이 중간체의 단면을 제공한다.
4개의 홀 센서 소자가 본 명세서에 기술된 방법에 따라 제조되었다. 2개의 제1 소자는 4.25x1012 cm- 2의 전하 운반자 밀도를 갖고 2개의 제2 소자는 2.3x1012 cm- 2의 전하 운반자 밀도를 갖는다. 각각의 소자는 사파이어 기판, 그래핀 단층 및 제1 유전층 캡으로 형성된다. 제1 유전층은 ALD에 의해 형성된 1 nm의 MoO3 및 15 nm의 알루미나로 형성되고, 유전체의 제2 층은 65 nm의 알루미나 층이다.
이들 소자의 홀 저항은 1.8K의 극저온에서 -14 T 내지 +14 T에 걸쳐 측정되었다. 도 7은 4.25x1012 cm- 2의 전하 운반자 밀도를 갖는 소자가 측정된 전체 자기장에 걸쳐 감도에서 더 큰 선형성을 나타낸다는 것을 보여준다. 반대로, 2.3x1012 cm- 2의 전하 운반자 밀도를 갖는 소자의 증가된 감도는 1.8K에서 더 강한 양자 홀 효과 및 감소된 선형성으로 이어진다.
도 8은 -14 T 내지 +14 T의 자기장 범위에 걸쳐 1.8K 및 300K의 넓은 온도 범위에 걸쳐 감도 및 소자 응답의 놀라운 일관성을 보여준다.
본 명세서에 사용되는 바와 같이, 문맥상 달리 명백하게 지시하지 않는 한, 단수 형태("a", "an" 및 "the")는 복수의 지시 대상을 포함한다. 용어 "포함하는"의 사용은 이러한 특징부를 포함하지만 다른 특징부를 배제하지 않는 것으로 해석되도록 의도되며, 또한 특징부가 기술된 것으로 반드시 제한되는 특징부의 옵션을 포함하도록 의도된다. 즉, 문맥상 명백히 달리 명시되지 않는 한, 이 용어는 또한 "본질적으로 구성되는"(특정 추가 구성요소가 설명된 특징의 본질적 특성에 실질적으로 영향을 미치지 않는 한 존재할 수 있음을 의미하려는 의도임) 및 "구성된"(구성 요소를 비율에 따라 백분율로 표시하면 임의의 피할 수 없는 불순물을 고려하여 합산하면 100%가 될 수 있도록 다른 특징이 포함될 수 없음을 의미하려는 의도임)이라는 제한을 포함한다.
용어 "제1", "제2" 등이 본 명세서에서 다양한 요소, 층 및/또는 부분을 설명하기 위해 사용될 수 있지만, 요소, 층 및/또는 부분은 이들 용어에 의해 제한되지 않아야 한다는 것이 이해될 것이다. 이들 용어는 하나의 요소, 층 또는 부분을 다른 또는 추가 요소, 층 또는 부분과 구별하는 데 사용된다. 용어 "상에"는 다른 재료 "상에" 있는 것으로 언급되는 하나의 재료 사이에 개재 층이 없도록 "직접적으로 상에"를 의미하도록 의도되는 것으로 이해될 것이다. 다른 요소(들)는 특징부(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위한 설명의 용이함을 위해 본 명세서에서 "하에", "아래에", "밑에", "위에", "위로" 등과 같은 공간적으로 상대적인 용어가 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용 또는 동작에서 소자의 상이한 배향을 포함하도록 의도되는 것으로 이해될 것이다. 예를 들어, 본 명세서에 기술된 소자가 턴오버되는 경우, 다른 요소 또는 특징부 "하에" 또는 "아래에"로 기술된 요소는 다른 요소 또는 특징부 "위에" 또는 "위로" 배향될 것이다. 따라서, 예시적인 용어 "하에"는 위와 아래의 배향 둘 모두를 포함할 수 있다. 소자는 달리 배향될 수 있고, 본 명세서에 사용되는 공간적으로 상대적인 디스크립터는 이에 따라 해석된다.
전술된 상세한 설명은 설명 및 예시에 의해 제공되었고, 첨부된 청구범위의 범위를 제한도록 의도되지 않는다. 본 명세서에 예시된 현재 바람직한 구현예의 많은 변형은 당업자에게 명백할 것이며, 첨부된 청구범위 및 이의 등가물의 범위 내에 있다.

Claims (26)

  1. 전자 소자 전구체의 제조 방법으로서,
    (i) 표면 상에 그리고 이에 걸쳐 그래핀 층 구조체를 갖는 기판을 제공하는 단계;
    (ii) ALD에 의해 상기 그래핀 층 구조체 상에 그리고 이에 걸쳐 유전체의 제1 층을 형성하는 단계;
    (iii) 유전체 및 하부 그래핀의 적어도 하나의 보호 영역, 및 유전체 및 하부 그래핀의 적어도 하나의 비보호 영역을 제공하기 위해, 상기 유전체의 제1 층 상에 제1 패턴화 레지스트를 형성하는 단계;
    (iv) 상기 기판의 하나 이상의 상응하는 부분을 노출시키기 위해 상기 적어도 하나의 비보호 영역을 에칭하고, 이에 따라 하나 이상의 노출된 에지를 갖는 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 영역을 정의하는 단계;
    (v) 하나 이상의 노출된 에지에 인접한 접촉부를 정의하기 위해 상기 유전체 캡핑 그래핀 층 구조체의 영역 상에 또는 이의 위에, 및 상기 기판의 노출부의 서브부 상에 제2 패턴화 레지스트를 형성하는 단계;
    (vi) 상기 접촉부 내에 옴 접촉부를 형성하는 단계;
    (vii) 실질적으로 모든 레지스트 재료를 제거하여 상기 유전체 캡핑 그래핀 층 구조체 영역의 상기 유전체를 노출시키는 단계; 및
    (viii) 상기 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 영역, 상기 옴 접촉부, 및 상기 기판의 적어도 하나의 인접부 상에 그리고 이에 걸쳐 유전체의 제2 층을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 에칭하는 단계(iv)와 제2 패턴화 레지스트를 형성하는 단계(v) 사이에, 상기 제1 패턴화 레지스트가 제거되는 것을 특징으로 하는, 방법.
  3. 전자 소자 전구체의 제조 방법으로서,
    (I) 표면 상에 그리고 이에 걸쳐 그래핀 층 구조체를 갖는 기판을 제공하는 단계;
    (II) ALD에 의해 그래핀 층 구조체 상에 그리고 이에 걸쳐 유전체의 제1 층을 형성하는 단계;
    (III) 유전체 및 하부 그래핀의 하나의 보호 영역, 및 유전체 및 하부 그래핀의 복수의 비보호 영역을 제공하기 위해, 상기 유전체의 제1 층 상에 제1 패턴화 레지스트를 형성하는 단계;
    (IV) 상기 기판의 상응하는 부분을 노출시키기 위해 상기 복수의 비보호 영역을 에칭하고, 이에 따라 복수의 노출된 에지를 갖는 유전체 캡핑 그래핀 층 구조체의 하나의 제1 영역을 정의하고, 상기 하나 이상의 노출된 에지에 인접한 접촉부를 정의하는 단계;
    (V) 상기 접촉부 내에 옴 접촉부를 형성하는 단계;
    (VI) 실질적으로 모든 레지스트 재료를 제거하여 유전체 캡핑 그래핀 층 구조체 영역의 유전체를 노출시키는 단계;
    (VII) 상기 복수의 옴 접촉부에 인접한 유전체 및 하부 그래핀의 적어도 하나의 보호 영역, 및 유전체 및 하부 그래핀의 적어도 하나의 비보호 영역을 제공하기 위해, 상기 유전체 캡핑 그래핀 층 구조체의 제1 영역, 및 선택적으로 상기 옴 접촉부 상에 제2 패턴화 레지스트를 형성하는 단계;
    (VIII) 상기 기판의 하나 이상의 상응하는 부분을 노출시키기 위해 상기 적어도 하나의 비보호 영역을 에칭하고, 이에 따라 복수의 노출된 에지를 갖는 상기 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 제2 영역을 정의하고, 이에 의해 각각의 옴 접촉부는 상기 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 제2 영역의 에지에 인접하게 유지되는 단계;
    (IX) 실질적으로 모든 레지스트 재료를 제거하여 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 제2 영역의 유전체를 노출시키는 단계;
    (X) 상기 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 제2 영역, 상기 옴 접촉부, 및 상기 기판의 적어도 하나의 인접부 상에 그리고 이에 걸쳐 유전체의 제2 층을 형성하는 단계
    를 포함하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 유전체의 제1 층 및/또는 상기 유전체의 제2 층은 무기 산화물, 바람직하게는 알루미나 및/또는 하프니아인, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 에칭하는 단계는 반응성 이온 에칭을 포함하고, 선택적으로 임의의 잔류물을 제거하기 위한 플라즈마 에칭 단계를 추가로 포함하는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 그래핀 층 구조체는 그래핀 단층인, 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 유전체의 제2 층을 형성하는 단계는 상기 유전체 캡핑 그래핀 층 구조체의 적어도 하나의 영역, 상기 옴 접촉부, 및 상기 전체 기판 상에 그리고 이에 걸쳐 ALD에 의해 이루어지는, 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 적어도 하나의 보호 영역을 제공하기 위해 레지스트를 형성하는 단계는,
    (i) 상기 레지스트의 하나 이상의 직사각형 형상의 영역(상기 전자 소자 전구체는 트랜지스터를 형성하기 위한 것임); 또는
    (ii) 상기 레지스트의 하나 이상의 십자 형상의 영역(상기 전자 소자 전구체는 홀 센서를 형성하기 위한 것임)
    를 형성하는 단계를 포함하는, 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 그래핀 층 구조체의 가장 긴 치수는 5 mm 이하, 바람직하게는 4 mm 이하, 더욱 바람직하게는 3 mm 이하인, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 그래핀 층 구조체의 면적은 20 mm2 이하, 바람직하게는 10 mm2 이하, 더욱 바람직하게는 5 mm2 이하인, 방법.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 방법은 각각 전자 소자 전구체에 상응하는 보호 영역의 어레이를 형성하는 단계를 포함하는 방법.
  12. 제11항에 있어서, 상기 방법은, 유전체의 제2 층을 형성하는 단계(viii) 이후, 상기 어레이로부터 전자 소자 전구체를 분리하기 위해 상기 기판을 다이싱하는 단계를 추가로 포함하는 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 유전체의 제2 층을 통해 상기 옴 접촉부에 금속 와이어를 와이어 본딩하는 단계를 추가로 포함하는 방법.
  14. 전자 소자 전구체로서,
    기판;
    상기 기판 상의 그래핀 층 구조체 상의 제1 유전체를 포함하는 패턴화 유전체 캡핑 그래핀 층 구조체;
    상기 기판 상의 옴 접촉부(각각의 옴 접촉부는 상기 패턴화 유전체 캡핑 그래핀 층 구조체의 에지에 인접함); 및
    패턴화 유전체 캡핑 그래핀 층 구조체, 옴 접촉부, 및 기판의 적어도 하나의 인접부 상에 그리고 이에 걸친 제2 유전체
    를 포함하며;
    상기 패턴화 유전체 캡핑 그래핀 층 구조체는 20 mm2 이하의 면적을 갖는, 전자 소자 전구체.
  15. 제14항에 있어서, 상기 전자 소자 전구체는 홀 센서를 형성하기 위한 것인 전자 소자 전구체.
  16. 제14항 또는 제15항에 있어서, 상기 그래핀 층 구조체는 CVD에 의해 상기 기판 상에 형성되는, 전자 소자 전구체.
  17. 제16항에 있어서, 상기 그래핀 층 구조체는 1x1012 cm- 2 미만, 바람직하게는 5x1011 cm- 2 미만의 전하 운반자 밀도를 갖는, 전자 소자 전구체.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서, 상기 그래핀 층 구조체 상의 상기 제1 유전체는 ALD에 의해 얻어질 수 있는, 전자 소자 전구체.
  19. 제17항에 있어서, 상기 그래핀 층 구조체 상의 상기 제1 유전체는 ALD에 의해 얻어질 수 있고, 상기 기판은, CVD에 의해 형성된 상기 그래핀 층 구조체의 상기 전하 운반자 밀도가 이의 위에 제1 유전체의 형성으로 인한 도핑에 대응하기에 충분하도록 선택되는, 전자 소자 전구체.
  20. 제19항에 있어서, 상기 기판은 c-평면 사파이어인, 전자 소자 전구체.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서, 상기 ALD는 산소 전구체로서 오존을 사용하는, 전자 소자 전구체.
  22. 제21항에 있어서, 상기 오존은 산소와의 혼합물로, 바람직하게는 5 내지 30 중량%, 바람직하게는 10 내지 20 중량%의 농도로 제공되는, 전자 소자 전구체.
  23. 제18항 내지 제22항 중 어느 한 항에 있어서, 상기 ALD는 120℃ 미만, 바람직하게는 100℃ 미만의 온도에서 수행되는, 전자 소자 전구체.
  24. 제18항 내지 제23항 중 어느 한 항에 있어서, 상기 제2 유전체는 상기 패턴화 유전체 캡핑 그래핀 층 구조체, 상기 옴 접촉부, 및 상기 기판 상에 그리고 이에 걸친, 전자 소자 전구체.
  25. 제4항 내지 제24항 중 어느 한 항에 있어서, 상기 제1 유전체의 두께는 5 nm 초과 및/또는 100 nm 미만인, 전자 소자 전구체.
  26. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 전자 소자 전구체는 제14항 내지 제25항 중 어느 한 항에 따른 것인, 방법.
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