TWI398762B - 積體電路及其減少電源消耗之方法 - Google Patents

Description

積體電路及其減少電源消耗之方法

本發明係有關於一種降低積體電路內功率消耗之方法及裝置，特別是在具有多個處理器核心或多個次系統之數位處理器內。

積體電路之內部可提供多個不同的功能電路方塊。因此，單一積體電路可包括一般用途處理器、運算協同處理器(co-processor)、數位信號處理器、以及其他用來執行特別任務或計算的專用硬體。然而，在積體電路的這些核心或硬體資源中，並非所有都被要求同時操作。

本發明提供一種減少電源消耗之方法，適用於一積體電路，積體電路包括至少一處理器核心，此方法包括：提供一裝置，用以控制提供至至少一處理器核心的電源供應；提供一記憶體，用以儲存至少一處理器核心之狀態資料；以及提供一控制器，用以控制在至少一處理器核心與記憶體間的狀態資料傳送，以使至少一處理器核心可被關閉電源且在控制器的控制下重新啟動，也可返回至在被關閉電源之前的狀態。

控制器可以硬體部分以及軟體部分來形成，其一起操作來控制狀態資料的傳送，且執行至少一處理器核心的電源關閉與電源開啟。此結合允許由軟體部分來彈性 地處理資料傳送，反之，需要嚴厲控制的電源關閉與電源開啟程序部分的控制則可由硬體來執行。

此外，控制器受到時脈控制器影響，時脈控制器用來控制時脈信號對每一處理器核心的供應，使得，假使時脈信號傳送至核心，則由控制器來提供電源至核心。此時脈信號之提供可用來約束控制器由處理器核心移出電源，也可用來強制控制器重新提供電源給核心。

每一處理器核心可與“緩慢時脈”位元連結，此“緩慢時脈”位元用來控制一旦處理器核心處於閒置時，是否允許提供電源閘，或者用來控制僅當處理器核心(或整體處理系統)處於緩慢時脈時，是否允許電源閘。

時脈控制器可監控每一處理器核心與控制器的時脈請求，使得一旦處理器核心及控制器沒有對時脈有持續請求時，系統時脈可被關閉。當接收中斷、排時事件發生、或確立時脈需求的任何其他程序發生時，時脈控制器接著重新建立時脈。

本發明又提供一種積體電路，具有複數處理器核心。積體電路包括複數可電控制開關，用以控制電源提供至處理器核心之一或複數個；一記憶體，用以儲存來自處理器核心中至少一者的狀態資料；以及一控制器，用以控制電源提供至處理器核心之一或複數個，以使處理器核心可被關閉電源。

在此原理的延伸下，處理器核心可在相同或不同的晶片或次系統上，且開關也可是不連續的元件。控制器 仍包括硬體部分與軟體部分的混和，以使軟體部分在控制電源關閉的程序中可提供彈性度。

控制器也控制在至少一處理器核心與記憶體之間的狀態資料傳送，以使處理器核心的狀態可在電源關閉前被紀錄，且核心可在電源開啟後返回至此狀態。在此系統中，控制器包括硬體部分與軟體部分，狀態資料的傳送由軟體所控制，且此軟體是在將被關閉電源或重新開啟電源的核心上運作。

此外，也提供隔離元件，用以隔離處理器核心輸出與積體電路中的其他元件，以避免在電源開啟或關閉期間擾亂這些元件的操作。這些隔離元件也防止在電源關閉的處理器核心中的無供電電路去擾亂電源開啟的電路操作。在此系統中，控制器包括硬體部分及軟體部分，隔離元件的控制由硬體部分來控制，使得不論軟體部分的發展狀態為何，可依靠其功能。

因此，可提供一積體電路，即使當電流消耗隨著漏電結果而發生，其電流消耗可減少。

為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。

第1圖係表示根據本發明實施例之積體電路2之示意圖。積體電路2包括複數處理器核心，為了簡潔說明， 簡單以”核心”來稱之。在較佳實施例中，積體電路包括中央處理單元(CPU)及數位信號處理器。然而，為了清楚說明本發明不僅限制在雙核心系統中，將說明一較複雜的實施例。在其中，第一、第二、第三核心4、6、及8可選擇性地透過各自之可電控制開關(electrically controllable switch)14、16、及18來連接電源供應軌(power supply rail)10。這些開關作為”電源閘”。上述核心相同或具有相異的功能。因此，舉例來說，這些核心之一者為數位信號處理器，而其他核心為運算協同處理器(co-processor)。另外的處理器核心可具有高度的特殊性，例如，使用在全球行動通訊系統(Universal Mobile Telecommunications System，UMTS)移動式電話系統的路徑搜尋器(path searcher)。另一核心20可持續處於被供電狀態。然而，核心的數量是系統設計者的選擇，此外，舉例來說，在晶片中只有一或兩個核心，且在這些核心中的一者或全部可透過開關而連接電源供應軌。每一處理器核心可沿著資料匯流排22而與其他系統元件聯繫。其他元件包括記憶體24以及輸入輸出介面26。

一般而言，期望藉由將時脈頻率朝向零來減少，以防止在核心或其他數位電路中的功率消耗。然而，電路尺寸越來越小的趨向導致漏電流變成總電流使用量中較顯著的部分。因此，期望包括漏電流的有效控制，特別是當利用較低臨界電壓電晶體來獲得較高時脈速度，這是因為與高臨界電壓電晶體比較起來，這些低臨界電壓 電晶體具有較顯著的大漏電流。可得知，舉例來說，假使第一核心4非正主動處理資料時，可透過與電源供應軌10分離而使其漏電流減少至零。然而，在沒有採取任何進一步的手段下，在第1圖所示之積體電路中僅對複數處理器核心中之一者未供電(de-powering)，可影響(compromise)整體電路的操作。

為了克服這些問題，需提供額外的元件。為了暫時關閉一處理器核心且實質上返回相同狀態，必須能儲存來自核心且被選擇之資料，以幫助其返回至操作狀態。因此，舉例來說，當在處理器核心具有數個暫存器以及一堆疊(stack)結構，則明確地助於能儲存暫存器值(register value)、堆疊結構之內容、以及在記憶體中堆疊指標之值，因此，在電源開啟後，這些值可返回至核心。其也可採用，對於任何其他核心或甚至是專用硬體而言，暫存器值控制電路操作或是作為電路之輸出關鍵，接著也能儲存這些值，以作為主動式漏電管理系統之一部份。來自核心之資料可視為狀態資料，以代表核心之狀態。

為了減少儲存狀態資料以及在電源開啟後擷取狀態資料所需的時間，將狀態資料維持在與核心耦接且核心容易使用的記憶體內是有利的。專用記憶體可被提供在核心內，例如，記憶體區域40及42可為核心內之非揮發性記憶體，或者，被保留給狀態資料的一小部分記憶體區段可具有其自己的獨立電源供應，使得其可一直維 持在被供電狀態，如第一核心4之記憶體區域40。然而，狀態資料也可以寫入至較遠端的記憶體，例如透過資料匯流排22來使用記憶體24。

每一核心4、6、及8的電源關閉狀態及開啟狀態，在電源關閉與電源開啟的程序中，可能導致核心處於未定義狀態，直到電源供應軌已完全地建立且重置程序之一些形式已被開始實施。因此可得知，例如，在電源開啟的程序中，核心的輸出也可處於未定義狀態或甚至處於數個狀態。其提高了信號錯誤地傳送至電路的其他部分的可能性，且提高了將錯誤信號解釋為有意義的可能性。為了防止此情況，提供隔離電路，使得核心被禁止將資料放置在資料匯流排22或被禁止傳送其他輸出信號，直到建立其正確的操作。此隔離可由分別與核心4、6、8及耦接之專用電路44、46、及48來提供。提供給核心4之隔離電路44處於核心之內部，且有可能隔離電路44可由例如此核心之三態輸出來控制，而此核心之三態輸出是設計來非進入低阻抗狀態，直到此核心明確地到達其電源開啟程序下的預設點。在本發明之較佳實施例中，隔離電路用來驅動核心的輸出信號進入重置(RESET)狀態。此確保了信號的有效設定，而此信號係提供至受核心輸出影響的電路。或者，可提外部隔離電路(例如46及48)，且外部隔離電路可長久不變地維持在供電狀態，藉此確保核心6或8可維持與資料匯流排隔離，直到主動式漏電管理控制器(active leakage management controller)60決定此核心應再度與資料匯流排連接。

此主動式漏電管理控制器60本身連接至資料匯流排，使得控制其操作的指令可寫至入主動式漏電管理控制器60。也可使用資料匯流排來接收來自一或複數核心的訊息，而此訊息係表示此核心已到達了已儲存足夠狀態資料的狀態，使得可關閉電源。此外或者二者擇一地，主動式漏電管理控制器60也可具有與一或多個核心的直接連接，例如核心4，使得主動式漏電管理控制器60可監控核心的狀態。而監控核心狀態的方法為：透過監控在致能電源關閉後由核心執行的軟體所設定的旗標狀態，或者透過監控由核心所執行的指令(OP CODES)，以在電源關閉程序中識別一特定狀態。在較佳實施例中，每一核心具有“IDLE”輸出(第1圖只表示出核心4之輸出50)，其指示核何時進入閒置(IDLE)狀態。一旦核心進入閒置狀態，則其處於閒置狀態直到由一外部事件來提醒離開此閒置狀態。此外部事件可以是發佈在喚醒(WAKE UP)導線52的“WAKE UP”信號的聲明(在第1圖中僅表示核心4之WAKE UP導線52，以簡潔說明)，而此“WAKE UP”信號可由主動式漏電管理控制器60來發佈，以及/或時脈控制器(未表示於第1圖)來發佈。此時脈控制器在功率消耗為重要設計考量的積體電路中是已知的特徵。

此外，主動式漏電管理控制器也包括軟體部分，其 在處於電源關閉狀態下的每一核心4、6、及8中運作。為了方便且在較佳實施例中，主動式漏電管理軟體儲存在接近處理器核心的記憶體，且舉例來說，主動式漏電管理軟體很可能是一級指令記憶體，或者假使處理器為ARM處理器，則是與軟體緊密相連的記憶體。

如前所述，在電源關閉狀態下，用來表示複數處理器核心之一個(或多個，例如核心4)中被選擇暫存器之內部狀態的狀態信號，被寫入至記體。此記憶體可以是專用主動式漏電管理記憶體，且舉例來說，是在記憶體40內的保留區域，或者記憶體40可視為揮發性，只有在處理器狀態儲存例行程序期間，在記憶體之原始資料將被覆蓋。然而，當在電源關閉狀態期間內記憶體之內容要被保存，則此記憶體自己必須以非揮發性方式來運作。

第2圖係說明電源關閉程序，其由在複數處理器核心之一者內運行的主動式漏電管理軟體以及主動式漏電管理控制器60所共同執行。程序開始於步驟100，其中，先前已偵測到電源關閉程序應開始。監控執行在此核心或其他核心內的軟體，可用來決定複數處理器核心之一者(例如核心4)完成任務且在一期間內將不需處理其他任務，其有助於關閉核心4。例如，在移動至電信裝置(例如電話)之背景下，大多數裝置於大多時間下可不被供應電源。為了藉由檢查呼叫通道來確認其是否正被呼叫，且/或為了確認存在於基地與移動是裝置間的多路徑失真的評估是否需更新，此裝置週期性地被喚醒，例如 大約每兩秒。用來執行這些任務的時間完全地被預期，其作為中間任務時間間隔(inter-task interval)。因此，假使沒有其他任務等候，接著核心4可評估其將處於閒置於多久時間。也可接著做出關於其是否值得進入電源關閉程序的判斷。允許軟體決定是否容許核心關閉電源，在電源的控制下，提供了相當大的彈性給核心。軟體可輕易地重新配置，以在做成電源關閉的決定之前，決定一或多個標準。這些“電源關閉”標準包括被停止提供電源之核心的工作量、請求被停止提供電源之核心之其他核心工作量、一或多個核心之時脈速度及預定任務、或是有能力召開高優先任務之最近事件。假設在核心4內之軟體執行決定了期望電源關閉程序，接著開始此程序。控制由步驟100移至步驟102，於其中，控制器之軟體部分儲存狀態資料至記憶體。軟體部分可由系統設計師來修改而只能儲存足夠的資料狀態，其對於成功的重新開啟而言是被視為必要的。此彈性可被利用來減少用於快速關閉而返回儲存的資料量，或者是減少用於關閉而被參數化的資料量。將儲存之資料量減少至最小也可減少由電源關閉狀態而重新啟動處理器所需的時間。這是特別重要的，是因為此決定了系統的延遲(latency)來處理中斷。此外，當核心的硬體配置改變了一產品的相異系列且特色被加入或移除時，與整體主動式漏電管理系統單獨地應用在專用硬體的情況比較下，軟體元件的使用允許這些改變更快速地且在較低的 成本下被調和。

其採用了，執行不同任務的不同核心，執行儲存狀態資料之不同版本的軟體部分。

在步驟104中，一旦軟體部分已完成將狀態資料儲存至記憶體，其發佈將核心置於閒置之IDLE指令。此核心處於閒置狀態，直到一喚醒信號或中斷信號發佈至此核心，且進入至閒置狀態導致在核心之輸出端的“core IDLE”信號被致能，且“core IDLE”信號由控制器60之硬體來監控。

控制由步驟104進入至步驟106，於其中，控制器60之硬體會做出是否要繼續關閉核心之電源的決定。此決定可劃分成數個部分。第一部份包括檢查一或多個控制暫存器，例如電源關閉程序控制暫存器以及除錯控制暫存器。

第3圖係說明對於複數處理器核心之一者而言的控制暫存器120之部分。為了此處理器核心或其他處理器核心，存在一相類似的控制暫存器。可得知，暫存器之兩位元可被保留以作為部分之電源控制系統。最右邊位元(最小有效位元)被保留作為電源閘致能控制位元122。因此，假使將其設定為“0”，則電源閘被致能，且因此控制器60准許操作不同的開關，例如開關14，以便只有在滿足其他條件的情況下，對此核心禁能電源。然而，假使電源閘被禁能，開關14將一直處於導通狀態。其他位元123(緩慢時脈位元)則使用來控制系統是否必 須處於緩慢時脈模式下，例如，在處理器核心之電源閘被允許之前，系統振盪器頻率降低或關閉。因此，這些位元可一起被判斷，使得電源閘可被致能或禁能，但存在著命令等級制度，以使得假使時脈控制器需要時脈信號開啟且提供至核心，接著電源閘則無法執行。提供至每一核心的時脈信號可獨立地被控制(gated)，使得一核心可具有自己的約束時脈，而一或其他的時脈則接收一時脈。根據在用來定義一核心是否需要時脈之時脈需求暫存器中的位元組，時脈控制器(未表示)可分別地控制提供至每一核心的時脈列。一旦沒有核心需要時脈且控制器60以執行電源關閉程序，那麼不再需要時脈，時脈控制器接著可減少系統時脈頻率(以減少至零為較佳)以節省電源，直到需要恢復處理。

在一較佳的實施例中，電源閘位元自我清除，以便保證電源閘不會意外執行。因此，當期望執行電源閘時，在進入閒置指令(其將是關閉核心電源之前導)之前，必須設定電源閘致能位元。然而，當閒置指令已在處理核心內執行時，電源閘位元本身也自動地清除。

顯然地，在任何複雜系統中，特別是一內含軟體，在軟體發展期間，高度地期望修改系統操作，使得軟體的狀態可被監控，因此，可提供包括控制位元之除錯暫存器，此控制位元可約束電源閘，且與由控制器60所發佈的指令無關。

在檢查控制暫存器後，步驟106也可確認使否有會 造成限制電源關閉的其他事件等候判定。此情況的例子有發佈至核心的中斷。這些發佈至核心的中斷可由控制器60來監控。

假使控制器60決定了關閉核心電源是不需要執行的，則控制進入步驟107，在其中，例如，由於發佈了核心執行一些處理的請求，則執行一個測試以判斷是否應退出電源關閉程序。在程序進入至步驟110或108前，控制器在步驟106及107中等待(其中步驟106及107可合併承擔一步驟，尤其是當控制器以一狀態機來實現)。假使退出電源關閉程序，則控制進入步驟108。雖然電源關閉程序已透過流程圖來敘述，但在較佳實施例中，硬體部分以狀態機來實現。

開始於步驟110，開始假使控制器60判斷出核心4可以被關閉電源，接著其控制與核心相連結的硬體，以使重置信號被致能來重置核心4。接著，在步驟112中，各自的隔離電路44操作，以將核心4與電路中每一其他核心6、8及20隔離。接著，各自的開關(例如14)開路(非導通)，以對核心4關閉電源。這些開關以電晶體來實現。

第4圖係表示電源開啟程序。藉由在另一處理器上運作的軟體對控制器60的呼叫，開始實施電源開啟，其中，此另一處理器期望利用關閉電源之核心所提供的功能。二者擇一地，在一預定事件之前，資料處理器核心將自己置於電源關閉狀態，資料處理器核心可將一計時 器設定在向下計數給此事件，且在足夠時間內開始實施核心的重新開啟電源，在此足夠時間內，在預計的事件之前，核心可充分地恢復至操作狀態，而能掌控事件。此外，為了服務特定的任務，電路可能造成中斷的發佈，藉此喚醒關閉電源之處理器核心。在步驟130，每一事件引起開始實施的電源開啟程序。為了導致提供至適當資料處理器核心的時脈速度盡可能的返回至其快速時脈速度，任何事件也可被安排至一緩慢時脈控制器(未表示)。假使時脈已被限制(例如等於零)，控制器60則監控時脈電路，以作出指示來表示時脈已恢復至其操作速度以及其頻率已穩定在可接受的限制內。在此期間，控制器60導通開關(步驟132)，例如開關14，以使電源返回至核心。此外，電源開啟也藉由事件來開始實施，例如，來自模擬器或除錯器的模擬需求、正傳送的重置信號、或甚至是重新建立系統時脈至核心的時脈控制器。

重新開啟核心電源提供了突波電流(inrush current)，以導致其擾亂積體電路中的其他電路。為了避免此狀況，每一電源閘開關14、16、及18可以並聯之複數開關來實現，且可被順序導通，使得與內部電阻連接且導通之開關數量，限制了突波電流。此外，用來限制突波電流之開關切換所需的時間可被控制，在較佳實施例中，開關的切換及所使用的數量可由軟體來控制。一旦電源恢復且如果有必要，時脈恢復至其正確頻率時，控制會進入至步驟134，使得控制器60可以致能隔 離電路44，以允許核心與資料匯流排22和其他元件連接，且釋放處理器元件之重置導線，藉此允許處理器開始操作(步驟136)。此處理器被如此地架構，使其一直根據重置的結束來查出預設位置，作為其第一指令。因此，再啟動例行程式可被執行，以測試處理器是否由主動式漏電管理系統所引起的電源關閉狀態返回。例如，也可藉由檢查主動式漏電記憶體的內容或藉由檢查稍後將敘述之電源閘狀態暫存器。假使處理器決定因應主動式漏電管理系統而處於接續電源關閉之後的電源開啟狀態，則處理器執行軟體管理(步驟138)，以恢復來自狀態記憶體40之狀態資料。在步驟140中，給予核心的中斷可接著重新致能，且在步驟142中，核心可執行任何等待決定的中斷服務例行程序。最後，在步驟144中，根據任何等待決定的中斷的完成，核心可回復至其最低優先軟體任務。

這裡需注意，偵測主動式漏電管理實施電源關閉是否導致核心返回至電源開啟狀態，是有利的。

為了每一核心4、6、及8之狀態可被偵測，換句話說，其電源是否被關閉或開啟，且核心是否由冷啟動進入被提供電源(即是於第一時間提供系統電源)，或者由核心已被關閉之電源暖啟動進入被提供電源，以作為主動式漏電管理系統之結果。期望能維持資訊以在核心可存取之暫存器內作出判斷。

第5圖表示在可延展之電源閘狀態暫存器158之前 四個位元，以使在積體電路內之任何數量核心可檢查其他核心的電源狀態，且也可判斷其是否由冷啟動或暖啟動而進入開啟狀態。因此，第一位元160為暖開啟位元，其可由主動式漏電管理系統硬體(或軟體)來設定，以指示第一核心，其何時返回至由主動式漏電管理系統所開啟的電源開啟狀態。假使位元160沒有設定，接著核心判斷出其由冷開啟進入電源開啟狀態且在一般喚醒程序下執行。然而，假使位元160被設定，核心可判斷出其由前一節省狀態進入電源開啟且因此其呼喚主動式漏電管理系統開啟電源，以便由狀態記憶體40及24召回其狀態資料。一些核心，例如Analog Devices“BLACKFIN”核心或MediaTek“Fcore”，提供外部重置向量(reset vector)，以控制電源閘是否重置處理器或一般重置處理器是否應執行。第二位元161指示第一核心的電源閘狀態。因此，舉例來說，假使此位元被設定，接者電源閘關閉，且核心因此不被提供電源。然而，假使此位元設為零，電源閘開啟，且核心被提供電源。暫存器的分析提供一簡單方法給每一核心，以判斷積體電路中其他核心的狀態。此優點有，例如，一核心希望呼叫由積體電路中其他或另一核心的服務。

當實施本發明時，核心的一些特性需要修改。例如，在核心4、主動式漏電管理控制器60、以及時脈控制電路之間所需的一些交換預設控制信號或字元的程序(HANDSHAKING)。此外，需要採取一些步驟以控制 對核心內的處理器進行處理，其中，此記憶體維持在電源開啟狀態而核心處於電源關閉狀態。在一些情況下，設計者希望記憶體不受其他裝置存取。在本發明之其他情況下，系統設計者配置系統，使得記憶體可被存取，或者企圖存取記憶體將會開始實施核心的電源重新開啟，例如，藉由導致系統時脈重新提供至核心，其依序強制主動式漏電管理器統重新提供電源給核心。

由電源關閉狀態喚醒核心不可避免地需要可增加系統反應延遲的酬載(overhead)。因此，需要確認任何喚醒事件，這些喚醒事件做時間上的安排以提供足夠的額外時間期間給電源開啟程序的完成，且給予核心擷取本身資料以及返回操作狀態。因此，當計時事件處理器(例如用來開始實施電源開啟的計時器)產生喚醒呼叫時，其引發核心4返回至電源開啟狀態且狀態資料恢復，但是實際上沒有開始實施計時事件的程序，直到到達處理預定事件的專用時間為止。

假使，根據軟體與硬體控制的結合，核心可以關閉電源，則期望加入除錯(debug)暫存器，舉例來說，使得切換核心關閉的電源閘可由除錯器(debugger)來預防，且除錯暫存器也可包括複數位元，這些位元用來強制電源閘切換電源以使核心關閉或切換電源以使核心開啟，或者允許電源閘控制器如正常(normal)一般操作，但撤銷(over-ride)其輸出以達到除錯目的。

此外，可能提供額外低漏電硬體暫存器，其可用來 監控核心內的暫存器狀態，以便儲存暫存器內容，而不用將暫存器內容寫入至記憶體。在只用此硬體的方法將處理得非常快速的同時，其並不具變化彈性度(inflexible)，且當暫存器所需的空間較大時，將增加本發明所需的矽晶片的面積。硬體控制器及與其共同工作的在受電源閘支配的核心上執行的軟體的結合，給出了一個相對快且健全的結合，但假使期望隨著部分的狀態資料，需要節省較少或更多元件時，該結合仍保持彈性度。

雖然為了簡明，此敘述是以流程圖的方式來說明不同程序步驟，但可理解藉由狀態機來控制系統，且控制器60特別適合以狀態機來實施。

特定的處理器核心需要特定的操作管理，例如，Arm 7處理器藉由將寫入核心外部之特定暫存器來執行閒置操作，其接著禁能給核心的時脈。此結果是，Arm 7在此寫入指令下停止，且一旦時脈被重新開啟，在此寫入後，核心藉由執行下一指令而繼續。當對於核心而言時脈由外部地被限制，當Arm 7處於閒置模式時，中斷應不會被致能。然而，Arm 9核心具有專用的指令，其是將核心置放在待機狀態或等待中斷狀態。因此，控制器60之硬體應由系統設計者來設計，以考慮相關核心操作的方法。比照之下，其他核心，例如Analog Device的”BLACKFIN”核心可藉由提供之核心的”WAKE UP”信號來重新開啟，即使對核心的中斷已被禁能。當依照本 發明之電源消耗的控制，考慮不同核心的特殊需求對於系統設計師來說則是相當簡單的任務。

與核心相關的邏輯可以一直處於電源開啟狀態下，以使得在電源關閉程序中，能支援模擬器或除錯器的使用。在由主動式漏電管理控制器開始的電源關閉事件期間，這可以幫助模擬器處於與目標核心連接以及與目標核心聯繫。

舉例來說，假使另一核心要求一核心為其執行一任務時，恢復電源給此核心，但丟棄其先前儲存的狀態資料是可能的。此可藉由允許此另一處理器去修改電源閘暫存器來完成，以欺騙核心認為其由冷啟動來進入電源開啟狀態。二者擇一地，可修改核心在何處受到重置向量影響以控制其電源開啟程序。

在實際完成的程度上，受到電源閘管制得核心通常以積體電路設計工具來定義成巨集元件。在設計者的意願下(會受限於可能遇到的某些限制)，每一巨集元件可配置在矽晶片。至巨集的電源連接係透過金屬化層而做成，此金屬化層配置在用來實施巨集元件之矽之上方。電源閘控制電晶體14、16、及18等等需要透過金屬化導體而連接至各自的核心，且也需要連至至巨集邊界外的電源供應。此配置如第6a圖所示，其中，在開關14與核心4(重複利用第1圖之標號)之間的連接係透過第一金屬層200來做成，藉此，在巨集元件206與接續的巨集元件208之間的電源供應連接更透過導體202來做 成。為了簡化導體的路線安排，導體200及202將以不同平面。然而，發明者已瞭解，假使電源閘控制開關14、16、18等配置在巨集元件周遭，可避免複雜性，如第6b圖所示。在此配置下，在巨集元件與將開關連接至核心的導體200之間延伸的導體202，可以相同的物理層來形成，藉此減少金屬層的數量。將電源閘控制開關配置在巨集元件之邊緣，致能了被使用的現行巨集元件而不需進一步修改。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

2‧‧‧積體電路

4、6、8、20‧‧‧核心

10‧‧‧電源供應軌

14、16、18‧‧‧可電控制開關

22‧‧‧資料匯流排

24‧‧‧記憶體

26‧‧‧輸入輸出介面

40、42‧‧‧憶體區域

44、46、48‧‧‧專用電路

50‧‧‧核心輸出

52‧‧‧喚醒導線

60‧‧‧主動式漏電管理控制器

120‧‧‧控制暫存器

122‧‧‧電源閘致能控制位元

123‧‧‧緩慢時脈位元

158‧‧‧電源閘狀態暫存器

160‧‧‧第一核心之暖開啟位元

161‧‧‧第一核心之電源閘狀態位元

162‧‧‧第二核心之暖開啟位元

163‧‧‧第二核心之電源閘狀態位元

200‧‧‧金屬層

202‧‧‧導體

206、208‧‧‧巨集元件

第1圖表示根據本發明實施例具有複數處理器核心之積體電路；第2圖表示第1圖之積體電路的電源關閉程序；第3圖表示用來影響電源關閉程序之部分控制暫存器；第4圖表示第1圖之積體電路的電源開啟程序；第5圖表示用來控制電源閘之部分暫存器；以及第6a及6b圖表示用在電源閘積體電路中巨集元件之佈局。

2‧‧‧積體電路

4、6、8、20‧‧‧核心

10‧‧‧電源供應軌

14、16、18‧‧‧可電控制開關

22‧‧‧資料匯流排

24‧‧‧記憶體

26‧‧‧輸入輸出介面

40、42‧‧‧憶體區域

44、46、48‧‧‧專用電路

50‧‧‧核心輸出

52‧‧‧喚醒導線

60‧‧‧主動式漏電管理控制器

Claims (15)

1. 一種減少電源消耗之方法，適用於一積體電路，該積體電路包括至少一處理器核心，該方法包括：提供一裝置，用以控制提供至該至少一處理器核心的電源供應；提供一記憶體，用以儲存該至少一處理器核心之狀態資料；以及提供一控制器，用以控制在該至少一處理器核心與該記憶體間的狀態資料傳送，以使該至少一處理器核心可被關閉電源且在該控制器的控制下重新啟動，也可返回至在被關閉電源之前的狀態。
2. 如申請專利範圍第1項所述之減少電源消耗之方法，其中，該控制器包括一硬體部分以及一軟體部分，且該軟體部分用來控制在該至少一處理器核心與該記憶體間的狀態資料傳送。
3. 如申請專利範圍第2項所述之減少電源消耗之方法，其中，在對該至少一處理器核心關閉電源之程序中，一旦該軟體部分引起一既定數量且將被儲存的狀態資料，該軟體部分將被關閉電源之該至少一處理器核心放置在一預設狀態，且該硬體部分受該預設狀態影響，以導致自該至少一處理器核心移除電源。
4. 如申請專利範圍第1項所述之減少電源消耗之方法，其中，根據電源返回至該至少一處理器核心，該至少一處理器核心執行檢查程序，或檢查一硬體以察看該 控制器是否已關閉電源且檢查該至少一處理器核心是否已由該記憶體擷取狀態資料。
5. 一種積體電路，具有複數處理器核心，該積體電路包括：複數可電控制開關，用以控制電源提供至該等處理器核心之一或複數個；一記憶體，用以儲存來自該等處理器核心中至少一者的狀態資料；以及一控制器，用以控制電源提供至該等處理器核心之一或複數個，以使該等處理器核心可被關閉電源；其中，該控制器控制在至少一該處理器核心與該記憶體間的狀態資料傳送，以使在對該處理器核心關閉電源之前，該處理器核心的一狀態可被紀錄，且該處理器核心在被開啟電源後返回至該狀態。
6. 如申請專利範圍第5項所述之積體電路，其中，該控制器包括一硬體部分以及一軟體部分，且該軟體部分用來控制在至少一該處理器核心與該記憶體間的狀態資料傳送。
7. 如申請專利範圍第6項所述之積體電路，其中，在對至少一該處理器核心關閉電源之程序中，一旦一既定數量的資料被儲存在該記憶體中，該軟體部分將被關閉電源之該處理器核心放置在一預設狀態或導致該處理器核心發佈一信號至該控制器，以及該控制器受到處於該預設狀態之該處理器核心或該信號影響，該信號作為 電源可自該處理器核心移除的指示。
8. 如申請專利範圍第5項所述之積體電路，其中，該控制器用來監控提供至每一該處理器核心的一時脈信號，而該時脈信號的出現可用來導致電源關閉程序被約束，或者，該控制器用來監控該處理器核心是否處於電源關閉狀態，以導致電源重新提供至該處理器核心。
9. 如申請專利範圍第5項所述之積體電路，更包括複數隔離裝置，分別連接該等處理器核心，以使該等處理器核心之一者與其他元件隔離。
10. 如申請專利範圍第5項所述之積體電路，更包括至少一控制暫存器，用以指示該控制器何時被授權操作該等可電控制開關之一或多個，以約束電源提供至該等處理器核心之一或多個。
11. 如申請專利範圍第5項所述之積體電路，其中，該控制器受到一事件計時器、由另一處理器核心所發佈的一電源開啟請求、以及一中斷之一者影響，以導致控制器該等處理器核心之一者關閉電源。
12. 如申請專利範圍第5項所述之積體電路，更包括一電源閘狀態暫存器，其中，該等處理器核心之一者可檢查以判斷該等處理器核心之其餘者的電源狀態，且判斷在該控制器的控制器，該處理器核心是否被開啟電源。
13. 如申請專利範圍第5項所述之積體電路，其中，該等處理器核心之一或多個與一軟體連結，該軟體檢查預定由該處理器執行的任務，且做出關於是否對該處理 器核心限制電源關閉程序的決定。
14. 如申請專利範圍第5項所述之積體電路，更包括一除錯暫存器，以允許一使用者強制該等處理器核心維持在電源開啟，而不論該控制器所發佈之電源關閉指令。
15. 如申請專利範圍第6項所述之積體電路，其中，當判斷是否持續對該處理器核心關閉電源之程序，該軟體部分檢查至少一電源關閉標準。