TWI389302B - 溝渠式半導體元件之結構 - Google Patents

Description

溝渠式半導體元件之結構

本發明係關於一種形成溝渠式半導體元件結構。更具體來說，係關於利用通道遮蔽來避免浮體效應(floating body effect)的溝渠式半導體元件。

隨著半導體元件製程的不斷進步，元件的尺寸不斷地縮小以便增加單位單元面積上的元件數量，進而提高元件的容量及效能，例如由傳統平面的金氧半場效電晶體(MOSFET)而進一步使用各種溝渠式的半導體元件，來提昇單位面積的元件數量。然而當元件進入到奈米等級後，更產生了許多製程上的困難與問題需要解決。舉例來說，隨著元件尺寸的縮小，通道區會因為相臨電晶體元件之間電場的干擾導致電荷累積，又稱為浮體效應，需要予以解決。

而因為元件尺寸縮小所產生的問題若不解決，會使得元件的容量無法進一步增加，甚或會影響元件效能表現。因此，實有必要能提供一種半導體元件的結構及其製造方法，有效避免產生元件所不需要的浮體效應。

本發明一方面提供一種溝渠式半導體元件的結構，藉由摻雜通道層使累積的電荷得以藉由摻雜通道層傳遞至基材，以避免浮體效應的影響。

本發明又一方面提供一種溝渠式半導體元件的結構，利用磊晶的方式來精確地控制垂直式電晶體的通道寬度(channel width)。

本發明再一方面提供一種溝渠式半導體元件的結構，在完成溝渠隔離層之後再進行單側埋入式帶狀層結構的製程，以避免摻雜離子的過度擴散。

本發明再一方面提供一種溝渠式半導體元件的結構，利用ㄇ字型閘極介電層對磊晶層產生略為包覆的效果，讓通過磊晶層的電流加大(空乏區增加)。

本發明再一方面提供一種溝渠式半導體元件的結構，在溝渠隔離層後進行垂直電晶體的製程，因而可以避免閘極介電層受損，同時提升元件的可靠度。

本發明揭示一種溝渠式半導體元件之結構，包含半導體基材、閘極介電層及基底通道結構。此半導體基材具有深溝渠，且此深溝渠具有一上部及一下部。上部具有環頸介電層、導電層及單側埋入式帶狀層結構，而下部具有溝渠式電容元件。閘極介電層位於半導體基材與導電層之間。具有一開口之基底通道結構鄰接深溝渠，並藉由開口連接至半導體基材。

本發明揭示一種溝渠式半導體元件之結構，並詳細說明製造此結構之方法。首先提供半導體基材100並形成深溝渠108於半導體基材100內，如圖1及圖2所示，其中圖2為半導體基材100之俯視圖，而圖1為圖2中沿AA’線之剖面圖。半導體基材100包括一矽基底102及一墊氮化物層104(本實施例中厚度為約1350埃)，舉例來說，矽基底102之材料可以使用矽或其他類似的半導體材料。深溝渠108具有一上部及一下部，於深溝渠108之下部具有一溝渠式電容元件110(trench capacitor)，上部則具有一環頸介電層112及一導電層114，導電層114例如為多晶矽或其它導電材料。在此必需注意的是，圖1僅為該溝渠式電容元件110的概略示意圖，而未詳加顯示其構造，以使本發明的精神可以更清楚地被暸解。舉例來說，在本實施例中，溝渠式電容元件110為金屬－絕緣層－矽電容(MIS capacitor)、矽－絕緣層－矽電容(SIS capacitor)，然而在其它實施例中亦可使用其它不同的電容結構，熟此技藝者亦可知溝渠式電容元件110可具有電極層、介電層、以及儲存節點等構造，其詳細結構及形成步驟在此不再贅述。

另外需注意的是，圖1中僅繪出圖2所示數個深溝渠108其中的兩個，以便能更清楚地說明本發明。

之後，利用化學氣相沉積製程、微影製程、蝕刻製程之一般習知技術方式，形成溝渠隔離層220，以於半導體基材100中，定義出主動區，如圖3B所示。

接著請參照圖3A及圖3B，其中圖3B為半導體基材100之俯視圖、圖3A為圖3B中沿AA’線之剖面圖。首先將深溝渠108中的導電層114表面氧化，以形成一氧化物層302(本實施例中厚度為約33nm)於深溝渠108的頂部，接著利用溼蝕刻去除墊氮化物層104，因而部份地暴露出深溝渠108的上部以及矽基底102之上表面，再利用化學沉積製程順應性地沉積氮化物襯層(本實施例中厚度為約7nm)，以覆蓋暴露出之深溝渠108之上部及矽基底102，並配以乾蝕刻去除部份氮化物襯層，以形成一間隙壁304於暴露出深溝渠108上部之側壁。之後利用磊晶成長方式，形成一磊晶層306(本實施例中厚度為約100nm)於矽基底102上，磊晶層306的材料例如為矽、鍺或其複合半導體層，可依據製程或元件需求，選擇單層或複合半導體層。在傳統溝渠式元件的製作過程中，若利用微影製程的方式來定義元件尺寸時，容易會因各種干擾而有所誤差，這種誤差在元件進入到奈米級尺寸之後會尤為明顯。因此，在本發明的實施例中，利用磊晶成長的方式來控制垂直式電晶體的通道寬度時，便可以精確的利用磊晶成長來控制理想的通道寬度。以沈積方式來控制元件的尺寸，較之傳統以微影製程的方式，可以有更精確的效果，有助於在奈米等級以下的元件製作。

接著請參照圖4A及圖4B，其中圖4B為半導體基材100之俯視圖、圖4A為圖4B中沿AA’線之剖面圖。利用微影製程，於半導體基材100中定義出鄰接於環頸介電層112之摻雜通道陣列區域(未圖示)，並蝕刻磊晶層306、矽基底102至一預定深度(本實施例中為220nm)，暴露出部分磊晶層306及矽基底102的側壁。接著，於摻雜通道陣列區域中，形成具有開口之基底通道結構401鄰接深溝渠108，並藉由開口連接至矽基底102及磊晶層306。舉例來說，利用氧化製程，於暴露部分之磊晶層306及矽基底102的側壁上形成絕緣層402(本實施例中之厚度為約10nm)。接著，以蝕刻方式，例如乾蝕刻製程，去除部分的絕緣層402，形成一開口暴露出部分矽基底102及磊晶層306。在本實施例中，此開口包括暴露出部分磊晶層306側壁之第一開口406，以及位於基底通道結構401底部並暴露出部分矽基底102之第二開口408。再以摻雜通道層404填滿摻雜通道陣列區域，而形成基底通道結構401。基底通道結構401，包含絕緣層402圍繞著摻雜通道層404，並包含第一開口406，使摻雜通道層404連接至磊晶層306，以及包含第二開口408，使摻雜通道層404連接至矽基底102。在本實施例中，摻雜通道層404係摻雜硼離子之多晶矽層(P＋doped polysilicon)。

在另一實施例中，亦可在絕緣層402、第二開口408形成之後，先沈積摻雜通道層404於基底通道結構401中，再次用回蝕刻的方式去除一部分的摻雜通道層404及一部分的絕緣層402，而形成第一開口406，接著再第二次沈積回填完整的摻雜通道層404。亦即，熟此技藝者當知本發明除本文敘述之特定順序步驟之外，尚有有許其它的變化，皆可以在本發明的精神與範疇之內實施本發明。

如上所述，即使在元件的尺寸越做越小的同時，藉由摻雜通道層404與磊晶層306之間的連接，使累積的電荷得以藉由摻雜通道層404傳遞至矽基底102，以避免浮體效應(floating body effect)的影響，進一步使得單位面積的元件容量得以增加，提升元件整體之效能。

接著請參照圖5A及圖5B，其中圖5B為半導體基材100之俯視圖、圖5A為圖5B中沿AA’線之剖面圖。先順應性地形成襯層502以覆蓋半導體基材100，在本實施例中，襯層502例如為8nm厚的氮化層。接著以化學沈積法形成氧化層504覆蓋半導體基材100，並藉由化學機械研磨處理，暴露出深溝渠108頂部之襯層502。在一實施例中，形成襯層502之前亦可先形成一犧牲氧化層(約5nm)，再依據製程與元件的需求進行離子植入至矽基底102中，此步驟為熟此技藝者所習知，因而在此不贅述其過程。

接著請參照圖6A及圖6B，其中圖6B為半導體基材100之俯視圖、圖6A為圖6B中沿AA’線之剖面圖。依序蝕刻襯層502、氧化層302、部分的導電層114至一預定深度，以暴露出深溝渠108中的導電層114表面，再以習知製程來形成單側埋入式帶狀層結構606(single－sided buried strap structure)，而單側埋入式帶狀層結構606之形成步驟亦為熟此技藝者所習知，同樣在此不再贅述其過程。之後，氧化導電層114，形成一頂部氧化層於單側埋入式帶狀層結構606的上方。接著，以濕蝕刻方式，移除間隙壁304，以暴露出磊晶層306之側壁，再以熱氧化製程或化學氣相沉積，形成閘極介電層602於磊晶層306所暴露之側壁上，本實施例如以熱氧化製程形成氧化層來作為閘極介電層602。之後，再填入例如是多晶矽層的導電層604於深溝渠中，並回蝕刻導電層604，以形成一凹陷於深溝渠108中。最後，再例如以氮化層(未圖示)順應性地沉積於半導體基材100上，並配以乾蝕刻製程去除部份氮化層，以於凹陷中形成間隙壁層608(本實施例中厚度為約150埃)。形成單側埋入式帶狀層結構606的方式，可利用傾斜角植入離子的製程方式，請參照南亞科技公司於中華民國專利I232537號所提出之方法，在此併入以做為參考。

在傳統的製程上，會在深溝渠完成後接著即形成單側埋入式帶狀層結構606。然而在本發明的一實施例中，藉由調整製程順序，在完成溝渠隔離層220之後來進行單側埋入式帶狀層結構606的製程，而避開在溝渠隔離層220的製程後段將近1000℃高溫的熱處理，以降低製程的熱預算(Thermal Budget)，可避免摻雜離子的擴散過度。

在本實施例中，形成閘極介電層602之前，可以先進行邊角修整之步驟。例如先利用氟化氫/乙二醇(HF/EG)蝕刻部分之磊晶層306，再利用熱氧化製程，氧化暴露出磊晶層306之側壁，使得所形成的閘極介電層602具有彎角，而呈現為ㄇ字型結構的閘極介電層602，對磊晶層306有略為包覆的效果，可以讓通過磊晶層306的電流加大(空乏區增加)，如圖6B所示(圖中有部分省略以方便顯示閘極介電層602之形狀)。

傳統的製程上是在垂直電晶體完成後才進行溝渠隔離層的製程，因此其垂直電晶體會形成於溝渠的上方，因而在隔離製程時會對閘極介電層602造成損傷，就容易產生漏電流的現象。而在本發明的實施例中，在溝渠隔離層220完成之後才進行垂直電晶體的製程，因而可以避免閘極介電層602的受損，同時提升元件的可靠度。

接著形成字元線702及源極層704，如圖7所示。字元線702及源極層704之形成步驟如習知製程，在此不再贅述。

上述之實施例係用以描述本發明，然本發明技術仍可有許多之修改與變化。因此，本發明並不限於以上特定實施例的描述，本發明的申請專利範圍係欲包含所有此類修改與變化，以能真正符合本發明之精神與範圍。

100．．．半導體基材

102．．．矽基底

104．．．墊氮化物層

108．．．深溝渠

110．．．溝渠式電容元件

112．．．環頸介電層

114．．．導電層

220．．．溝渠隔離層

302．．．氧化物層

304．．．氮化物襯層

306．．．磊晶層

401．．．基底通道結構

402．．．絕緣層

404．．．摻雜通道層

406．．．第一開口

408．．．第二開口

502．．．襯層

504．．．氧化層

602．．．閘極介電層

604．．．導電層

606．．．單側埋入式帶狀層結構

608．．．間隙壁層

702．．．字元線

704．．．源極層

圖1及圖2顯示依照本發明之一示範性實施例，形成溝渠式電容元件於半導體基材之步驟，其中圖2為半導體基材之俯視圖，而圖1為圖2中沿AA’線之剖面圖；圖3A及圖3B顯示依照本發明之一示範性實施例，形成垂直通道於半導體基材之步驟，其中圖3B為半導體基材之俯視圖、圖3A為圖3B中沿AA’線之剖面圖；圖4A及圖4B顯示依照本發明之一示範性實施例，形成摻雜通道層於半導體基材之步驟，其中圖4B為半導體基材之俯視圖、圖4A為圖4B中沿AA’線之剖面圖；圖5A及圖5B顯示依照本發明之一示範性實施例，其中圖5B為半導體基材之俯視圖、圖5A為圖5B中沿AA’線之剖面圖；圖6A及圖6B顯示依照本發明之一示範性實施例，形成單側埋入式帶狀層結構於半導體基材之步驟，其中圖6B為半導體基材之俯視圖、圖6A為圖6B中沿AA’線之剖面圖；以及圖7顯示依照本發明之一示範性實施例，形成字元線及位元線於半導體基材之步驟。

100．．．半導體基材

102．．．矽基底

110．．．溝渠式電容元件

112．．．環頸介電層

114．．．導電層

306．．．磊晶層

402．．．絕緣層

404．．．摻雜通道層

406．．．第一開口

408．．．第二開口

602．．．閘極介電層

604．．．導電層

606．．．單側埋入式帶狀層結構

608．．．間隙壁層

702．．．字元線

704．．．源極汲極層

Claims (9)

1. 一種溝渠式半導體元件之結構，包含：一具有一深溝渠之半導體基材，且該深溝渠具有一上部及一下部，該上部具有一環頸介電層、一導電層及一單側埋入式帶狀層結構，該下部具有一溝渠式電容元件，其中該半導體基材由一矽基底及一磊晶層組成，且該磊晶層位於該矽基底上；一閘極介電層位於該半導體基材與該導電層之間；以及一具有一開口之基底通道結構鄰接該深溝渠，並藉由該開口連接至該半導體基材。
2. 如申請專利範圍第1項所述溝渠式半導體元件之結構，其中該開口位於該基底通道結構之側壁處具有一第一開口，且位於該基底通道結構之底部處具有和第一開口導通之一第二開口。
3. 如申請專利範圍第1項所述溝渠式半導體元件之結構，其中該第一開口導通至該磊晶層。
4. 如申請專利範圍第2或3項所述溝渠式半導體元件之結構，其中該第二開口導通至該矽基底。
5. 如申請專利範圍第1、2或3項所述溝渠式半導體元件之結構，其中該基底通道結構包含一摻雜通道層及一絕緣層，且該絕緣層圍繞該摻雜通道層。
6. 如申請專利範圍第4項所述溝渠式半導體元件之結構，其中該基底通道結構包含一摻雜通道層及一絕緣層，且該絕緣層圍繞該摻雜通道層。
7. 如申請專利範圍第1項所述溝渠式半導體元件之結構，其中該閘極介電層具有彎角。
8. 如申請專利範圍第1或7項所述溝渠式半導體元件之結構，其中該閘極介電層為ㄇ字型結構。
9. 如申請專利範圍第3項所述溝渠式半導體元件之結構，其中該磊晶層為半導體複合層。